JP4100732B2

JP4100732B2 - 半導体装置

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Publication number: JP4100732B2
Application number: JP00973297A
Authority: JP
Inventors: 稔平井; 茂幸上田; 義弘生藤
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1997-01-22
Filing date: 1997-01-22
Publication date: 2008-06-11
Anticipated expiration: 2017-01-22
Also published as: JPH10209379A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、たとえばＩＣカード用のＩＣ部に用いられる半導体装置に関する。
【０００２】
【従来の技術】
従来、半導体装置が適用される機器の１つとして、ＩＣカードが知られており、そのＩＣカード内には半導体装置の１つである集積回路（ＩＣ）が内蔵されている。以下、このＩＣカードを例にとって本発明の従来技術を説明する。ＩＣカードには、端子を制御部に電気的に接続してデータのやりとりを行なうものと、非接触でデータのやりとりを行なうものとがある。この非接触式のＩＣカードは、アンテナから送信されてくる電波から電力を得て、内部の不揮発性メモリに記憶している情報を送信するものであり、スキー場のリフトや鉄道の改札や荷物の仕分けなどに利用されている。
【０００３】
【発明が解決しようとする課題】
上述の接触式、非接触式を問わず、ＩＣカードはその構造上外部から静電気が侵入しやすく、そのような場合には静電気によってＩＣ内の不揮発性メモリに記憶しているデータが変化してしまう可能性がある。図１９は、従来のＩＣカードに内蔵されるＩＣ（集積回路）の概略を示した平面図であり、図２０は図１９の断面図である。また図２１は電極部分の詳細断面図である。図１９を参照して、従来のＩＣ１０１では、シリコン基板（ＩＣ）１０１の上にＡｕからなるバンプ電極１０２が所定の間隔を隔てて設けられている。そのバンプ電極１０２のうちの１つには電源Ｖ_DDが接続されている。またバンプ電極１０４にはＧＮＤ配線（接地配線）が接続されている。
【０００４】
バンプ電極１０２部分の詳細構造としては、図２１に示すように、まずシリコン基板１０１の表面上に接触するようにアルミ電極１０５が形成されている。シリコン基板１０１およびアルミ電極１０５を覆うとともにアルミ電極１０５の上表面の一部を露出する開口部を有するパッシベーション膜１０６が形成されている。その開口部を介してアルミ電極１０５上に接触するように、チタン（Ｔｉ）層とその上の白金（Ｐｔ）層の２層からなるバリヤメタル層１０３が形成されている。なお、アルミ電極１０５はＩＣ１０１の配線材料として機能する。また、バリヤメタル層１０３のうち１層目のＴｉ層はアルミ電極１０５との密着性を向上させ、２層目のＰｔ層はＡｕからなるバンプ電極１０２との密着性を向上させる機能を有する。また、バリヤメタル層を形成するＴｉ層およびＰｔ層は、バンプ電極１０２のＡｕとアルミ電極１０５のＡｌとの相互拡散を防止するバリヤとしての役割も果たす。また、突出した形状のＡｕからなるバンプ電極１０２は、基板配線との接合を容易にする機能を有する。
【０００５】
上述したような構造を有する従来のＩＣ１０１では、たとえばＩＣ１０１のバンプ電極１０２に静電気が侵入した場合、その静電気はＩＣ回路内を通ってＶ_DDやＧＮＤから出ていく。ここで、ＩＣを構成するシリコン基板１０１の表面にはｐｎ接合などが形成されているのが一般的であり、その場合そのｐｎ接合がダイオードとして働く。このダイオードは、通常、図２０に示すように、バンプ電極１０２とＶ_DDまたはＧＮＤとの間にも形成されており、そのような場合に、そのダイオードの耐圧量以上の静電気がバンプ電極１０２から侵入すると、このダイオードが破壊されてしまうという不都合が生じる。その結果、ＩＣ不良となるという問題点があった。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、ＩＣの素子内部に静電気が侵入するのを防止することが可能な半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１における半導体装置は、電極層と金属配線層とを備えている。電極層は半導体基板の主表面上に形成されている。金属配線層は、静電気を放電させるため、半導体基板の主表面上の電極層が形成されていない領域に形成されているとともに、電極層に対して静電気が放電し得る間隔を隔てて形成されている。また、電極層は、半導体基板の主表面上に形成された第１の電極層と、半導体基板の主表面および第１の電極層を覆うパッシベーション膜と、このパッシベーション膜に形成された開口部を介して第１の電極層上に形成された第２の電極層と、この第２の電極層上にＴ字状またはきのこ状に形成された第３の電極層とを有している。また、金属層と金属配線層との間隔をあけた領域が、第３の電極層の下方に位置している。このように構成することにより、電極層に静電気が侵入した場合に、その静電気は金属配線層に向かって放電するので、電極層に侵入した静電気が半導体素子内部に侵入するのを有効に防止することができる。これにより、半導体装置（ＩＣ）の静電気破壊を防止することができる。さらに、第３の電極層の下方の領域で第２の電極層と金属配線層とを静電気が放電し得る間隔を隔てて形成することにより、後の工程で第３の電極層を覆う樹脂が形成される場合に粘度の高い樹脂を用いれば、第３の電極層のひさし部分の下方には樹脂は入り込まずに空間が形成され、その空間内に第２の電極層と金属配線層との間隔をあけた部分（放電パターン部分）が位置することになる。つまり、その間隔をあけた部分が樹脂に覆われずに空間となるので、その間隔をあけた部分が樹脂に覆われている場合に比べて静電気が放電しやすくなるという特有の効果を得ることができる。
【０００８】
請求項２に記載の半導体装置では、請求項１の構成において、金属配線層を接地配線層により構成する。これにより、電極層に侵入した静電気は接地配線層に向かって放電して容易にＧＮＤへ落ちることになる。その結果、電極層に侵入した静電気がＩＣ内部に侵入するのを容易に防止することができる。
【０００９】
請求項３に記載の半導体装置では、請求項１の構成において、金属配線層を電極配線層により構成する。
【００１４】
【発明の実施の形態】
（実施の形態１）
図１は、本発明の実施の形態１によるＩＣを示した平面図であり、図２は図１のＡ部分の拡大図である。図３は図１のＸ−Ｘ線に沿った断面図である。図１に示すように、この実施の形態１では、従来と同様、シリコン基板１上にＡｕからなるバンプ電極２（４）が所定の間隔を隔ててシリコン基板１の周辺に沿って設けられている。シリコン基板１の中央部には、ＧＮＤ配線層３が形成されており、そのＧＮＤ配線層３の一端はバンプ電極４を介して接地されている。また、各々のバンプ電極２下にはＴｉ層とその上のＰｔ層の２層からなるバリヤメタル層３ｂが形成されている。各々のバリヤメタル層３ｂと、ＧＮＤ配線層３の対応する端部３ａとは、その間を静電気が放電し得る間隔Ｄ１（たとえば、１μｍ〜数１０μｍ）隔てて形成されている。この実施の形態１では、ＧＮＤ配線層３はバリヤメタル層３ｂと同一の層から形成されている。
【００１５】
上記のように、実施の形態１では、バンプ電極２下のバリヤメタル層３ｂに対して静電気が放電し得る間隔Ｄ１を隔ててＧＮＤ配線層３を形成することによって、バンプ電極２から静電気が侵入した場合に、その侵入した静電気はＧＮＤ配線層３に向かって放電され、その結果バンプ電極２から侵入した静電気がＩＣ（シリコン基板）１の内部に侵入するのを有効に防止することができる。それにより、バンプ電極２に侵入した静電気に起因してＩＣ１が静電破壊を起こすという不都合も防止することができる。
【００１６】
また、この実施の形態１では、図３に示すように、ＧＮＤ配線層３をバリヤメタル層３ｂと同一の層によって形成することにより、ＧＮＤ配線層３をバリヤメタル層３ｂとは別の層によって形成する場合に比べて、製造プロセスを簡略化することができるという効果も得ることができる。
【００１７】
なお、図３に示すように、実施の形態１の電極部分の断面構造としては、まず、シリコン基板１上に８０００Å程度の厚みを有するアルミ電極５（第１の電極層）が形成されており、そのアルミ電極５およびシリコン基板１を覆うとともにアルミ電極５上に開口部を有するパッシベーション膜６が設けられている。その開口部を介してアルミ電極５に接触するように２０００Å程度の厚みを有するＴｉ層とその上の１０００Å程度の厚みを有するＰｔ層とからなるバリヤメタル層３ｂ（第２の電極層）が形成されており、さらにその上にＡｕからなる２０μｍのバンプ電極２（第３の電極層）が形成されている。
【００１８】
また、ＧＮＤ配線層部分の断面構造としては、基本的には上記の電極部分の構造と同じであり、バンプ電極４下にＧＮＤ配線層３、そのＧＮＤ配線層３下にアルミ電極５が形成されている。
【００１９】
（実施の形態２）
図４は、本発明の実施の形態２による半導体装置を示した断面図である。図４に示すように、この実施の形態２では、ＧＮＤ配線層１３の端部１３ａとバリヤメタル層１３ｂとの間隔をあけた領域が、Ｔ字形状またはきのこ型のバンプ電極２のひさしまたは傘の下の領域に位置するように形成する。このように構成することによって、上記の実施の形態１の効果に加えて、さらに以下のような効果を得ることができる。すなわち、後の製造工程においてバンプ電極２上に樹脂を被覆するが、そのとき１５０００ｃｐｓ以上の高い粘度の樹脂（たとえばエポキシ樹脂）を使用する。これにより、バンプ電極２のひさし（傘）の下に樹脂は入り込まず、空間が保たれる。このように空間の中にＧＮＤ配線層１３とバリヤメタル層１３ｂとの間隔をあけた部分（放電パターン部分）を位置させることによって、その間隔をあけた部分が樹脂で埋まっている場合に比べてより放電がしやすくなるという効果を得ることができる。なお、バンプ電極２のひさし部分の下面からバリヤメタル層１３ｂの上面までの距離Ｈは０．１〜１．０μｍ程度である。図５〜図１１は、図４に示した実施の形態２による半導体装置の製造プロセスを説明するための断面図および平面図である。以下、実施の形態２の半導体装置の製造プロセスについて説明する。
【００２０】
まず、図５に示すように、シリコン基板１上に８０００Å程度の厚みを有するアルミ電極５を形成する。アルミ電極５を覆うようにパッシベーション膜６を形成した後そのパッシベーション膜のアルミ電極５上に位置する領域に開口部を形成する。スパッタ法を用いて、２０００Å程度のＴｉ層とその上の１０００Å程度のＰｔ層との２層からなるＧＮＤ配線層１３を形成する。
【００２１】
この後、フォトリソグラフィ法とエッチング技術を用いて、図６に示すようなバリヤメタル層１３ｂと、ＧＮＤ配線層１３とを形成する。ＧＮＤ配線層１３の端部１３ａとバリヤメタル層１３ｂとは静電気が放電することが可能な間隔を隔てて形成される。
【００２２】
次に、図７に示すように、レジスト５０を全面に塗布した後そのレジスト５０の所定領域を露光することによって開口部を形成する。その開口部内に露出したバリヤメタル１３ｂをめっき電極（負電極）として電解めっきを行なうことによってＡｕからなるバンプ電極２を形成する。その後、レジスト５０を除去する。
【００２３】
そして、バリヤメタル層１３ｂのバンプめっき用の共通電極として用いた部分をフォトリソグラフィ技術とエッチング技術とを用いてパターニング除去することにより図８のような形状が得られる。この後、バンプアニールを３００℃で１時間程度行なう。
【００２４】
このような工程の後、最終的に基板へのＩＣ１の実装が行なわれる。その基板への実装後、ＩＣ１上に樹脂をコートする。図９は、その樹脂をコートした状態を示している。バンプ電極２上には銅配線パターン３０が接続されており、全体を覆うように樹脂２０がコートされている。この樹脂２０は、上述したように、１５０００ｃｐｓ以上の粘度の樹脂（たとえばエポキシ系樹脂）を用いることによって、バンプ２の傘の下にこの樹脂２０が入り込まないように形成することができる。これにより、空間６０を形成することができ、その空間内にバリヤメタル層１３ｂとＧＮＤ配線層１３との間隔をあけた領域（放電パターン部分）を配置することができる。その結果、放電がより行なわれやすくなる。
【００２５】
図１０は、図９の全体構成を示した断面図であり、図１１は図１０の平面図である。図１０および図１１を参照して、ＩＣ１のバンプ電極２上には銅配線パターン３０がそれぞれ接続されており、それらを覆うように樹脂２０がコートされている。銅配線パターン３０はポリイミド基板８０上に配置されており、かつ、ポリイミド基板８０の側方に突出するように延びているバンプ電極２と接続されている。
【００２６】
（実施の形態３）
図１２は本発明の実施の形態３による半導体装置を示した平面図であり、図１３は図１２のＢ部分の部分拡大図である。上述した実施の形態１および２ではＧＮＤ配線層３とバリヤメタル層３ｂ（第２の電極層）とを同一の層によって形成するとともにそれらの間の間隔を静電気が放電し得る間隔Ｄ１に設定した。この実施の形態３では、バンプ電極２（第３の電極層）とＧＮＤ配線層４とを同一の層から形成するとともに、そのバンプ電極２とＧＮＤ配線層４との間隔を静電気が放電し得るような間隔Ｄ２になるように配置している。この間隔Ｄ２は上記した間隔Ｄ１と同様、１μｍ〜数１０μｍである。
【００２７】
このようにバンプ電極２とＧＮＤ配線層４との間隔を静電気が放電し得る間隔に形成することによって、最上層であるバンプ電極２（第３の電極層）に侵入した静電気はすぐにＧＮＤ配線層４に放電されるので、バンプ電極２下のバリヤメタル層１３ｂ（第２の電極層）およびアルミ電極５（第１の電極層）に放電電流が流れるのも防止される。その結果、バンプ電極２（第３の電極層）に侵入した静電気がＩＣ１の内部に侵入するのをより有効に防止することができる。
【００２８】
この実施の形態３の断面構造としては、図１４に示すように、シリコン基板１上の所定領域にアルミ電極５が形成されており、そのアルミ電極５およびシリコン基板１を覆うようにパッシベーション膜６が形成されている。パッシベーション膜のアルミ電極５上の部分には開口部が形成されており、その開口部を介してアルミ電極５に接触するようにバリヤメタル層３が設けられている。各々のバリヤメタル層３の上には、バンプ電極２とＧＮＤ配線層４とが形成されている。そして、バンプ電極２のＧＮＤ配線層４側の端部と、ＧＮＤ配線層４のバンプ電極２側の端部とが静電気を放電し得る間隔Ｄ２を隔てて形成されている。
【００２９】
上記の実施の形態３の構造を形成するための製造プロセスとしては、まず、シリコン基板１上の所定領域にアルミ電極５を形成し、そのアルミ電極５およびシリコン基板１を覆うようにパッシベーション膜６を形成する。そしてパッシベーション膜６のアルミ電極５上の部分に開口部を形成する。この後、スパッタ法を用いてバリヤメタル層３を形成する。その後フォトリソグラフィ法を用いて所定領域にレジスト（図示せず）を形成し、バンプのパターニングを行なった後、Ａｕバンプめっきによりバンプ電極２およびＧＮＤ配線層４を形成する。その後レジストを除去する。バンプ電極２およびＧＮＤ配線層４をマスクとして下層のバリヤメタル層３をエッチングする。その後３００℃で１時間程度バンプアニールを行なう。
【００３０】
（実施の形態４）
図１５は本発明の実施の形態４による半導体装置を説明するための概略図であり、図１６は図１５の保護回路部分（ＩＣ２）の構成を説明するための回路図である。また、図１７は実施の形態４による半導体装置の具体的な構成を示した平面図であり、図１８は図１７のＺ−Ｚ線に沿った断面図である。上述した実施の形態１〜３では、ＧＮＤ配線層３を設けるとともに、そのＧＮＤ配線層３と、バリヤメタル層３ｂ（第２の電極層）またはバンプ電極２との間の間隔を静電気が放電し得る間隔に設定した。この実施の形態４では、ＧＮＤ配線層３を設けずに、隣接する電極間（端子間）の間隔を静電気が放電し得る間隔に設定した。このように隣接する電極間（端子間）の間隔を静電気が放電し得る間隔に設定することにより、一方の電極に静電気が侵入した場合にその静電気を他方の電極に向かって空中放電することができ、その結果、一方の電極に侵入した静電気がＩＣの内部に侵入するのを有効に防止することができる。
【００３１】
以下、非接触式のＩＣカード５１を例として実施の形態４について説明する。図１５および１６に示すように、アンテナ５４から静電気が非接触式ＩＤカードの信号処理用のＩＣ１（５３）に侵入するのを防止するために保護回路５３（ＩＣ２）が設けられる場合がある。しかし、このように保護回路５３（ＩＣ２）を設けたとしてもアンテナ５４から静電気がＩＣ１に侵入するのを防止するには不十分な場合がある。そこで、この実施の形態４では、図１７および図１８に示すように、保護回路５３の２つの端子ＡおよびＢ（バンプ電極２Ａおよび２Ｂ）の間隔を静電気が放電し得る間隔（Ｄ３）に設定する。この間隔Ｄ３は、上記した間隔Ｄ１およびＤ２と同様、１μｍ〜数１０μｍである。このように構成することにより、アンテナ５４から保護回路５３（ＩＣ２）の一方のバンプ電極２Ａまたは２Ｂに静電気が侵入した場合にその静電気を他方のバンプ電極２Ｂまたは２Ａに向かって空中放電することができ、その結果、一方のバンプ電極に侵入した静電気が保護回路５３（ＩＣ２）の内部に侵入するのを有効に防止することができる。このような保護回路５３の２つの端子ＡおよびＢ（バンプ電極２Ａおよび２Ｂ）の間隔を静電気が放電し得る間隔（Ｄ３）に設定する構成と、従来の保護回路５３（ＩＣ２）とによって、アンテナ５４から静電気がＩＣ１に侵入するのをより有効に防止することができる。
【００３２】
なお、図１７に示すように、アンテナ５４の端部は導電パターン５５に半田付けされており、ＩＣ１とＩＣ２とは導電パターン５６によって接続されている。また、図１８に示す電極部分の断面構造としては、基本的に上記実施の形態１〜３と同様であり、アルミ電極５、バリヤメタル層３、パッシベーション膜６およびバンプ電極２Ａまたは２Ｂからなる構造を有する。
【００３３】
なお、上記した実施の形態１〜４は、バリヤメタル層の材質として１層目をＴｉ、２層目をＰｔとしたが、本発明はこれに限らず、バリヤメタル層の第１層目をＣｒとし、第２層目をＰｄ、ＮｉまたはＷなどとしても同様の効果を得ることができる。また、バンプ電極２としてＡｕを用いたが、半田を用いてもよい。
【００３４】
【発明の効果】
以上のように、この発明によれば、電極層に対して静電気を放電し得る間隔を隔てた金属配線層を設けることによって、電極層に静電気が侵入した場合にその静電気を金属配線層に向かって容易に放電させることができ、その結果電極層に侵入した静電気が半導体装置（ＩＣ）の素子内部に侵入するのを有効に防止することができる。その結果ＩＣの静電気破壊を防止することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による半導体装置を示した平面図である。
【図２】図１に示した半導体装置のＡ部分の拡大図である。
【図３】図１に示した半導体装置のＸ−Ｘ線に沿った断面図である。
【図４】本発明の実施の形態２による半導体装置を示した断面図である。
【図５】図４に示した実施の形態２による半導体装置の製造プロセスを説明するための断面図である。
【図６】図４に示した実施の形態２による半導体装置の製造プロセスを説明するための断面図である。
【図７】図４に示した実施の形態２による半導体装置の製造プロセスを説明するための断面図である。
【図８】図４に示した実施の形態２による半導体装置の製造プロセスを説明するための断面図である。
【図９】図４に示した実施の形態２による半導体装置の製造プロセスを説明するための断面図である。
【図１０】図９に示した製造プロセスに対応する全体構成図である。
【図１１】図１０に示した半導体装置の平面図である。
【図１２】本発明の実施の形態３による半導体装置を示した平面図である。
【図１３】図１２に示した半導体装置のＢ部分の拡大図である。
【図１４】図１２に示した半導体装置のＹ−Ｙ線に沿った断面図である。
【図１５】本発明の実施の形態４による半導体装置（非接触式のＩＣカード）を説明するための概略図である。
【図１６】図１５に示した保護回路部分の構成を説明するための回路図である。
【図１７】実施の形態４による半導体装置（非接触式のＩＣカード）の具体的な構成を示した平面図である。
【図１８】図１７に示した半導体装置のＺ−Ｚ線に沿った断面図である。
【図１９】従来の半導体装置を示した平面図である。
【図２０】図１８に示した半導体装置の断面図である。
【図２１】図１８および図１９に示した電極部分の詳細断面図である。
【符号の説明】
１：ＩＣ（半導体装置）
２：バンプ電極
３：ＧＮＤ配線層
３ａ：端部
３ｂ：バリヤメタル層
４：バンプ電極
５：アルミ電極
６：パッシベーション膜

Claims

半導体基板の主表面上に形成された電極層と、
前記半導体基板の主表面上の前記電極層が形成されていない領域に形成され、かつ、前記電極層に対して静電気が放電し得る間隔を隔てて形成された静電気を放電させるための金属配線層と、を備え、
前記電極層は、
前記半導体基板の主表面上に形成された第１の電極層と、
前記半導体基板の主表面および前記第１の電極層を覆うパッシベーション膜と、
前記パッシベーション膜に形成された開口部を介して前記第１の電極層上に形成された第２の電極層と、
前記第２の電極層上にＴ字状またはきのこ状に形成された第３の電極層と、
前記第３の電極層に設けられるひさしの下に空間が保たれるように、前記第３の電極層を被覆する樹脂と、を有し、
前記第２の電極層と前記金属配線層との間隔をあけた領域が、前記第３の電極層の前記ひさしの下方の前記空間に位置することを特徴とする、半導体装置。
前記金属配線層は接地配線層である、請求項１に記載の半導体装置。
前記金属配線層は電極配線層である、請求項１に記載の半導体装置。