JP2005150154A - 半導体モジュールとその実装方法 - Google Patents
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Abstract
【課題】 基板に実装される各半導体装置の伝送時間を略一定にすることができ、高速信号の反射を低減可能な半導体モジュールとその実装方法を提供する。
【解決手段】 可撓性を有する基板4に複数の半導体装置5が実装され、複数の半導体装置5が積層するように基板4を折り畳んで半導体モジュール1を形成する。前記基板4に形成される入力信号線および出力信号線において、各半導体装置5a〜5dのそれぞれ電気的にかつ機械的に接続される入力信号線の第1線長と、前記各半導体装置5a〜5dに対応して電気的にかつ機械的に接続される出力信号線の第2線長との和を略一定長さに設定する。
【選択図】 図1
Description
本発明は、半導体モジュールとその実装方法に関する。
本発明において、用語「略一定長さ」は、「一定長さ」を含む。
本発明において、用語「略一定長さ」は、「一定長さ」を含む。
近年、携帯型電話機および携帯情報端末機などの携帯型電子機器および携帯型電子装置の小形化の要求に伴い、半導体モジュールの小形化および高密度化が図られている。このように半導体モジュールの小形化を図るために、複数の半導体装置を積層する積層形半導体モジュール構造が提案されている。このような積層形半導体モジュールは、半導体装置を可撓性基板に実装して、この基板を折り畳むことによって実現することができる。
図6は、第1の従来の技術の半導体モジュール100の実装構造を、基板の厚み方向を含む仮想平面で切断して見た断面図である。図7は、半導体モジュール100を展開して見た断面図である。図8は、半導体モジュール100の伝送回路を概略示す回路図である。第1の従来の技術の半導体モジュール100は、可撓性を有する配線基板105と4つの半導体装置101とを含んで構成される。
配線基板105には、図7に示すように一表面部に4つの半導体装置101が実装される。また配線基板105には、外部接続端子107およびプリント配線106が形成されている。外部接続端子107には、信号が入力される外部入力端子107aと、信号を出力する外部出力端子107bが含まれる。プリント配線106は、外部入力端子107aおよび外部出力端子107bと各半導体装置101とを電気的に接続する。これによって外部入力端子107aに入力される信号を各半導体装置101に伝送することができる。また各半導体装置101からプリント配線106を介して信号を外部出力端子に伝送することができる。
また配線基板105が可撓性を有するので、各半導体装置101が積層されるように配線基板105を折り畳むことができる。このように配線基板105を折り畳むことによって、半導体モジュール100を形成することができる。このように形成される半導体モジュール100は、配線基板105を折り畳むことなくその長手方向に4つの半導体装置101を実装する場合と比べて、実装面積が約1/4となる(たとえば特許文献1および2参照)。
図9は、第2の従来の技術の積層型実装体110を展開して示す平面図である。図10は、積層型実装体110の伝送回路を簡略して示す回路図である。積層型実装体110は、ベース要素111と、4つのフィルムキャリア要素112と、屈曲部113とを含んで構成される。ベース要素111および4つのフィルムキャリア要素112は、略正方形状の絶縁性基板から成り、内部に導電線114が設けられている。またベース要素111および4つのフィルムキャリア要素112のうち導電線114に、半導体装置が実装可能になっている。ベース要素111の各フィルムキャリア要素112とベース要素111とは、互いに各側面部に屈曲部113を介して機械的に接続される。これによって積層型実装体110は、ベース要素111が中央に配置される十字形状に形成される。
また屈曲部113は、可撓性を有する絶縁性基板から成る。これによって4つのフィルムキャリア要素112がベース要素111に積層されるように屈曲部113を折り畳み、4つのフィルムキャリア要素112がベース要素111に積層される積層型実装体110を形成することができる。また屈曲部113の内部には、導電線114が設けられている。
各フィルムキャリア要素112とベース要素111とは、導電線114の屈曲部113を介して電気的に接続される。これによって各フィルムキャリア要素112とベース要素111との間で信号を伝送することができる。また導電線114は、ベース要素111から各フィルムキャリア要素112に至るまでの配線長が、略一定長さとなるように形成される。
このように形成された積層型実装体110は、ベース要素111から各フィルムキャリア要素112に至るまでの配線長が、略一定長さである。したがってベース要素111から各フィルムキャリア要素112に同一の信号を伝送する場合、ベース要素111から各フィルムキャリア要素112に信号を伝送する伝送時間と、各フィルムキャリア要素112からベース要素111に信号を伝送する伝送時間との和が、略一定時間になる。これによって、各フィルムキャリア要素112からベース要素111に伝送する信号をベース要素111が読取る際に、伝送時間の差に起因する読取りエラーを防ぐことができる(特許文献3参照)。
図11は、第3の従来の技術のバスシステム120を簡略化して示す回路図である。バスシステム120は、マスタ装置121と、3つのスレーブ装置122と、データバス123と、クロックバス124と、クロック125とを含んで構成される。
マスタ装置121および3つのスレーブ装置122(以下「マスタ装置121および3つのスレーブ装置122」を「装置類129」と呼ぶ場合がある)には、データバス123およびクロックバス124が電気的に接続される。装置類129は、入力された信号を演算処理して出力することができる。
データバス123は、その一端部から信号を入力することができる。データバス123の他端部には、マスタ装置121が電気的に接続される。またデータバス123には、中間部にスレーブ装置122が電気的に接続されている。データバス123は、信号が入力されると、前記信号を各装置類129に伝送することができる。またデータバス123は、各装置類129から出力される信号を一端部に伝送することができる。
クロックバス124は、第1および第2セグメント126,127と、中間付近部128とを有する。クロックバス124は、一端がクロック125に電気的に接続される。クロックバス124は、その全長の中間付近部128で折り畳まれている。クロックバス124のうち、中間付近部128からクロック125に接続されている側を、第1セグメント126と称し、異なる部分を第2セグメント127と称する。第1セグメント126および第2セグメント127は、各装置類129に電気的に接続される。
クロック125は、クロック信号を発生させ、このクロック信号をクロックバス124を介して、各装置類129に伝送する機能を有する。
クロック信号は、クロックバス124を介して各装置類129に入力される。第1セグメント126から各装置類129にクロック信号が入力されると、各装置類129は、データバス123から入力される信号を受信する。また第2セグメント127から各装置類129にクロック信号が入力されると、前記各装置類129から演算された信号をデータバス123に出力する。これによって各装置類129に入力された信号は、前記装置類129が第1セグメント126からクロック信号を受信して入力されてから、第2セグメント127からクロック信号を受信するまで出力されない。したがって各装置類129では、入力されてから出力されるまでの時間、すなわち伝送待機時間が生じる。
バスシステム120は、各装置類129の伝送待機時間と、データバス123に入力される信号が各装置類129に伝送される時間と、各装置類129からデータバス123の一端に伝送されるまでの時間との和が、略一定時間になるようにデータバス123およびクロックバス124を形成する。これによってデータバス123に入力される信号が、各装置類129のうちいずれを経て、データバス123の一端に伝送されても、伝送時間が略一定時間となる。ここでの伝送時間は、信号がデータバス123などの装置に入力されてから、前記装置から出力されるまでの時間と同義である。したがってバスシステム120の各装置類129のクロックデータスキューを最小限に抑えることができる(特許文献4参照)。
第1の従来の技術の半導体モジュール100は、配線基板105を折り畳んで4つの半導体装置101を積層することによって形成される。このときプリント配線106は、各半導体装置101によって外部接続端子107と電気的に接続されるプリント配線106の線長が異なる。外部入力端子107bから入力される信号は、いずれの半導体装置を経由して外部出力端子107bに伝送されるかによって、伝送時間が異なる。これによって各半導体装置101からから出力される信号が外部出力端子107bに伝送される時間に差、すなわち伝送遅延時間が生じる。
このような伝送遅延時間によって外部出力端子107bから出力される信号を半導体モジュール100が実装される回路基板が読取る場合、読取ることができない、すなわち読取りエラーが生じる場合がある。読取りエラーは、伝送遅延時間が入力信号の1周期の1/4を越える場合に生じる。したがって半導体モジュール100は、回路基板が読み取りエラーを生じないために、伝送遅延時間が入力信号の1周期の1/4以下になるように形成する必要があり、利便性が低い。
また伝送遅延時間が入力信号の1周期の1/4を越えるような場合は、伝送遅延時間に基づいて、信号を読取るタイミングを変える必要があり、回路設計が複雑になるという問題がある。
第2の従来の技術の積層型実装体110は、ベース要素111から各フィルムキャリア要素112に信号を伝送する時間および各フィルムキャリア要素112からベース要素111に信号を伝送する伝送時間との和が、略一定時間となる。これによって第1の従来の技術を半導体モジュール100のような読取りエラーが生じることを抑制することができるけれども、各フィルムキャリア要素112に信号を伝送する場合、一度ベース要素111に信号を入力する必要があり、利便性が低い。またベース要素111を回路基板に実装する場合、信号を入力する際には、ベース要素111の図示しない出力端子と回路基板とのインピーダンス整合が容易であるけれども、出力する際には、困難となる。これによって積層型実装体110で高速信号を伝送する場合、回路基板で信号の反射が起こり信号が乱れる。
第3の従来の技術のバスシステム120では、クロック125から伝送されるクロック信号によって、各装置類129の伝送時間の差をなくすことができる。この場合、バスシステム120は、各装置類129の伝送時間が、各装置類129の伝送時間のうち最も大きい伝送時間と略同一になるように伝送待機時間が設定される。つまり装置類129の伝送時間は、具体的にはマスタ装置121の伝送時間と略同一である。したがって各装置類129の伝送時間が大きくなり利便性が低い。またデータバス123とクロックバス124とクロック125とを設ける必要があり、導電回路が複雑になる。
本発明の目的は、基板に実装される各半導体装置への伝送時間を略一定にすることができ、高速信号の反射を低減可能な半導体モジュールとその実装方法を提供することである。
本発明は、基板に実装される複数の半導体装置を備える半導体モジュールであって、
基板に設けられる入力信号線および出力信号線を含む電気配線のうち、基板に実装した各半導体装置にそれぞれ電気的にかつ機械的に接続される入力信号線の第1線長と、前記半導体装置に対応して電気的にかつ機械的に接続される出力信号線の第2線長との和を、略一定長さに設定することを特徴とする半導体モジュールである。
基板に設けられる入力信号線および出力信号線を含む電気配線のうち、基板に実装した各半導体装置にそれぞれ電気的にかつ機械的に接続される入力信号線の第1線長と、前記半導体装置に対応して電気的にかつ機械的に接続される出力信号線の第2線長との和を、略一定長さに設定することを特徴とする半導体モジュールである。
本発明に従えば、半導体モジュールは複数の半導体装置を備え、これら半導体装置は基板に実装される。電気配線のうち入力信号線は、各半導体装置にそれぞれ電気的にかつ機械的に接続される。これによって、入力信号線に入力される信号を、各半導体装置に伝送することができる。電気配線のうち出力信号線は、前記半導体装置に対応して電気的にかつ機械的に接続される。これによって、各半導体装置から出力される信号を、出力信号線を介して伝送することができる。したがって同一の配線で、信号を各半導体装置から出力することができる。さらに入力信号線の第1線長と出力信号線の第2線長との和が、略一定長さになるように設定される。これによって入力信号線を介して半導体装置に信号が伝送される時間と、前記半導体装置から出力信号線を介して信号が伝送される時間との和を、略一定時間にすることができる。
また本発明は、基板は折り畳み可能な可撓性を有する可撓性基板であり、
該可撓性基板に配設すべき一対の電極が、電気的に互いに接続される内部接続手段をさらに備えることを特徴とする。
該可撓性基板に配設すべき一対の電極が、電気的に互いに接続される内部接続手段をさらに備えることを特徴とする。
本発明に従えば、基板が折り畳み可能な可撓性を有する可撓性基板であるので、基板をその可撓性によって折り畳むことができる。基板には、入力信号線および出力信号線に電気的に接続される一対の電極が配設されている。したがって一方の電極に入力される信号を各半導体装置に伝送することができる。また各半導体装置から出力される信号を他方の電極に伝送することができる。さらに基板には、この一対の電極が互いに電気的に接続される内部接続手段がさらに備えられている。これによって一対の電極のうち少なくとも一方に入力される信号を他方の電極に伝送することができる。
また本発明は、基板は、
半導体装置に信号を入力する実装用入力端子と、
前記半導体装置から信号が出力される実装用出力端子と、
基板の一表面部に設けられる第1の入力端子と、
基板の他表面部に設けられる第2の入力端子であって、第1の入力端子に内部接続手段を介して電気的に接続される第2の入力端子と、
基板に設けられ、かつ第2の入力端子に対し基板の厚み方向に貫通して電気的に接続される第3の入力端子と、
基板に設けられる出力端子とを有し、
入力信号線の第1線長は、第3の入力端子から第2の入力端子および第1の入力端子を経由して実装用入力端子に至る配線長であり、出力信号線の第2線長は、実装用出力端子から出力端子に至る配線長であることを特徴とする。
半導体装置に信号を入力する実装用入力端子と、
前記半導体装置から信号が出力される実装用出力端子と、
基板の一表面部に設けられる第1の入力端子と、
基板の他表面部に設けられる第2の入力端子であって、第1の入力端子に内部接続手段を介して電気的に接続される第2の入力端子と、
基板に設けられ、かつ第2の入力端子に対し基板の厚み方向に貫通して電気的に接続される第3の入力端子と、
基板に設けられる出力端子とを有し、
入力信号線の第1線長は、第3の入力端子から第2の入力端子および第1の入力端子を経由して実装用入力端子に至る配線長であり、出力信号線の第2線長は、実装用出力端子から出力端子に至る配線長であることを特徴とする。
本発明に従えば、基板には、実装用入力端子と、実装用出力端子と、第1の入力端子と、第2の入力端子と、第3の入力端子と、出力端子とが設けられる。入力信号線の第1線長は、第3の入力端子から第2の入力端子および第1の入力端子を介して、実装用入力端子に至る配線長である。出力信号線の第2線長は、実装用出力端子から出力端子に至る配線長である。また半導体モジュールは、第3の入力端子に信号を入力することができる。さらに半導体モジュールは、出力端子から信号を出力することができる。したがって第3の入力端子から入力される信号は、第2の入力端子、第1の入力端子および実装用入力端子を介して各半導体装置に導かれる。また前記半導体装置から出力される信号は、実装用出力端子を介して出力端子に導かれる。また各半導体装置で第1線長と第2線長の和が、略一定長さに設定されている。したがって第3の入力端子に入力される信号が各半導体装置に導かれる時間と、前記半導体装置から出力される信号が出力端子に導かれる時間との和を、略一定時間にすることができる。
また本発明は、入力信号線および出力信号線に、それぞれ電気的にかつ機械的に接続される終端抵抗手段であって、信号の反射を低減し得る終端抵抗基板を、さらに備えることを特徴とする。
本発明に従えば、終端抵抗基板は、入力信号線および出力信号線に、それぞれ電気的にかつ機械的に接続される。これによって入力信号線および出力信号線の終端部における信号の反射を低減することができる。
また本発明は、第3の入力端子および出力端子は、外部接続手段を介して回路基板に実装可能に構成されることを特徴とする。
本発明に従えば、第3の入力端子および出力端子は、外部接続手段を介して回路基板に実装可能に構成される。これによって外部接続手段を介して第3の入力端子および出力端子は、回路基板に電気的に接続することができる。したがって回路基板から第3の入力端子から信号を入力することができる。また出力端子から回路基板に信号を出力することができる。
また本発明は、折り畳み可能な可撓性を有する可撓性基板に、複数の半導体装置を実装する実装工程と、
可撓性基板に設けられる入力信号線および出力信号線を含む電気配線のうち、可撓性基板に実装した各半導体装置にそれぞれ電気的にかつ機械的に接続される入力信号線の第1線長と、前記半導体装置に対応して電気的にかつ機械的に接続される出力信号線の第2線長との和が、略一定長さになるように可撓性基板を折り畳む折り畳み工程とを有することを特徴とする半導体モジュールの実装方法である。
可撓性基板に設けられる入力信号線および出力信号線を含む電気配線のうち、可撓性基板に実装した各半導体装置にそれぞれ電気的にかつ機械的に接続される入力信号線の第1線長と、前記半導体装置に対応して電気的にかつ機械的に接続される出力信号線の第2線長との和が、略一定長さになるように可撓性基板を折り畳む折り畳み工程とを有することを特徴とする半導体モジュールの実装方法である。
本発明に従えば、実装工程では、可撓性基板に複数の半導体装置を実装する。折り畳み工程では、基板を折り畳む。この折り畳み工程で可撓性基板を折り畳む際に、入力信号線の第1線長と、出力信号線の第2線長との和が略一定長さになるように基板が折り畳まれる。このような工程を経ることによって、基板に複数の半導体装置を実装され、各半導体装置が電気的にかつ機械的に接続される入力信号線の第1線長および出力信号線の第2線長が略一定長さである半導体モジュールを実現することができる。
また本発明は、折り畳み工程の後、半導体モジュールを回路基板に実装する回路基板実装工程をさらに有することを特徴とする。
本発明に従えば、回路基板実装工程では、半導体モジュールを回路基板に実装することができる。これによって入力信号線の第1線長および出力信号線の第2線長が略一定長さである半導体モジュールを回路基板に実装することを実現することができる。
本発明によれば、入力信号線の第1線長と出力信号線の第2線長との和が、略一定長さになるように設定されるので、信号が複数の半導体装置のうちのいずれの半導体装置に入力されても、入力信号線を介して半導体装置に伝送される時間および前記半導体装置から出力信号線を介して伝送される時間の和は、略一致する。これによって信号の伝送遅延時間は、各半導体装置の処理時間だけに依存する。伝送遅延時間は、異なる半導体装置を経由して伝送される場合における、異なる半導体装置同士の伝送時間の差と同義である。したがって本発明の半導体モジュールは、従来の半導体モジュールより伝送遅延時間を小さくすることができる。
これによって出力信号線から出力される信号を読取る際に、伝送遅延時間に起因する読取りエラーの発生を抑制することができる利便性の高い半導体モジュールを実現することができる。また前述のような読取りエラーの発生を抑制するので、信号の読み取るタイミングを変える複雑な回路を設計する必要がない。それ故、半導体モジュールの回路を簡単化することができ、その製作コストの低減を図ることができる。
本発明によれば、基板を折り畳むことができる。これによって半導体モジュールの実装面積は、折り畳まない状態の半導体モジュールの実装面積より小さくすることができる。実装面積は、半導体モジュールを回路基板に実装する場合に、回路基板と対抗する面の面積と同義である。またたとえば複数の半導体装置を積層することによって積層形半導体モジュールを形成することによって実装面積を小さくすることができる。
また内部接続手段によって一対の電極が互いに電気的に接続される。これによって一対の電極のうち少なくとも一方に入力される信号を他方の電極に伝送することができる。したがってたとえば、前述のように積層形半導体モジュールを形成する際には、特に内部接続手段を介して一対の電極を互いに電気的に接続することができる。これによって一対の電極を容易に電気的に接続することができる。
本発明によれば、第3の入力端子から各半導体装置に至るまでの配線長と前記半導体装置から出力端子に至るまでの配線長との和が、略一定の長さに設定される。したがって第3の入力端子に入力される信号が入力信号線を介して各半導体装置に伝送される時間と、前記半導体装置から出力される信号が出力信号線を介して出力端子に伝送される時間との和は、いずれの半導体装置であっても略同一となる。ここで略同一には、同一が含まれる。これによって各半導体装置の伝送遅延時間は、各半導体装置同士の処理時間の差だけに依存する。したがって本発明の半導体モジュールは、従来の半導体モジュールより伝送遅延時間を小さくすることができる。これによって出力信号線から出力される信号を読取る際に、伝送遅延時間に起因する読取りエラーの発生を抑制することができる利便性の高い半導体モジュールを実現することができる。また前述のような読取りエラーの発生を抑制するために、信号の読み取る時間間隔を変える複雑な回路を設計する必要がない。
本発明によれば、入力信号線および出力信号線の各々の終端部において生じる信号の反射を低減することができる。特に各半導体装置に高速信号を伝送する際に顕著に表われる信号の反射を、低減することができる。これによって入力信号線および出力信号線で高速信号を伝送する際に、反射される信号によって高速信号が乱れることを抑制することができる。
本発明によれば、外部接続手段を介して回路基板と第3の入力端子とを電気的に接続することができる。したがって回路基板から外部接続手段を介して各半導体装置に信号を伝送することができる。また外部接続手段を介して回路基板と出力端子とを電気的に接続することができる。したがって各半導体装置から外部接続手段を介して回路基板に信号を出力することができる。このような利便性の高い半導体モジュールを実現することができる。
本発明によれば、基板に複数の半導体装置が実装され、基板に実装される各半導体装置の入力信号線の第1線長と出力信号線の第2線長との和が、略一定の長さになる半導体モジュールを容易に実現することができる。
本発明によれば、入力信号線の第1線長および出力信号線の第2線長が略一定長さである半導体モジュールを回路基板に実装することができる。
図1は、本発明の実施の一形態である半導体モジュール1を、回路基板50の厚み方向を含む仮想平面で切断して見た断面図である。図2は、半導体モジュール1の伝送回路を簡略して示す回路図である。図3は、半導体モジュール1を展開した状態における内部の伝送回路を簡略して示す回路図である。半導体モジュール1は、たとえばパーソナルコンピュータなどの電子機器の内部に設けられる回路基板50に実装される。半導体モジュール1は、前記回路基板50から信号が入力される。また半導体モジュール1は、前記信号に基づいて演算処理し、また入力される信号に基づく情報を記憶する。さらに半導体モジュール1は、演算処理によって得られた情報および記憶される情報に基づく信号を回路基板50に出力することができる。半導体モジュール1は、主に、半導体モジュール本体2と、終端抵抗手段3とを含んで構成される。
半導体モジュール本体2は、複数の半導体装置5と、基板4と、外部接続手段6とを含んで構成される。半導体モジュール本体2は、複数の半導体装置5を積層するように、基板4が折り畳んで形成される。これによって回路基板50に半導体モジュール本体2を実装する場合、その実装面積を従来の積層形でない半導体モジュールの実装面積よりも小さくすることができる。本実施の形態では、半導体モジュール本体2が4つの半導体装置5を含んで構成される場合について説明する。
以下、半導体モジュール1の構成を説明するにあたって、図3のように展開状態での半導体モジュール1について説明する。ここで展開状態は、図1のように基板4を折り畳んで形成される半導体モジュール本体2を展開した状態と同義である。
4つの半導体装置5は、具体的には、第1半導体装置5a、第2半導体装置5b、第3半導体装置5cおよび第4半導体装置5dである。各半導体装置5a〜5dは、入力される信号に基づいて演算処理することおよび入力される信号を記憶することができる。また各半導体装置5a〜5dは、演算して得られた信号または記憶した信号を出力することができる。各半導体装置5a〜5dは、たとえばメモリーチップがあげられる。また各半導体装置5a〜5dは、ベアチップやウェハレベルCSPのような薄型の実装構造を有するものが好ましい。各半導体装置5a〜5dの一表面部には、入力側バンプ19および出力側バンプ20が所定距離だけ離隔する状態で配設される。各半導体装置5a〜5dは、入力側バンプ19および出力側バンプ20を介して基板4に実装することができる。
入力側バンプ19は、各半導体装置5a〜5dの一表面部から所定小距離だけ突出するように形成される。また入力側バンプ19は、各半導体装置5a〜5dを基板4に実装できるように形成される。入力側バンプ19は、たとえば錫−銀−銅の半田合金、錫めっき、銅めっきおよび金めっきのうちいずれかを用いて形成される。
さらに詳細に説明すると、本実施の形態において、入力側バンプ19には、第1入力側バンプ19aと、第2入力側バンプ19bと,第3入力側バンプ19cと、第4入力側バンプ19dとが含まれる。第1入力側バンプ19aは、第1半導体装置5aの一表面部に設けられる。第2入力側バンプ19bは、第2半導体装置5bの一表面部に設けられる。第3入力側バンプ19cは、第3半導体装置5cの一表面部に設けられる。第4入力側バンプ19dは、第4半導体装置5dの一表面部に設けられる。
出力側バンプ20は,各半導体装置5a〜5dの一表面部から所定小距離だけ突出するように形成される。出力側バンプ20は,各半導体装置5a〜5dが基板4に実装できるように形成される。また出力側バンプ20は、各半導体装置5a〜5dに電気的に接続される。出力側バンプ20は、たとえば錫−銀−銅の半田合金、錫めっき、銅めっきおよび金めっきのうちのいずれかを用いて形成される。
さらに詳細に説明すると、本実施の形態において、出力側バンプ20には、第1出力側バンプ20aと、第2出力側バンプ20bと,第3出力側バンプ20cと、第4出力側バンプ20dとが含まれる。第1出力側バンプ20aは、第1半導体装置5aの一表面部に設けられる。第2出力側バンプ20bは、第2半導体装置5bの一表面部に設けられる。第3出力側バンプ19cは、第3半導体装置5cの一表面部に設けられる。第4出力側バンプ20dは、第4半導体装置5dの一表面部に設けられる。
基板4は、絶縁性を有する略矩形状の可撓性配線基板である。したがって基板4は、折り畳むことができる。これによって半導体モジュール1の実装面積を小さくすることができる。基板4は、たとえばポリイミドを材料として製造される可撓性回路基板(Flexible Print Circuit:略称FPC)によって実現することができる。基板4には、電気配線である導電性を有する入力信号線7および出力信号線8が設けられている。基板4の厚さは、50μm以上200μm以下が望ましく、特に100μmが望ましい。
入力信号線7は、複数の実装用入力端子10と、第1入力端子12と、第2入力端子13と、第3入力端子14と、入力側終端端子16と、入力導電路30と、内部接続手段9とを含んで構成される。入力信号線7は、たとえばマイクロストリップ線路およびコプラーナ伝送線路の伝送線路構造によって実現される。本実施の形態において入力信号線7には、4つの実装用入力端子10が含まれる。
4つの実装用入力端子10は、導電性材料から成り、基板4の一表面部27に長手方向に配設される。4つの実装用入力端子10は、各半導体装置5a〜5dの入力側バンプ19が実装可能に形成される。
具体的には、4つの実装用入力端子10は、第1実装用入力端子10a、第2実装用入力端子10b、第3実装用入力端子10cおよび第4実装用入力端子10dである各実装用入力端子10a〜10dは、基板4の一表面部27に、長手方向に並設される。また各実装用入力端子10a〜10dは、互いに隣合う他の各実装用入力端子10a〜10dが所定距離だけ離隔される状態で基板の一表面部27に並設される。
さらに詳細に説明すると、第1実装用入力端子10aは、基板4の一端部34の一表面部27に一端から所定小距離だけ離隔された位置に設けられる。ここで基板4の一端部34は、基板4の長手方向の一端部と同義である。第4実装用入力端子10dは、基板4の一表面部27に基板4の他端から所定大距離だけ離隔された位置に設けられる。基板4の他端は、基板4の長手方向の一端と異なる端、すなわち基板4の長手方向の他端と同義である。第2実装用入力端子10bは、第1実装用入力端子10aと第4実装用入力端子10dとの間に設けられる。また第3実装用入力端子10cは、第2実装用入力端子10bと第4実装用入力端子10dとの間に設けられる。
第1の入力端子である第1入力端子12は、導電性の材料から成り、基板4の一端部34の他表面部28に設けられる。他表面部28は、基板4の一表面部27の裏側にある表面部と同義である。具体的には、第1入力端子12は、第1実装用入力端子10aと基板4を介して対向するように他表面部28に設けられる。
第2の入力端子である第2入力端子13は、導電性の材料から成り、基板4の他端部35の一表面部27に設けられる。基板4の他端部35は、基板4の長手方向の他端部と同義である。具体的には、第2入力端子13は、基板4の他端から所定距離だけ離隔される位置に設けられる。
第3の入力手段である第3入力端子14は、導電性の材料から成り、基板4の他端部35の他表面部28に設けられる。具体的には、第3入力端子14は、第2入力端子13と基板4を介して対向するように他表面部28に設けられる。また第3入力端子14は、後述する入力側外部接続手段6aに電気的に接続される。
入力側終端端子16は、導電性の材料から成り、基板4の他端部35の他表面部28に設けられる。具体的には、入力側終端端子16は、基板4の他端と第2入力端子13との間に設けられる。入力側終端端子16は、終端抵抗手段3が電気的に接続される。
入力導電路30は、基板4の一表面部27および内部に設けられる。入力導電路30には、第1入力導電路30aと第2入力導電路30bとが含まれる。入力導電路30は、導電性の材料から成り、たとえば銅箔によって実現することができる。
第1入力導電路は30aは、図3に示すように基板4の他端部35に基板4を厚さ方向に貫通するように形成される。第1入力導電路30aは、一端が第2入力端子13に電気的に、かつ機械的に接続され、他端が第3入力端子14に電気的に、かつ機械的に接続される。つまり第2入力端子13と第3入力端子14とは、第1入力導電路10aを介して電気的に接続される。
第2入力導電路30bには、入力側貫通導電部32と入力側表面導電部33とが含まれる。入力側貫通導電部32は、図3に示すように基板の一端部34に基板4を厚さ方向に貫通するように形成される。入力側貫通導電部32は、一端が第1入力端子12に電気的に、かつ機械的に接続され、他端が第1実装用入力端子10aに電気的に、かつ機械的に接続される。つまり第1入力端子12と第1実装用入力端子10aとは、入力側貫通導電部32を介して電気的に接続される。
入力側表面導電部33は、一端が入力側貫通導電部32の中間部に電気的に接続され、他端が入力側終端端子16に電気的に接続される。また入力側表面導電部33には、その中間部に第2実装用入力端子10bと、第3実装用入力端子10cと、第4実装用入力端子10dとが電気的に接続される。つまり入力側貫通導電部32と、第2実装用入力端子10b、第3実装用入力端子10c、第4実装用入力端子10dおよび入力側終端端子16とが、入力側表面導電部33を介して電気的に接続される。
このようにして第2入力導電部30bを介して、第1入力端子12と、第1、第2、第3および第4実装用入力端子10a,10b,10c,10dと、入力側終端端子16とを電気的に接続することができる。
内部接続手段9は、第1内部接続電極21と、第2内部接続電極22と内部接続導電路23を含んで構成される。内部接続手段9は、第1内部接続電極21と第2内部接続電極22との間に、内部接続導電路23を挟んだ状態で積層して形成される。内部接続手段9は、基板4が折り畳まれる状態で、第1入力端子12と第2入力端子13とを電気的に接続することができるように形成される。ここで基板4が折り畳まれる状態とは、基板4の一端部34の他表面部28と、基板4の他端部35の一表面部27とが対向し、かつ第1入力端子12と第2入力端子13とが対向するように基板4が折り畳まれる状態と同義である。
第1内部接続電極21は、導電性の材料から成り、基板4が折り畳まれる状態で、第1入力端子12と内部接続導電路23とを電気的に接続することができる。第2内部接続電極22は、導電性の材料から成り、基板4が折り畳まれる状態で、第2入力端子13と内部接続導電路23とを電気的に接続することができる。
内部接続導電路23は、導電性の材料から成り、第1内部接続電極21と第2内部接続電極22とを電気的に接続することができる。また内部接続導電路23は、後述する終端抵抗基板3に形成される終端抵抗基板貫通孔部26に挿入可能に形成される。
このように入力信号線7は、入力導電路30および内部接続手段9を介して、第3入力端子14と、第1、第2、第3および第4実装用入力端子10a,10b,10c,10dと、入力側終端端子16とが電気的に接続されるように構成される。
出力信号線8は、複数の実装用出力端子11と、出力端子17と、出力側終端端子15と、出力導電路31とを含んで構成される。出力信号線8は、たとえばマイクロストリップ線路およびコプラーナ伝送線路の伝送線路構造によって実現される。本実施の形態において出力信号線8は、4つの実装用出力端子11を含む。
4つの実装用出力端子11は、導電性材料から成り、基板4の一表面部27に長手方向に並設される。4つの実装用出力端子11は、各半導体装置5a〜5dの出力側バンプ20が実装可能に形成される。
具体的には、4つの実装用出力端子11は、第1実装用出力端子11a、第2実装用出力端子11b、第3実装用出力端子11cおよび第4実装用出力端子11dである。各実装用出力端子11a〜11dは、基板4の一表面部27に、長手方向に並設される。また第1実装用出力端子11aは、第1実装用入力端子10aと第2実装用入力端子10bとの間に設けられる。第2実装用出力端子11bは、第2実装用入力端子10bと第3実装用入力端子10cとの間に設けられる。第3実装用出力端子11cは、第3実装用入力端子10cと第4実装用入力端子10dとの間に設けられる。第4実装用出力端子11dは、第4実装用入力端子10dと基板4の他端との間に設けられる。
さらに詳細に説明すると、第1実装用出力端子11aは、第1入力側バンプ19aが第1実装用入力端子10aに実装される場合に、第1出力側バンプ20aが実装可能な位置に設けられる。第2実装用出力端子11bは、第2入力側バンプ19bが第2実装用入力端子10bに実装される場合に、第2出力側バンプ20bが実装可能な位置に設けられる。第3実装用出力端子11cは、第3入力側バンプ19cが第3実装用入力端子10cに実装される場合に、第3出力側バンプ20cが実装可能な位置に設けられる。第4実装用出力端子11dは、第4入力側バンプ19dが第1実装用入力端子10dに実装される場合に、第4出力側バンプ20dが実装可能な位置に設けられる。
これによって各実装用出力端子11a〜11dおよび前述の各実装用入力端子10a〜10dを介して、各半導体装置5a〜5dを基板4に実装することを実現することができる。
出力端子17は、導電性の材料から成り、基板4の他端部35の他表面部28に設けられる。具体的には、出力端子17は、第3出力端子14と基板4の他端との間に、基板4を介して入力側終端端子16と対向するように設けられる。また出力端子17は、後述する出力側外部接続手段6bに電気的に接続される。
出力側終端端子15は、導電性の材料から成り、基板4の一端部34の他表面28に設けられる。具体的には、出力側終端端子15は、基板4を介して第1実装用出力端子11aに対向するように設けられる。また出力側終端端子15は、終端抵抗手段3と電気的に接続される。
出力導電路31は、基板4の一表面部27および内部に設けられる。出力導電路31には、出力側貫通導電部36と、出力側表面導電部37とが含まれる。出力導電路31は、導電性の材料から成り、たとえば銅箔によって実現することができる。
出力側貫通導電部36は、基板4の一端部34に基板4を厚さ方向に貫通するように形成される。出力側貫通導電部36は、一端が第1実装用出力端子11aに電気的に接続され、他端が出力側終端端子15と電気的に接続される。つまり実装用出力端子11aと出力側終端端子15とは、出力側貫通導電部36を介して電気的に接続される。
出力側表面導電部37は、一端が出力側貫通導電部36の中間部に電気的に接続され、他端が出力端子17に電気的に接続される。また出力側表面導電部37には、その中間部に第2実装用出力端子11bと、第3実装用出力端子11cと、第4実装用出力11dとが電気的に接続される。つまり出力側表面導電部37を介して、出力側貫通導電部36、第2実装用出力端子11b、第3実装用出力端子11c、第4実装用出力端子11dおよび出力端子17を電気的に接続することができる。
これによって出力導電路31を介して、第1実装用出力端子11a、第2実装用出力端子11b、第3実装用出力端子11c、第4実装用出力端子11d、出力側終端端子15および出力端子17を電気的に接続することができる。
このように出力信号線8は、出力導電路31を介して、第1実装用出力端子11aと、第2実装用出力端子11bと、第3実装用出力端子11cと、第4実装用出力端子11dと、出力側終端端子15と、出力端子17とが相互に電気的に接続されるように構成される。
また入力信号線7および出力信号線8は、各半導体装置5a〜5dの入力信号線7の入力配線長と、前記半導体装置5a〜5dに対応する出力信号線8の出力配線長との和が、略一定長さになるように形成される。第1線長である入力信号線7の入力配線長は、第3入力端子14から入力導電路30および内部接続手段9を介して、各実装用入力端子10a〜10dに至るまでの配線長である。また出力信号線8の出力配線長は、各実装用出力端子11a〜11dから出力導電路31を介して、出力端子17に至るまでの配線長である。
具体的に説明すると、入力信号線7および出力信号線8は、第1入力配線長L11と第1出力配線長L21との和と、第2入力配線長L12と第2出力配線長L22との和と、第3入力配線長L13と第3出力配線長L23との和と、第4入力配線長L14と第4出力配線長L24との和とが、略一定長さになるように形成される。
ここで第1入力配線長L11は、第3入力端子から第1実装用入力端子10aに至るまでの入力配線長である。第1出力配線長L21は、第1実装用出力端子11aから出力端子17に至るまでの出力配線長である。
第2入力配線長L12は、第3入力端子から第2実装用入力端子10bに至るまでの入力配線長である。第2出力配線長L22は、第2実装用出力端子11bから出力端子17に至るまでの出力配線長である。
第3入力配線長L13は、第3入力端子から第3実装用入力端子10cに至るまでの入力配線長である。第3出力配線長L23は、第3実装用出力端子11cから出力端子17に至るまでの出力配線長である。
第4入力配線長L14は、第3入力端子から第4実装用入力端子10dに至るまでの入力配線長である。第4出力配線長L24は、第4実装用出力端子11dから出力端子17に至るまでの出力配線長である。
このようにして各半導体装置5a〜5dの入力配線長と、前記各半導体装置5a〜5dの出力配線長との和が、略一定長さになるような入力信号線7および出力信号線8を実現することができる。またこのような入力信号線7および出力信号線8が設けられる基板4を実現することができる。
一対の電極である外部接続手段6には、入力側外部接続手段6aおよび出力側外部接続手段6bとが含まれる。
入力側外部接続手段6aは、導電性の材料から成り、基板4の他端部35の他表面部28に、第3入力端子14と電気的かつ機械的に接続されるように設けられる。また入力側外部接続手段6aは、基板4の他表面部28から所定小距離突出し、回路基板50に実装することができるように形成される。入力側外部接続手段6aは、いわゆるバンプであり、たとえば錫−銀−銅の半田合金、錫めっき、銅めっきおよび金めっきを用いて形成される。
出力側外部接続手段6bは、導電性の材料から成り、基板4の他端部35の他表面部28に、出力端子17と電気的かつ機械的に接続するように設けられる。また出力側外部接続手段6bは、基板4の他表面部28から所定小距離突出し、回路基板50に実装することができるように形成される。出力側外部接続手段6bは、いわゆるバンプであり、たとえば錫−銀−銅の半田合金、錫めっき、銅めっきおよび金めっきを用いて形成される。
このようにして外部接続手段6が形成され、半導体モジュール本体2を回路基板50に実装することを可能にする。
終端抵抗手段3は、終端抵抗基板40と終端抵抗接続手段18とを含んで構成される。
終端抵抗基板40は、略矩形状に形成される抵抗体を有する基板である。終端抵抗基板40は、導電路終端部での信号の反射を低減するために用いられる。信号の反射の低減は、たとえば入力信号線7および出力信号線8の特性インピーダンスと終端抵抗基板40のインピーダンスとを整合させる、すなわちイピーダンス整合させることによって実現することができる。終端抵抗基板40には、入力側終端抵抗端子24と、出力側終端抵抗端子25とが設けられ、終端抵抗基板貫通孔部26が形成される。
終端抵抗基板40は、略矩形状に形成される抵抗体を有する基板である。終端抵抗基板40は、導電路終端部での信号の反射を低減するために用いられる。信号の反射の低減は、たとえば入力信号線7および出力信号線8の特性インピーダンスと終端抵抗基板40のインピーダンスとを整合させる、すなわちイピーダンス整合させることによって実現することができる。終端抵抗基板40には、入力側終端抵抗端子24と、出力側終端抵抗端子25とが設けられ、終端抵抗基板貫通孔部26が形成される。
入力側終端抵抗端子24は、導電性の材料から成り、終端抵抗基板40の一端部の一表面部に設けられている。終端抵抗基板40の一端部は、終端抵抗基板40の長手方向の一端部と同義である。入力側終端抵抗端子24は、終端抵抗接続手段18と電気的に接続することができる。
出力側終端抵抗端子25は、導電性の材料から成り、終端抵抗基板40の一端部の他表面部に設けられる。ここで終端抵抗基板40の他表面部は、終端抵抗基板40の一表面の裏側の面の表面部と同義である。出力側終端抵抗端子25は終端抵抗接続手段18と電気的に接続することができる。
終端抵抗基板貫通孔部27は、終端抵抗基板40の他端部に形成される。終端抵抗基板40の他端部は、長手方向の一端部と異なる端部と同義である。終端抵抗基板貫通孔部26には、終端抵抗基板40の厚さ方向に貫通する貫通孔が形成される。終端抵抗基板貫通孔部26は、前述のように内部接続導電路23が挿入することができるように形成される。
終端抵抗接続手段18には、入力側終端抵抗接続手段18aと、出力側終端抵抗接続手段18bとが含まれる。終端抵抗接続手段18は、導電性の材料から成り、終端抵抗基板40と、入力信号線7および出力信号線8とを電気的に接続することができる。
入力側終端抵抗接続手段18aは、導電性の材料から成り、終端抵抗基板40に設けられる入力側終端抵抗端子24と電気的かつ機械的に接続される。また入力側終端抵抗接続手段18aは,基板4が折り畳まれる状態で、入力側終端端子15と電気的に接続可能に形成される。
出力側終端抵抗接続手段18bは、導電性の材料から成り、終端抵抗基板40に設けられる出力側終端抵抗端子25と電気的かつ機械的に接続される。また出力側終端抵抗接続手段18bは,基板4が折り畳まれる状態で、出力側終端端子16と電気的に接続可能に形成される。
回路基板50は、プリント配線基板であり、表面部に外部接続手段6を介して半導体モジュール1を実装することができる。回路基板50に半導体モジュール1が実装されると、回路基板50から半導体モジュール1に信号を入力することができる。また半導体モジュール1から回路基板50に信号を出力することができる。
次に積層される半導体モジュール1について説明する。
展開状態の基板4は、第1実装用出力端子11aと第2実装用入力端子10bとの間で、第1半導体装置5aの他表面部と第2半導体装置5bの他表面部とが対向するように折り畳まれる。各半導体装置5a〜5dの他表面部は、入力側バンプ19および出力側バンプ20が設けられる一表面部の裏側の面の表面部と同義である。このように基板4を折り畳むために、第1実装用出力端子11aおよび第2実装用入力端子10bは、互いに少なくとも第1離隔距離を越える距離離隔して基板4に設けられる。第1離隔距離は、第1半導体装置5aの厚さと、第2半導体装置5bの厚さと、第1入力側バンプ19aの厚さと、第2入力側バンプ19bとの和である。これによって前述のように基板4を第1半導体装置5aの他表面部と第2半導体装置5bの他表面部とが対向するように折り畳むことが可能となる。
展開状態の基板4は、第1実装用出力端子11aと第2実装用入力端子10bとの間で、第1半導体装置5aの他表面部と第2半導体装置5bの他表面部とが対向するように折り畳まれる。各半導体装置5a〜5dの他表面部は、入力側バンプ19および出力側バンプ20が設けられる一表面部の裏側の面の表面部と同義である。このように基板4を折り畳むために、第1実装用出力端子11aおよび第2実装用入力端子10bは、互いに少なくとも第1離隔距離を越える距離離隔して基板4に設けられる。第1離隔距離は、第1半導体装置5aの厚さと、第2半導体装置5bの厚さと、第1入力側バンプ19aの厚さと、第2入力側バンプ19bとの和である。これによって前述のように基板4を第1半導体装置5aの他表面部と第2半導体装置5bの他表面部とが対向するように折り畳むことが可能となる。
また基板4は、第2実装用出力端子11bと第3実装用入力端子10cとの間で、基板4の他表面部28が対向するように折り畳まれる。ここで基板4の他表面部28が対向する状態を維持するために、対向する基板4の他表面部28を接着剤などを用いて固着してもよい。このように基板4を折り畳むために、第2実装用出力端子11bおよび第3実装用入力端子10cは、互いに少なくとも基板4が折り畳み可能な距離離隔して基板4に設けられる。
さらに基板4は、第3実装用出力端子11cと第4実装用入力端子10dとの間で、第3半導体装置5cの他表面部と第4半導体装置5dの他表面部とが対向するように折り畳まれる。このように基板4を折り畳むために、第3実装用出力端子11cと第4実装用入力端子10dとは、互いに少なくとも第2離隔距離を越えた距離離隔して基板4に設けられる。第2離隔距離は、第3半導体装置5cの厚さと第4半導体装置5dの厚さと、第3入力側バンプ19cの厚さと、第3入力側バンプ19dとの和である。これによって前述のように第3半導体装置5cの他表面部と第4半導体装置5dの他表面部とが対向するように基板4を折り畳むことができる。
またさらに基板4は、第4実装用出力端子11dと第2入力端子13との間で、基板4の一端部34の他表面部28と基板4の他端部35の一表面部29とが、抵抗挿入部41を介して、対向するように折り畳まれる。抵抗挿入部41は、終端抵抗基板40を挿入可能に形成された空間である。
具体的に説明すると、基板4は、第1入力端子12と第2入力端子13とが、抵抗挿入部41を介して、対向するように折り畳まれる。抵抗挿入部41は、終端抵抗基板40を挿入するための空間である。このように基板4を折り畳むために、第4実装用出力端子11dと第2入力端子13とは、少なくとも第3離隔距離越える距離離隔して基板4に設けられる。ここで第3離隔距離は、4つの半導体装置5の厚さと、基板4の3枚分の厚さと、終端抵抗基板40の厚さとの和である。このように基板4を折り畳むことによって第1入力端子12と第2入力端子13が対向するように折り畳むことができる。
第1入力端子12および第2入力端子13は、互いに対向する状態で、内部接続手段9によって電気的かつ機械的に接続される。
このようにして、4つの半導体装置5が積層され、第1入力端子12と第2入力端子とが電気的かつ機械的に接続される半導体モジュール本体2を実現することができる。また4つの半導体装置5が積層されるので、4つの半導体装置5を並設した状態よりも実装面積を小さくすることができる。
さらに半導体モジュール本体2は、抵抗挿入部41に終端抵抗基板40が挿入される。このとき終端抵抗40に設けられる入力側終端抵抗端子24は、入力側終端抵抗接続手段18aを介して入力側終端端子16に電気的に接続される。また終端抵抗40に設けられる出力側終端抵抗端子25は、出力側終端抵抗接続手段18bを介して出力側終端端子15に電気的に接続される。さらに前述のように内部接続手段9が終端抵抗基板貫通孔部26を挿通する。
このようにして第1入力端子12と第2入力端子13とを電気的に接続することを同時に実現することができる。また入力信号線7および出力信号線8は、終端抵抗基板40と電気的に接続することができる。
このようにして各半導体装置5a〜5dが積層され、終端抵抗基板40に電気的に接続される半導体モジュール1を実現することができる。
半導体モジュール1は、回路基板50に外部接続端子6を介して実装される。これによって入力側外部接続手段6aを介して信号が回路基板50から半導体モジュール1に入力される。入力側外部接続手段6aに入力された信号は、第3入力端子14、第1入力導電部30a,第2入力端子および内部接続手段9を介して、第1入力端子12に伝送される。
第1入力端子12に伝送された信号は、さらに第2入力側導電部30bを介して、第1、第2、第3および第4実装用入力端子10a,10b,10c,10dおよび入力側終端端子16に伝送される。
第1実装用入力端子10aに伝送された信号は、第1半導体装置5aに入力される。第1半導体装置5aに入力された信号は、第1半導体装置5aで演算処理などの信号処理が行われ、第1実装用出力端子11aに出力される。第1実装用出力端子11aに出力された信号は、出力導電路31を介して、出力端子17および出力側終端端子15に伝送される。
第2実装用入力端子10bに伝送された信号は、第2半導体装置5bに入力される。第2半導体装置5bに入力された信号は、第2半導体装置5bで演算処理などの信号処理が行われ、第2実装用出力端子11bに出力される。第2実装用出力端子11bに出力された信号は、出力導電路31を介して、出力端子17および出力側終端端子15に伝送される。
第3実装用入力端子10cに伝送された信号は、第3半導体装置5cに入力される。第3半導体装置5cに入力された信号は、第3半導体装置5cで演算処理などの信号処理が行われ、第3実装用出力端子11cに出力される。第3実装用出力端子11cに出力された信号は、出力導電路31を介して、出力端子17および出力側終端端子15に伝送される。
第4実装用入力端子10dに伝送された信号は、第4半導体装置5dに入力される。第4半導体装置5dに入力された信号は、第4半導体装置5dで演算処理などの信号処理が行われ、第4実装用出力端子11dに出力される。第4実装用出力端子11cに出力された信号は、出力導電路31を介して、出力端子17および出力側終端端子15に伝送される。
出力端子に伝送される信号は、出力側外部接続手段6bを介して回路基板50に出力される。このようにして回路基板50から半導体モジュール1に信号が入力され、入力される信号を各半導体装置5a〜5dで処理し、処理される信号を半導体モジュール1から回路基板50に出力する。
また入力側終端端子16に伝送された信号は、入力側終端端子16と終端抵抗基板40とがインピーダンス整合されているので、ほとんどが入力側終端端子16において信号が反射することなく終端抵抗基板40に伝送される。したがって入力信号線7を伝送する信号が、入力側終端端子16で反射される信号と合成することを抑制することができる。これによって正確な信号を各半導体装置5a〜5dに入力することができる。これによって入力側終端端子16で信号が反射することを抑制することができる。
出力側終端端子15に伝送された信号は、入力側終端端子16と同様に、ほとんどが出力側終端端子15において信号が反射することなく終端抵抗基板40に伝送される。したがって出力信号線8を伝送する信号が、出力側終端端子15で反射される信号と合成することを抑制することができる。これによって正確な信号が出力側外部接続手段6bから出力される。これによって出力側終端端子15で信号が反射することを抑制することができる。
このようにして入力信号線7および出力信号線8の終端部における信号の反射を抑制することができる。これによって半導体モジュール1に高速信号が伝送される場合であっても、正確な信号を入力および出力することができる。
また本実施の形態の半導体モジュール1では、第1入力配線長L11と第1出力配線長L21との和と、第2入力配線長L12と第2出力配線長L22との和と、第3入力配線長L13と第3出力配線長L23との和と、第4入力配線長L14と第4出力配線長L24との和とが、略一定長さになるように形成される。また第3入力端子14に入力される信号が、同一の配線を介して、各半導体装置5a〜5dに伝送される。さらに各半導体装置5a〜5dから出力される信号が、同一の配線を介して出力端子に伝送される。したがって各半導体装置5a〜5dにおいて、入力側外部接続手段6aに入力される信号の入出力伝送時間を、略一定時間にすることができる。ここで入出力伝送時間は、入力側外部接続手段6aから各実装用入力端子10a〜10dに伝送される時間と各実装用出力端子11a〜11dから出力側外部接続手段6bに伝送される時間との和である。
したがって、伝送時間が、各半導体装置5a〜5dで略同一であるので、各半導体装置5a〜5dの伝送遅延時間は、各半導体装置5a〜5dの信号の処理時間の差だけとなる。したがって前記伝送遅延時間を小さくすることができ、回路基板50が出力側外部接続手段6aから出力される信号を読取る際に読取りエラーが発生を抑制することができる。読取りエラーは、出力される信号を読取る際に、伝送遅延時間が出力される信号の周期の1/4以上である場合に出力信号を読取ることができない状態である。
また伝送遅延時間は、各半導体装置5a〜5dの信号の処理時間の差だけなので、信号の周波数の違いによって読取りエラーが生じることが少ない。したがって入力される信号の周波数が限定されない、利便性が高い半導体モジュール1を実現することができる。
また出力側外部接続手段6bに出力される信号の伝送遅延時間を、前述のような簡単な構成で短くすることができる。また読取りエラーが発生する場合であっても、読取りエラーが発生する原因が各半導体装置5a〜5dの信号の処理時間の差であることが容易に判断できる。これによって前記各半導体装置5a〜5dのいずれかを交換するだけで読取りエラーの発生を改善することができる。
特に各半導体装置5a〜5dがすべて同じ半導体チップである場合、信号の処理時間が等しくなり、伝送遅延時間がなくなる。これによって読取りエラーの発生を防止することができ、より利便性の高い半導体モジュール1を実現することができる。
また半導体モジュール1の伝送時間が従来の技術の伝送時間に比べて短くなる。以下では本実施の形態の半導体モジュール1と第3の従来の技術のバスシステム120とを比較して具体的に伝送時間が短くなることを説明する。
本実施の形態である半導体モジュール1において、第3入力端子14に入力される信号が、第3入力端子14から各半導体装置5a〜5dを経由して出力端子17に伝送されるまでの時間を半導体伝送時間Tとする。半導体伝送時間Tには、入力伝送時間t1と信号処理時間t2と出力伝送時間t3とが含まれる。ここで半導体モジュール1における各半導体装置5a〜5dの半導体伝送時間Tは、略同一なので、以下の説明では、便宜上第4半導体装置5dの半導体伝送時間Tを、単に半導体伝送時間Tと呼ぶ。
入力伝送時間t1は、第3入力端子14に入力される信号が、第3入力端子14から各半導体装置5a〜5dに伝送されるまでの時間である。信号処理時間t2は、各半導体装置5a〜5dが入力される信号を処理する時間である。出力伝送時間t3は、各半導体装置5a〜5dで処理された信号が、各半導体装置5a〜5dから出力されて出力端子17に伝送されるまでの時間である。
また第3の従来の技術のバスシステム120において、データバス123の一端部に入力される信号が、前記一端部から各装置類129を経由して再び前記一端部に伝送されるまでの時間をバス伝送時間Uとする。バス伝送時間Uには、バス入力伝送時間u1と伝送待機時間u2とバス出力伝送時間u3とが含まれる。ここでバスシステム120における各装置類129のバス伝送時間Uは、略同一なので、以下の説明では、便宜上マスタ装置121のバス伝送時間Uを、単にバス伝送時間Uと呼ぶ。
バス入力伝送時間u1は、データバス123の一端部に入力される信号が、前記一端部から各装置類129に伝送されるまでの時間である。伝送待機時間u2は、各装置類129に入力される信号が、入力されてから出力されるまでの時間である。つまり伝送待機時間u2には、入力される信号を処理する時間とその信号をデータバス123に出力するまでの待ち時間が含まれる。バス伝送時間u3は,各装置類129から出力される信号が、前記装置類129からデータバス123の一端部までに伝送される時間である。
以下では説明を簡単にするために各半導体装置5a〜5dおよび各装置類129は、同一の半導体チップなどであるとする。またデータバス123の配線長および入力信号線7の入力配線長が略同一となるように形成する。データバス123の配線長とは、データバス123の一端部から各装置類129に至るまでの配線長である。この場合について半導体伝送時間Tとバス伝送時間Uとを比較する。
まず入力伝送時間t1とバス入力伝送時間t2とを比較する。データバス123の配線長と入力配線長とが略同一になるように形成されているので、入力伝送時間t1とバス入力伝送時間t2とは、略同一となる。
次に信号処理時間t2と伝送待機時間u2と比較する。同一の半導体チップであるので、第4半導体装置5dおよびマスタ装置121の信号を処理する時間は、同一である。またマスタ装置121は、図11に示すようにクロックバス124の中央部近傍に設けられている。これによってマスタ装置121において、第1セグメント126からクロック信号を受信してから、第2セグメント127からクロック信号を受信するまでの時間は、僅かである。したがってマスタ装置121の待ち時間は、僅かである。したがって信号処理時間t2と伝送待機時間u2とは、略同一の時間となる。
最後に出力伝送時間t3とバス出力伝送時間u3とを比較する。出力伝送時間t3は、出力信号線8の第4出力配線長L24を伝送する時間である。データバス123の配線長は、入力信号線7の入力配線長と略同一となるように形成されてので、バス出力伝送時間u3は、第4入力配線長L14を伝送する時間である。したがって出力伝送時間t3とバス出力伝送時間u3との時間の差は、第4出力配線長L24を伝送する時間と第4入力配線長L14を伝送する時間との差である。
したがって入力伝送時間t1とバス入力伝送時間u1とが略同一となり、信号処理時間t2と伝送待機時間u2とが略同一になるけれども、出力伝送時間t3とバス出力伝送時間u3とが異なる。これによって半導体伝送時間Tとバス伝送時間Uとの間で伝送時間の差が生じる。その時間の差は、出力伝送時間t3とバス出力伝送時間u3との時間の差と略同一である。したがって半導体伝送時間Tとバス伝送時間u3との差は、半導体モジュール1およびデータバス120に同一の信号が伝送されると、第4出力配線長L24と第4入力配線長L14との差に比例する。
ここでたとえば、次のような半導体モジュール1についての半導体伝送時間Tとバス伝送時間Uとの差について説明する。基板4は、厚さが100μmである。基板4に実装される各半導体装置5a〜5dは、幅が1cmの略正方形状であって、厚さ200μmである。各半導体装置5a〜5dは、厚さ方向に垂直な面が基板4の厚さ方向と垂直になるように入力側バンプ19と出力側バンプ20とを介して基板4に接続される。入力側バンプ19および出力側バンプ20は、厚さ100μmである。また内部接続手段9は、高さ900μmである。
またこのように形成される半導体モジュール1において、入力信号線7は、基板4の一表面部に形成される。したがって第4入力配線長L14は、基板4において第1実装用入力端子10aから第4実装用入力端子10dまでの距離と、基板4の厚さと、内部接続手段9の高さと略同一である。つまり第4入力配線長L14は、各半導体装置5a〜5dの幅3つ分の長さと、第1離隔距離と、第2離隔距離と、基板4の厚さと、内部接続手段9の厚さとの和である。したがって第4入力配線長L14は、32.2mmである。
基板4は、前述のように第1入力端子12と第2入力端子13とが対向するように折り畳まれている。また出力信号線8は、基板4の一表面部27に形成されている。したがって出力信号線8の第4出力配線長L24は、基板4における第4実装用出力手段20dから出力端子17までの距離と略同一となる。つまり第4出力配線長L24は、第3離隔距離と、各半導体装置5a〜5dの幅と略同一である。したがって第4出力配線長L24は、12.6mmとなる。
第4入力配線長L14と第4出力配線長L24とを比較すると、第4出力配線長のほうが小さい。したがって、出力伝送時間t3のほうがバス出力伝送時間u3よりも短い。すなわち半導体伝送時間Tは、バス伝送時間Uよりも短くなる。
このように半導体モジュール1は、従来の技術よりも短い時間で、入力される信号を各半導体装置5a〜5dに伝送し、出力することができる。
各半導体装置5a〜5dの入力インピーダンスは、入力信号線7の特性インピーダンスに比べて充分に大きいことが望ましい。入力信号線7と各半導体装置5a〜5dとが電気的に接続される各実装用入力端子10a〜10dにおいてインピーダンスを変化させること防ぐことができるからである。これによって接続点における信号の反射を抑制することができる。
各半導体装置5a〜5dの出力インピーダンスは、出力信号線8の特性インピーダンスの半分であることが望ましい。各半導体装置5a〜5dから出力される信号は、出力信号線8を介して出力端子17と出力側終端端子15とに伝送される。すなわち出力信号線8において、出力端子側出力信号線信号と終端端子側出力信号線とによって並列回路が形成される。出力端子側出力信号線は、出力信号線8のうち各半導体装置5a〜5dから出力される信号を出力端子17に伝送する信号線と同義である。終端端子側出力信号線は、出力信号線8のうち各半導体装置5a〜5dから出力される信号を出力側終端端子15に伝送する信号線と同義である。これによって各半導体装置5a〜5dの出力インピーダンスは、出力端子側出力信号線の特性インピーダンスと終端端子側出力信号線の特性インピーダンスとの合成インピーダンスとインピーダンス整合する必要がある。出力端子側出力信号線の特性インピーダンスおよび終端端子側出力信号線の特性インピーダンスは、出力信号線の特性インピーダンスに等しい。したがって出力端子側出力信号線と終端端子側出力信号線との合成インピーダンスは、出力信号線の特性インピーダンスの半分になる。したがって各半導体装置5a〜5dの出力インピーダンスは、出力信号線8の特性インピーダンスの半分であることが望ましい。また各半導体装置5a〜5dの出力インピーダンスは、各半導体装置5a〜5dから出力しない場合において、出力信号線8に比べて充分に大きいことが望ましい。これは、隣合う各半導体装置5a〜5dを考慮したものである。
図4は、半導体モジュール1の実装方法の手順を示すフローチャートである。図5Aは、各半導体装置5a〜5dを基板4に実装し、基板4を折り畳む手順を段階的に示す図である。図5Bは、半導体モジュール本体2に終端抵抗基板40を設けて、回路基板50に実装する手順を段階的に示す図である。図5A(a)は、展開状態の半導体モジュール本体2を側方から見た図である。図5A(b)は、展開状態の半導体モジュール本体2を各半導体装置5a〜5dが実装されている方向から見た図である。図5A(c)は、折り畳まれた状態の半導体モジュール本体2を側方から見た図である。図5B(d)は、終端抵抗基板40が終端抵抗基板貫通孔部26に挿入された半導体モジュール本体2を示す図である。図5B(e)は、回路基板50に実装される状態の半導体モジュール1を示す図である。
半導体モジュール1の実装方法には、実装工程と、折り畳み工程と、回路基板実装工程とが含まれる。ステップs0で手順が開始され、ステップs1に進む。
実装工程であるステップs1は、図5A(a)および図5A(b)に示すように矩形状の基板4の一表面部27に前述のように長手方向と平行になるように基板4の一端から第1、第2、第3および第4半導体装置5a,5b,5c,5dを実装する工程である。
さらに詳細に述べると、ステップs1では、基板4の一表面27に前述のように実装用入力端子10、実装用出力端子11、第2入力端子13および入力側終端端子16が長手方向に並設される。また基板4の他表面部28に前述のように第1入力端子12、出力側終端端子15、第3入力端子および出力端子17が長手方向に並設される。
次に基板4に入力導電路30および出力導電路31が形成される。具体的には、基板4を厚さ方向に貫通するように第1導電路30a、入力側貫通導電部32および出力側貫通導電部36が形成される。また基板4の一表面部27には、入力側表面導電部33および出力側表面導電部37が形成される。このようにして基板4の電気配線が形成される。
ここで入力導電路30および出力導電路31は、後述する折り畳み工程で基板4を折り畳んだ状態で第1入力配線長L11と第1出力配線長L21との和、第2入力配線長L12と第2出力配線長L22との和、第3入力配線長L13と第3入力配線長L23との和および第4入力配線長L14と第4出力配線長L24との和が略一定の長さになるように形成される。
最後に基板4に配設される各実装用入力端子10a〜10dおよび各実装用出力端子11a〜11dに各半導体装置5a〜5dを入力側バンプ19および出力側バンプ20を介して実装する。本実施の形態において、具体的には、第1実装用入力端子10aと第1実装用出力端子11aとに第1半導体装置5aが実装される。また第2実装用入力端子10bと第2実装用出力端子11bとに第2半導体装置5bが実装される。第3実装用入力端子10cと第3実装用出力端子11cとに第3半導体装置5cが実装される。第4実装用入力端子10dと第4実装用出力端子11dとに第4半導体装置5dが実装される。このようにして4つの半導体装置5を基板4に実装して、ステップs1からステップs2に進む。
折り畳み工程であるステップ2では、図5A(c)および図5B(d)に示すように第1線長である入力配線長と第2線長である出力配線長との和が略一定の長さになるように基板4を折り畳み、半導体モジュール本体2に形成される抵抗挿入部41に終端抵抗基板40を挿入する。
さらに詳細に述べると、基板4は、第1入力配線長L11と第1出力配線長L21との和、第2入力配線長L12と第2出力配線長L22との和、第3入力配線長L13と第3入力配線長L23との和および第4入力配線長L14と第4出力配線長L24との和が略一定の長さになるように折り畳まれる。
本実施の形態では、基板4を各半導体装置5a〜5dが積層されるように折り畳む。具体的には、前述のように第1半導体装置5aの他表面部と第2半導体装置5bの他表面部とが対向し、第3半導体装置5cの他表面部と第4半導体装置5dの他表面部とが対向するように折り畳まれる。さらに第2半導体装置5cの一表面部と第3半導体装置5cの一表面部とが基板4を介して対向するように折り畳まれる。さらに第3入力端子14は、外部接続手段6aと電気的に、かつ機械的に接続される。また出力端子17は、外部接続手段6bと電気的に、かつ機械的に接続される。このようにして、図5A(c)示すように各半導体装置5a〜5dが積層される半導体モジュール本体2が形成される。
次に前述のように半導体モジュール本体2の他端部35に形成される第2入力端子13と第1入力端子12とが、抵抗挿入部41を介して互いに対向するように基板4を折り畳む。つまり第2入力端子13と第1入力端子12とが、内部接続手段9と電気的かつ機械的に接続することができるように基板4を折り畳む。これによって4つの半導体装置5が積層され、各半導体装置5a〜5dにおける第1線長と第2線長との和が一定長さの半導体モジュール本体2が形成される。
最後に半導体モジュール本体2の抵抗挿入部41に抵抗基板40を挿入する。具体的には、内部接続手段9が終端抵抗基板貫通孔部26に挿入されるように基板を挿入する。また終端抵抗基板40は、入力側終端抵抗端子24と入力側終端端子16とが、入力側終端抵抗接続手段18aを介して電気的に接続されかつ、出力側終端抵抗端子24と出力終端端子15とが、出力側終端抵抗接続手段18bを介して電気的に接続されるように配置される。このようにして半導体モジュール本体2に終端抵抗基板40を挿入し、半導体モジュール1を形成する。
このようにして半導体モジュール1を形成して、ステップs2からステップs3に進む。
回路基板実装工程であるs3では、図5B(e)で示すように回路基板50にステップs2で形成された半導体モジュール1を実装する。半導体モジュール1は、外部接続手段6を介して回路基板50に実装される。このようにして半導体モジュール1が実装されると、ステップs3からステップs4に進み、実装が終了する。
このようにして半導体モジュール1の実装方法が実現される。これによって前述のような実装面積が小さく、各半導体装置5a〜5dの入力側配線長と出力側配線長との和が等しい半導体モジュール2を実装することができる。
本実施の形態において各半導体装置5a〜5dが、メモリーチップである場合、次のような効果を奏する。このとき入力信号線7には、コントロールバス、アドレスバスおよび入力側データバスの3つの信号線が含まれ、出力信号線8には、出力側データバスが含まれる。
ここでコントロールバスは、制御信号をメモリーチップに伝送する信号線である。制御信号は、メモリーチップにデータを記憶させるか、メモリーチップから情報を出力するかの指令を与えるための信号である。メモリーチップは、制御信号に基づいて情報の記憶および出力を行う。
またアドレスバスは、アドレス指定信号を伝送する信号線である。アドレス指定信号は、メモリーチップのいずれのアドレスで、前記制御信号によって与えられる指令を実行するかを指定する信号である。メモリーチップは、アドレス指定信号に基づいて指定されるアドレスに情報の記憶および出力のいずれかを行う。入力側データバスは、入力される情報をメモリーチップに伝送する。出力側データバスは、メモリーチップから出力される信号を出力端子17に伝送する。
コントロールバスに、メモリーチップに情報を記憶させる制御信号が入力されると、入力側データバスに入力される情報を、アドレス指定信号で指定されるアドレスに記憶することができる。この場合、同一の入力信号線7で各メモリーチップに制御信号、情報およびアドレス指定信号を伝送できるので、利便性が高い。
またコントロールバスに、情報を出力させる制御信号が入力されると、メモリーチップは、アドレス指定信号で指定されるアドレスから情報を出力し、出力側データバスを介して出力端子17に伝送する。これによっていずれのメモリーチップから情報が出力される場合であっても、情報出力時間が略同一となる。情報出力時間は、制御信号およびアドレス指定信号が、第3入力端子14に入力されてから、各メモリーチップから出力される情報が出力端子17に伝送されるまで時間である。
これによって半導体モジュール1で、情報出力時間が略同一となるように制御する制御回路を設ける必要がない。また、情報出力時間が略同一であるので、回路基板50において半導体モジュール1から情報を読取る際に、いずれのメモリーチップから出力されても同一のタイミングで情報を読取ることができる。
本実施の形態では、4つの半導体装置5が基板4に実装されているけれども、5つ以上であってもよく、また2つまたは3つであってもよい。この場合、前述と同様に複数の半導体装置5が積層されるように半導体モジュール1を形成する。これによって複数の半導体装置5を積層した半導体モジュール1を実現することができる。
また本実施の形態では、基板4に第1入力端子12および出力端子17などの種々の端子が配設されるけれども、各端子の配設される位置は、前述で示すような位置に限定されない。各端子は、各半導体装置5a〜5dの入力配線長と出力配線長との和が略一定長さとなるように配設されればよい。
また本実施の形態では、4つの半導体装置5が積層されるけれども、各半導体装置5a〜5dを2つずつ2箇所に分けて積層してもよく、積層方法についても問わない。この場合、4つの半導体装置5が積層されるよりも、高さが低い半導体モジュール1を実現することができる。
また本実施の形態では、入力信号線7および出力信号線8が、互いに1つの電気配線で構成されているけれども、前述のように入力信号線7および出力信号線8に、複数の電気配線を含んで構成されてもよい。この場合、各電気配線に対応する実装用入力端子10、実装用出力端子11などを設けることによって実現される。
また本実施の形態では、入力信号線7および出力信号線8は、基板4の一表面部27および内部に形成されているけれども、基板4の他表面28であってもよい。
本実施の形態に係る半導体モジュール1によれば、半導体モジュール1は、複数の半導体装置5を備え、これら半導体装置5は基板4に実装される。電気配線のうち入力信号線7は、各半導体装置5a〜5dにそれぞれ電気的にかつ機械的に接続される。これによって、入力信号線7に入力される信号を、各半導体装置5a〜5dに伝送することができる。電気配線のうち出力信号線8は、前記各半導体装置5a〜5dに対応して電気的にかつ機械的に接続される。これによって、各半導体装置5a〜5dから出力される信号を、出力信号線8を介して伝送することができる。したがって同一の配線で、信号を各半導体装置5a〜5dから出力することができる。さらに入力信号線7の第1線長と出力信号線の第2線長との和が、略一定長さになるように設定される。これによって入力信号線7を介して各半導体装置5a〜5dに信号が伝送される時間と、前記各半導体装置5a〜5dから出力信号線8を介して信号が伝送される時間との和を、略一定時間にすることができる。
これによって入力信号線7の第1線長と出力信号線8の第2線長との和が、略一定長さになるように設定されるので、信号が複数の半導体装置5のうちのいずれの半導体装置5a〜5dに入力されても、入力信号線7を介して各半導体装置5a〜5dに伝送される時間および前記各半導体装置5a〜5dから出力信号線8を介して伝送される時間の和は、略一致する。これによって信号の伝送遅延時間は、各半導体装置5a〜5dの処理時間だけに依存する。伝送遅延時間は、異なる半導体装置5a〜5dを経由して伝送される場合における、前記半導体装置5a〜5dの伝送時間の差と同義である。したがって本発明の半導体モジュール1は、従来の半導体モジュールより伝送遅延時間を小さくすることができる。
これによって出力信号線8から出力される信号を読取る際に、伝送遅延時間に起因する読取りエラーの発生を抑制することができる利便性の高い半導体モジュール1を実現することができる。また前述のような読取りエラーの発生を抑制するので、信号の読み取るタイミングを変える複雑な回路を設計する必要がない。それ故、半導体モジュール1の回路を簡単化することができ、その製作コストの低減を図ることができる。
また本実施の形態に係る半導体モジュール1によれば、基板4が折り畳み可能な可撓性を有する可撓性基板であるので、基板4をその可撓性によって折り畳むことができる。基板4には、入力信号線7および出力信号線8に電気的に接続される一対の外部接続手段6が配設されている。したがって入力側外部接続手段6aに入力される信号を各半導体装置5a〜5dに伝送することができる。また各半導体装置5a〜5dから出力される信号を出力側外部接続手段6bに伝送することができる。さらに基板4には、この一対の外部接続手段6が互いに電気的に接続される内部接続手段9がさらに備えられている。これによって入力側外部接続手段6aの入力される信号を出力側外部接続手段6bに伝送することができる。
これによって基板4を折り畳むことができる。これによって半導体モジュール1の実装面積は、折り畳まない状態の半導体モジュール1の実装面積より小さくすることができる。実装面積は、半導体モジュール1を回路基板50に実装する場合に、回路基板50と対抗する面の面積と同義である。またたとえば複数の半導体装置5を積層することによって積層形半導体モジュール1を形成することによって実装面積を小さくすることができる。
また内部接続手段9によって一対の外部接続手段6が互いに電気的に接続される。これによって入力外部接続手段6aに入力される信号を出力側外部接続手段6bに伝送することができる。したがってたとえば、前述のように積層形半導体モジュール1を形成する際には、特に内部接続手段9を介して一対の電極を互いに電気的に接続することができる。これによって一対の電極を容易に電気的に接続することができる。
また本実施の形態に係る半導体モジュール1によれば、基板4には、実装用入力端子10と、実装用出力端子11と、第1入力端子12と、第2入力端子13と、第3入力端子14と、出力端子17とが設けられる。入力信号線7の第1線長は、第3入力端子14から第2入力端子13および第1入力端子12を介して、実装用入力端子10に至る配線長である。出力信号線8の第2線長は、実装用出力端子11から出力端子17に至る配線長である。また半導体モジュール1は、第3入力端子14に信号を入力することができる。さらに半導体モジュール1は、出力端子17から信号を出力することができる。したがって第3入力端子14から入力される信号は、第2入力端子13、第1入力端子12および実装用入力端子10を介して各半導体装置5a〜5dに導かれる。また前記各半導体装置5a〜5dから出力される信号は、実装用出力端子11を介して出力端子17に導かれる。また各半導体装置5a〜5dで第1線長と第2線長の和が、略一定長さに設定されている。したがって第3入力端子14に入力される信号が各半導体装置5a〜5dに導かれる時間と、前記各半導体装置5a〜5dから出力される信号が出力端子17に導かれる時間との和を、略一定時間にすることができる。
これによって第3入力端子14から各半導体装置5a〜5dに至るまでの配線長と前記各半導体装置5a〜5dから出力端子17に至るまでの配線長との和が、略一定の長さに設定される。したがって第3入力端子14に入力される信号が入力信号線7を介して各半導体装置5a〜5dに伝送される時間と、前記各半導体装置5a〜5dから出力される信号が出力信号線8を介して出力端子17に伝送される時間との和は、いずれの半導体装置5a〜5dであっても略同一となる。ここで略同一には、同一が含まれる。これによって各半導体装置5a〜5dの伝送遅延時間は、各半導体装置5a〜5dの処理時間の差だけに依存する。したがって本発明の半導体モジュール1は、従来の半導体モジュールより伝送遅延時間を小さくすることができる。これによって出力信号線から出力される信号を読取る際に、伝送遅延時間に起因する読取りエラーの発生を抑制することができる利便性の高い半導体モジュール1を実現することができる。また前述のような読取りエラーの発生を抑制するために、信号の読み取る時間間隔を変える複雑な回路を設計する必要がない。
また本実施の形態に係る半導体モジュール1によれば、終端抵抗基板40は、入力信号線7および出力信号線8に、それぞれ電気的にかつ機械的に接続される。これによって入力信号線7および出力信号線8の終端部における信号の反射を低減することができる。
これによって、入力信号線7および出力信号線8の各々の終端部において生じる信号の反射を低減することができる。特に各半導体装置5a〜5dに高速信号を伝送する際に顕著に表われる信号の反射を、低減することができる。これによって入力信号線7および出力信号線8で高速信号を伝送する際に、反射される信号によって高速信号が乱れることを抑制することができる。
また本実施の形態に係る半導体モジュール1によれば、第3入力端子14および出力端子17は、外部接続手段6を介して回路基板50に実装可能に構成される。これによって外部接続手段6を介して第3入力端子14および出力端子17は、回路基板50に電気的に接続することができる。したがって回路基板50から第3入力端子14から信号を入力することができる。また出力端子17から回路基板50に信号を出力することができる。
これによって外部接続手段6を介して回路基板50と第3入力端子14とを電気的に接続することができる。したがって回路基板50から外部接続手段6を介して各半導体装置5a〜5dに信号を伝送することができる。また外部接続手段6を介して回路基板50と出力端子17とを電気的に接続することができる。したがって各半導体装置5a〜5dから外部接続手段6を介して回路基板50に信号を出力することができる。このような利便性の高い半導体モジュール1を実現することができる。
また本実施の形態に係る半導体モジュール1によれば、実装工程では、可撓性の基板4に複数の半導体装置5を実装する。折り畳み工程では、基板4を折り畳む。この折り畳み工程で可撓性の基板4を折り畳む際に、入力信号線7の第1線長と、出力信号線8の第2線長との和が略一定長さになるように基板4が折り畳まれる。このような工程を経ることによって、基板4に複数の半導体装置5を実装され、各半導体装置5a〜5dが電気的にかつ機械的に接続される入力信号線7の第1線長および出力信号線8の第2線長が略一定長さである半導体モジュール1を実現することができる。
これによって基板4に複数の半導体装置5が実装され、基板4に実装される各半導体装置5a〜5dの入力信号線7の第1線長と出力信号線8の第2線長との和が、略一定の長さになる半導体モジュール1を容易に実現することができる。
また本実施の形態に係る半導体モジュール1によれば、回路基板実装工程では、半導体モジュール1を回路基板50に実装することができる。これによって入力信号線7の第1線長および出力信号線8の第2線長が略一定長さである半導体モジュールを回路基板50に実装することを実現することができる。
これによって入力信号線7の第1線長および出力信号線8の第2線長が略一定長さである半導体モジュール1を回路基板50に実装することができる。
1 半導体モジュール
2 半導体モジュール本体
3 終端抵抗手段
4 基板
5 半導体装置
6 外部接続手段
7 入力信号線
8 出力信号線
9 内部接続手段
10 実装用入力端子
11 実装用出力端子
12 第1入力端子
13 第2入力端子
14 第3入力端子
17 出力端子
40 終端抵抗基板
50 回路基板
2 半導体モジュール本体
3 終端抵抗手段
4 基板
5 半導体装置
6 外部接続手段
7 入力信号線
8 出力信号線
9 内部接続手段
10 実装用入力端子
11 実装用出力端子
12 第1入力端子
13 第2入力端子
14 第3入力端子
17 出力端子
40 終端抵抗基板
50 回路基板
Claims (7)
- 基板に実装される複数の半導体装置を備える半導体モジュールであって、
基板に設けられる入力信号線および出力信号線を含む電気配線のうち、基板に実装した各半導体装置にそれぞれ電気的にかつ機械的に接続される入力信号線の第1線長と、前記半導体装置に対応して電気的にかつ機械的に接続される出力信号線の第2線長との和を、略一定長さに設定することを特徴とする半導体モジュール。 - 基板は折り畳み可能な可撓性を有する可撓性基板であり、
該可撓性基板に配設すべき一対の電極が、電気的に互いに接続される内部接続手段をさらに備えることを特徴とする請求項1に記載の半導体モジュール。 - 基板は、
半導体装置に信号を入力する実装用入力端子と、
前記半導体装置から信号が出力される実装用出力端子と、
基板の一表面部に設けられる第1の入力端子と、
基板の他表面部に設けられる第2の入力端子であって、第1の入力端子に内部接続手段を介して電気的に接続される第2の入力端子と、
基板に設けられ、かつ第2の入力端子に対し基板の厚み方向に貫通して電気的に接続される第3の入力端子と、
基板に設けられる出力端子とを有し、
入力信号線の第1線長は、第3の入力端子から第2の入力端子および第1の入力端子を経由して実装用入力端子に至る配線長であり、出力信号線の第2線長は、実装用出力端子から出力端子に至る配線長であることを特徴とする請求項1または2に記載の半導体モジュール。 - 入力信号線および出力信号線に、それぞれ電気的にかつ機械的に接続される終端抵抗手段であって、信号の反射を低減し得る終端抵抗基板を、さらに備えることを特徴とする請求項1〜3のいずれかに記載の半導体モジュール。
- 第3の入力端子および出力端子は、外部接続手段を介して回路基板に実装可能に構成されることを特徴とする請求項3または4に記載の半導体モジュール。
- 折り畳み可能な可撓性を有する可撓性基板に、複数の半導体装置を実装する実装工程と、
可撓性基板に設けられる入力信号線および出力信号線を含む電気配線のうち、可撓性基板に実装した各半導体装置にそれぞれ電気的にかつ機械的に接続される入力信号線の第1線長と、前記半導体装置に対応して電気的にかつ機械的に接続される出力信号線の第2線長との和が、略一定長さになるように可撓性基板を折り畳む折り畳み工程とを有することを特徴とする半導体モジュールの実装方法。 - 折り畳み工程の後、半導体モジュールを回路基板に実装する回路基板実装工程をさらに有することを特徴とする請求項6に記載の半導体モジュールの実装方法。
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