JP4680259B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置技術に関し、特に、ＩＣカード等のようなカード型情報媒体に用いる半導体装置に適用して有効な技術に関するものである。

ＩＣカードやメモリカード等のようなカード型情報媒体は、小型で薄く軽量なため、携帯性、可搬性および利便性に優れ、様々な分野での普及が進められている。

ＩＣカードは、キャッシュカードサイズのプラスチック製薄板にＩＣチップを埋め込み、情報を記録可能にしたカード型情報媒体である。ＩＣカードは、認証性および耐タンパー性に優れる等の理由から、例えばクレジットカード、キャッシュカード、ＥＴＣ（Electronic Toll Collection system）システム用カード、定期券、携帯電話用カードまたは認証カード等、金融、交通、通信、流通および認証等の高いセキュリティ性が要求される分野での普及が進んでいる。このようなＩＣカードについては、例えば特開２００１−３５７３７６号公報（特許文献１）の図９には、枠カードの開口部にブリッジを設けてＳＩＭ（Subscriber Identify Module）型カードを固定した構成が開示されている。

一方、上記メモリカードは、記憶媒体としてフラッシュメモリを採用するカード型情報媒体である。メモリカードは、ＩＣカードよりも小型で、しかも大容量の情報を高速で書き込みおよび読み出しすることが容易であるために、例えばデジタルカメラ、ノート型パーソナルコンピュータ、携帯型音楽プレーヤー、携帯電話等のような可搬性が要求される携帯型情報機器の記録メディアとして普及している。代表的なメモリカード規格には、ＳＤ（Secure Digital）メモリカード（ＳＤカード協会で規格化された規格がある）、miniＳＤ、ＭＭＣ（Multi Media Card、Ｉｎｆｉｎｅ ｏｎ ＴｅｃｈｎｏｌｏｇｉｅｓＡＧの登録商標である）、ＲＳ−ＭＭＣ（Reduced Size MMC）等がある。このようなメモリカードについては、例えば国際特許公開番号ＷＯ ０２／０９９７４２ Ａ１（特許文献２）に記載があり、セキュリティ性の向上を目的として、フラッシュメモリチップと、セキュリティ処理を実行可能なＩＣカードチップと、これらチップの回路動作を制御するコントローラチップとを備えるメモリカードの構成が開示されている。
特開２００１−３５７３７６号公報（図９等） 国際特許公開番号ＷＯ ０２／０９９７４２ Ａ１

ところで、本発明者は、ＩＣカードの機能とメモリカードの機能とを融合することで、ＩＣカードの機能の向上を図ることを検討した。その結果、ＩＣカードの機能とメモリカードの機能とを有する機能および信頼性の高いカード型情報媒体を如何にして効率良く提供するかが重要な課題であることを見出した。

本発明の目的は、ＩＣカードの機能とメモリカードの機能とを有する機能および信頼性の高いカード型情報媒体を効率良く提供することのできる技術を提案することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、カード型情報媒体のメモリカードの機能を持つ半導体装置において、配線基板と、前記配線基板の主面に実装されたメモリカード機能を持つ半導体チップと、前記半導体チップを封止する樹脂封止体とを備え、前記配線基板の主面の一部には前記半導体チップと電気的に接続される複数の端子が配置されており、前記複数の端子の少なくとも１つの端子の一部は前記樹脂封止体の外に露出されているものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

すなわち、ＩＣカードの機能とメモリカードの機能とを有する機能および信頼性の高いカード型情報媒体を効率良く提供することができる。

本発明の一実施の形態である半導体装置を有するＩＣカードの第１主面の全体平面図である。 図１のＩＣカードの第１主面の反対面の第２主面の全体平面図である。 図１および図２のＩＣカードの側面図である。 ＩＣカードチップの第２主面の全体平面図である。 図４のＩＣカードチップの内部を第１主面側から透かして見た全体平面図である。 図５のＸ１−Ｘ１線の断面図である。 ＩＣカードチップの配線接続の説明図である。 ＩＣカードチップの配線基板の第１主面の全体平面図である。 ＩＣカードチップの樹脂封止体の形成状態の変形例を示すＩＣカードチップの第１主面の全体平面図である。 図９のＩＣカードチップの側面図である。 ＩＣカードチップの樹脂封止体の形成状態の変形例を示すＩＣカードチップの第１主面の全体平面図である。 図１１のＩＣカードチップの側面図である。 図１１のＩＣカードチップを曲げている様子を示す説明図である。 ＩＣカードチップの樹脂封止体の形成状態の変形例を示すＩＣカードチップの第１主面の全体平面図である。 ＩＣカードチップ内のＩＣチップに形成されたＩＣカードマイコン回路の一例の説明図である。 ＩＣカードチップ内の半導体装置に形成されたインタフェースコントローラ回路の一例の説明図である。 本発明の一実施の形態である半導体装置を有するＩＣカードチップの製造工程中における配線基板形成用のテープの第１主面側の要部拡大平面図である。 図１７に続くＩＣカードチップの製造工程中における配線基板形成用のテープの第１主面側の要部拡大平面図である。 図１８に続くＩＣカードチップの製造工程中における配線基板形成用のテープの第１主面側の要部拡大平面図である。 図１９に続くＩＣカードチップの製造工程中における配線基板形成用のテープの第１主面側の要部拡大平面図である。 図２０に続くＩＣカードチップの製造工程中における配線基板形成用のテープの第１主面側の要部拡大平面図である。 本発明の一実施の形態である半導体装置の全体斜視図である。 図２２の半導体装置を上面から見た平面図である。 図２２の半導体装置を裏面から見た平面図である。 図２２の半導体装置の内部を上面側から透かして見た全体平面図である。 図２５のＸ２−Ｘ２線の断面図である。 図２５の半導体装置の要部拡大平面図である。 図２７のＸ３−Ｘ３破線の断面図である。 図２２の半導体装置の外部端子の平面図である。 図２２の半導体装置における中継配線を用いた半導体チップ間のワイヤ接続の一例を示す斜視図である。 図２２の半導体装置の半導体チップのワイヤ接続の他の例を示す斜視図である。 図３１の半導体装置の半導体チップのワイヤ接続例の側面図である。 ボンディングワイヤによるダメージの緩和対策の一例を示す半導体チップの要部断面図である。 ボンディングワイヤによるダメージの緩和対策の他の例を示す半導体チップの要部断面図である。 図２７の半導体装置の半導体チップのワイヤ接続のさらに他の例を示す斜視図である。 図３５の半導体装置の半導体チップのワイヤ接続例の側面図である。 図２２の半導体装置の製造工程中の配線基板母体の第１主面側の全体平面図である。 図３７に続く半導体装置の製造工程中の配線基板母体の第１主面側の全体平面図である。 図３８に続く半導体装置の製造工程中の配線基板母体の断面図である。 図３９に続く半導体装置の製造工程中の配線基板母体の断面図である。 図４０の段階の半導体装置の製造工程中の配線基板母体の要部拡大断面図である。 図４１に続く半導体装置の製造工程である封止樹脂注入工程時における封止樹脂を流し込む方向と金型のキャビティ内の空気が外部に抜ける方向を示した配線基板母体の第１主面の全体平面図である。 図４２の変形例を示す配線基板母体の第１主面の全体平面図である。 図４１および図４２に続く半導体装置の製造工程中の配線基板母体の断面図である。 図４４に続く半導体装置の製造工程中の配線基板母体の断面図である。 図４５に続く半導体装置の製造工程中の配線基板母体の断面図である。 本発明の他の実施の形態である半導体装置を有するＩＣカードチップの第２主面の全体平面図である。 図４７のＩＣカードチップの内部を第１主面側から透かして見た全体平面図である。 図４８のＸ４−Ｘ４線の断面図である。 本発明の他の実施の形態である半導体装置を有するＩＣカードチップの第２主面の全体平面図である。 図５０のＸ５−Ｘ５線の断面図である。 本発明の他の実施の形態である半導体装置を有するＩＣカードチップの内部を第１主面側から透かして見た全体平面図である。 図５２のＸ６−Ｘ６線の断面図である。 ＩＣカードチップの厚さの説明図である。 図５２のＩＣカードチップの厚さの説明図である。 本発明の他の実施の形態である半導体装置の全体斜視図である。 図５６の半導体装置を上面から見た平面図である。 図５６の半導体装置を裏面から見た平面図である。 図５６の半導体装置の内部を上面側から透かして見た全体平面図である。 図５９の半導体チップを取り除いた状態で図５９の半導体装置の内部を上面側から透かして見た全体平面図である。 図５９の半導体装置の要部拡大平面図である。 図６１のＸ７−Ｘ７破線の断面図である。 本発明の他の実施の形態である半導体装置を有するＩＣカードチップの内部を第１主面側から透かして見た全体平面図である。 図６３のＩＣカードチップの配線基板の第１主面におけるＩＣチップ用の配線の経路を示す全体平面図である。 本発明の他の実施の形態である半導体装置を有するＩＣカードチップの内部を第１主面側から透かして見た全体平面図である。 図６５の半導体装置の全体平面図である。 本発明の他の実施の形態である半導体装置の全体斜視図である。 図６７の半導体装置の裏面の一例の全体平面図である。 図６７の半導体装置の裏面の他の例の全体平面図である。 図６７の半導体装置の内部を上面側から透かして見た一例の全体平面図である。 図７０の半導体装置の要部拡大平面図である。 図７１のＸ８−Ｘ８破線の断面図である。 図６７の半導体装置の内部を上面側から透かして見た他の例の全体平面図である。 図７３の半導体装置の要部拡大平面図である。 図７４のＸ９−Ｘ９破線の断面図である。 図６７の半導体装置を有するＩＣカードチップの内部を第１主面側から透かして見た全体平面図である。 図７６のＸ１０−Ｘ１０線の断面図である。 図６７の半導体装置の実装状態の一例の断面図である。 図６７の半導体装置の実装状態の他の例の断面図である。 図６７の半導体装置の実装状態のさらに他の例の断面図である。 本発明の他の実施の形態である半導体装置を有するＩＣカードチップの内部を第１主面側から透かして見た全体平面図である。 図８１のＸ１１−Ｘ１１線の断面図である。 図８１および図８２のＩＣカードチップの配線基板の第２主面にソルダーレジストを設けた場合における図８１のＸ１１−Ｘ１１線の断面図である。 本発明の他の実施の形態である半導体装置を有するＩＣカードチップの製造工程中における配線基板形成用のテープの第１主面側の要部拡大平面図である。 図８４に続くＩＣカードチップの製造工程中における配線基板形成用のテープの第１主面側の要部拡大平面図である。 図８５に続くＩＣカードチップの製造工程中における配線基板形成用のテープの第１主面側の要部拡大平面図である。 図８６に続くＩＣカードチップの製造工程中における配線基板形成用のテープの第１主面側の要部拡大平面図である。 図８７に続くＩＣカードチップの製造工程中における配線基板形成用のテープの第１主面側の要部拡大平面図である。 図８８に続くＩＣカードチップの製造工程中における配線基板形成用のテープの第１主面側の要部拡大平面図である。 実装前の半導体装置の断面図である。 実装後の半導体装置の断面図である。 本発明の他の実施の形態である半導体装置を有するＩＣカードチップの内部を第１主面側から透かして見た全体平面図である。 図９２の半導体装置の全体平面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
図１は本実施の形態１の半導体装置を有するＩＣ（Integrated Circuit）カード１の第１主面の全体平面図、図２は図１のＩＣカード１の第１主面の反対面の第２主面の全体平面図、図３は図１および図２のＩＣカード１の側面図を示している。なお、符号Ｘは第１方向（ＩＣカード１の長手方向）を示し、符号Ｙは第１方向に直交する第２方向（ＩＣカード１の幅方向）を示している。

ＩＣカード１は、例えばＳＩＭ（Subscriber Identity Module）カードまたはＵＩＭ（User Identity Module）カードと称する加入者識別モジュール（カード型情報媒体）である。ＩＣカード１の外形は、例えば長方形状に形成されており、その外形寸法は、例えば８５．６ｍｍ×５４ｍｍ×０．７６ｍｍ程度である。

このＩＣカード１の外形を形成する枠体部１ａは、例えばポリ塩化ビニル（ＰＶＣ）、ポリカーボネート、ポリオレフィン（ポリプロピレン等）、ポリエチレンテレフタレート（poly ethylene terephthalate：ＰＥＴ）、ポリエチレンテレフタレート・グリコール（ＰＥＴ−Ｇ）またはＡＢＳ（アクリルニトリル・ブタジエン・スチレン樹脂）等のようなプラスチックにより形成されている。

このＩＣカード１の枠体部１ａの中央から角部側に離れた位置には、第１主面および第２主面間を貫通する開口部１ｂが形成されており、その開口部１ｂには、ＩＣカードチップ（ＩＣカード本体）１ｃが支持部１ｄにより枠体部１ａに接合され支えられた状態で収まり良く嵌め込まれている。

このＩＣカードチップ（以下、カードチップという）１ｃは、セキュリティ処理を実行可能な、いわゆるＩＣカードとしての機能と、ＩＣカードよりも大容量で高い機能を持つ、いわゆるメモリカードとしての機能とを合わせ持つ機能性の高い加入者識別モジュールである。すなわち、カードチップ１ｃは、例えば電話番号や電話帳のような情報が記憶された携帯電話用カードとして使用できる。また、カードチップ１ｃは、例えばクレジットカード、キャッシュカード、ＥＴＣ（Electronic Toll Collection system）システム用カード、定期券または認証カード等、金融、交通、通信、流通および認証等のように、高いセキュリティ性が要求される様々な分野で使用できる。その上、カードチップ１ｃは、デジタルカメラ、ノート型パーソナルコンピュータ、携帯型音楽プレーヤー、携帯電話等のような可搬性が要求される携帯型情報機器の記録メディアとしても使用可能な構成になっている。

カードチップ１ｃの外形は、ＳＩＭカードやＵＩＭカードの外形規格に準拠して、例えば略長方状に形成されており、その前面側の一方の角部はインデックス用に大きく面取されている。カードチップ１ｃの外形寸法は、例えば２１．４ｍｍ×１２．３ｍｍ×０．７６ｍｍ程度である。カードチップ１ｃの第２主面には、ＩＣカード機能用のＩＳＯ準拠の８個の外部接続端子ＣＡと、それ以外のメモリカード機能用の複数の外部接続端子ＣＢとが露出された状態で配置されている。ＩＣカード機能用の外部接続端子ＣＡのうちの外部接続端子ＣＡ１は、高電位側の回路電圧（Ｖｃｃ）供給用端子、外部接続端子ＣＡ２は、リセット信号端子、外部接続端子ＣＡ３は、クロック信号端子、外部接続端子ＣＡ４は、将来利用可能なリザーブ端子である。また、外部接続端子ＣＡ５は、基準電位（ＧＮＤ）供給用端子、外部接続端子ＣＡ６は、プログラム（書き込み）供給用端子、外部接続端子ＣＡ７は、データ入出力信号Ｉ／Ｏ端子、外部接続端子ＣＡ８は、将来利用可能なリザーブ端子である。なお、カードチップ１ｃはカッターナイフ等のような簡単な切断工具や人手によって支持部１ｄを切断することで切り出せるようになっている。

次に、図４は上記カードチップ１ｃの第２主面の全体平面図、図５は図４のカードチップ１ｃの内部を第１主面側から透かして見た全体平面図、図６は図５のＸ１−Ｘ１線の断面図、図７はカードチップ１ｃの配線接続の説明図、図８はカードチップ１ｃの配線基板２の第１主面の全体平面図をそれぞれ示している。

カードチップ１ｃの配線基板２は、例えば多層（２層）配線構成を有するテープ基板またはプリント配線基板等からなり、その厚さ方向に沿って互いに反対側になる第１主面と第２主面とを有している。配線基板２の絶縁基材２ａは、例えばガラスエポキシ樹脂またはポリイミド樹脂により形成されている。また、配線基板２の配線Ｌ１，Ｌ２、ダイパッドＤＰおよび上記外部接続端子ＣＡ，ＣＢは、例えば銅（Ｃｕ）からなり、その露出表面には、例えばニッケル（Ｎｉ）下地メッキおよび金（Ａｕ）メッキが施されている。また、配線基板２の第１主面上には、ソルダレジストＳＲ１が配線Ｌ１，Ｌ２を覆うように形成されている。ソルダレジストＳＲ１の一部には、配線Ｌ１，Ｌ２の一部が露出される開口部が形成されており、その開口部から露出する配線Ｌ１，Ｌ２部分が電極（接続領域）になっている。この配線基板２の第１主面の配線Ｌ１，Ｌ２と第２主面の外部接続端子ＣＡ，ＣＢとは、絶縁基材２ａの第１、第２主面間を貫通するスルーホールＴＨ１内の導体部（例えば銅）を通じて電気的に接続されている。

このような配線基板２の第１主面には、ＩＣチップ３と、セミフィニッシュドモジュール（Semi Finished Module：以下、ＳＦＭという）４とが実装されている。

ＩＣチップ３は、例えばシリコン（Ｓｉ）単結晶を基板とする半導体チップからなり、その主面を上に向けた状態で上記ダイパッドＤＰ上に実装されている。ＩＣチップ３は、上記外部接続端子ＣＡが配置された端部側寄りに配置されている。このＩＣチップ３は、このＩＣチップ３の主面には、例えばＩＣカードマイコン回路が形成されている。このＩＣカードマイコン回路は、セキュリティコントローラとしての機能を有する回路であり、例えば電子決済サービスなどに利用可能なＩＳＯ／ＩＥＣ１５４０８の評価・認証機関による認証済み機能を実現している。このＩＣチップ３の主面の複数のボンディングパッド（外部端子、以下、パッドという）は、ボンディングワイヤ（以下、ワイヤという）Ｗ１を通じて配線基板２の第１主面の配線Ｌ１の上記電極に電気的に接続されている。ワイヤＷ１は、例えば金（Ａｕ）等により形成されている。ワイヤＷ１の第１ボンディングは、ＩＣチップ３のパッド側で行われ、第２ボンディングは、配線基板２の電極側で行われている。下地に与える衝撃が大きな第２ボンディングを配線基板２側で行うことにより、ＩＣチップ３のワイヤＷ１による損傷を防止することができるので、カードチップ１Ｃの歩留まりや信頼性を向上させることができる。

上記ＳＦＭ４は、メモリカード回路が形成されたモジュールである。ＳＦＭ４の上面の一部には、複数の外部端子４ａがＳＦＭ４の外部に露出された状態で配置されている。ＳＦＭ４は、上記複数の外部端子４ａを上に向けた状態で、接着剤５によって配線基板２の第１主面上に固定されている。ＳＦＭ４は、上記外部接続端子ＣＢの配置領域側、すなわち、配線基板２のインデックス用の大きな面取部が形成された端部側寄りに配置されている。また、ＳＦＭ４は、上記複数の外部端子４ａの配置領域がＩＣチップ３の配置側を向くように配置されている。このＳＦＭ４の上記複数の外部端子４ａは、ワイヤＷ２を通じて配線基板２の第１主面の配線Ｌ２の上記電極に電気的に接続されている。ワイヤＷ２の第１ボンディングは、配線基板２の電極側で行われ、第２ボンディングは、ＳＦＭ４の外部端子４ａ側で行われている（リバースボンディング）。図７に示すように、ワイヤＷ２の第１ボンディングをＳＦＭ４の外部端子４ａで行い、第２ボンディングを配線基板２の電極で行うこともできるが、ＳＦＭ４の外部端子４ａと配線基板２の電極との距離が近いので、破線Ａで示すように、ワイヤＷ２がＳＦＭ５の一部に接触し（エリアタッチ）、配線断線不良や配線短絡不良等が生じる場合がある。これに対して、ワイヤＷ２の第１ボンディングを配線基板２の電極側で行い、第２ボンディングをＳＦＭ４の外部端子４ａ側で行う場合、ワイヤＷ２のループをＳＦＭ４から遠ざかるように形成できるので、ＳＦＭ４の外部端子４ａと配線基板２の電極との距離が近くても、エリアタッチを生じることなくワイヤボンディングできる。また、ワイヤＷ２の第２ボンディングは第１ボンディングに比べると下地に与える衝撃が大きいが、ＳＦＭ４の外部端子４ａはＩＣチップ３のパッドに比べると衝撃に強いので特に問題にならない。なお、ＳＦＭ４の詳細な説明は後述する。

ここで、カードチップ１ｃは、その第１、第２主面に対して交差する方向に曲げながら外部処理装置のソケットに挿入したり、そのソケットから抜き出したりする場合がある。その場合に、配線基板２の第１主面の中央に、ＩＣカード機能とメモリカード機能とを持つモジュールまたは半導体チップを配置してしまうとカードチップ１ｃの曲げに対して不利になる。これに対して、本実施の形態１では、ＩＣカード機能用のＩＣチップ３と、メモリカード機能用のＳＦＭ４とに分けて配置することにより、ＩＣチップ３と、ＳＦＭ４との間に曲げに対して有利な領域を確保することができる。

上記ＩＣチップ３、ワイヤＷ１および電極等は、例えばエポキシ系のポッティング樹脂や紫外線（ＵＶ）硬化樹脂等のような樹脂封止体６により封止されている。これにより、ＩＣチップ３及びワイヤＷ１を含む接続部での信頼性を確保できる。また、本実施の形態１では、その樹脂封止体６の一部により、上記ＳＦＭ４の外部端子４ａ、ワイヤＷ２および電極等も封止されている。これにより、ＳＦＭ４のワイヤＷ２を含む接続部分での信頼性を向上させることができるとともに、ＳＦＭ４の固定状態を強化させることもできる。図９は樹脂封止体６の形成状態の変形例を示すカードチップ１ｃの第１主面の全体平面図、図１０は図９のカードチップ１ｃの側面図をそれぞれ示している。この図９および図１０に示すように、ＳＦＭ４の全周の側面下部に樹脂封止体６を設けても良い。これにより、ＳＦＭ４の固定状態をさらに強化させることができる。

また、上記のようにカードチップ１ｃを曲げる場合があることを考慮すると、樹脂封止体６は、例えばシリコーンゲル等のように機械的な力に対して弾性能力の高いプラスチック材料により形成することが好ましい。これにより、カードチップ１ｃを曲げたときに樹脂封止体６に割れや亀裂が生じるのを抑制または防止できる。また、カードチップ１ｃの曲げを考慮して、図６および図８に示すように、ＩＣチップ３とＳＦＭ４との間の樹脂封止体６部分を平面的にも断面的にも他の部分よりも窪ませても良い。図１１は脂封止体６の形成状態の変形例を示すカードチップ１ｃの第１主面の全体平面図、図１２は図１１のカードチップ１ｃの側面図、図１３は図１１のカードチップ１ｃを曲げている様子を示している。この図１１および図１２に示すように、樹脂封止体６をＩＣチップ３とＳＦＭ４とで完全に分離しても良い。これにより、図１１の破線で示すように、ＩＣチップ３とＳＦＭ４との間に曲げに有利な領域Ｂを確保できるので、図１３に示すようなカードチップ１ｃの曲げに対して有利な構造にすることができる。また、図１４は樹脂封止体６の形成状態の変形例を示すカードチップ１ｃの第１主面の全体平面図を示している。樹脂封止体６をＩＣチップ３側とＳＦＭ４側とで完全に分離するために、図１４に示すように、ＳＦＭ４の配置を、図８等で示したものに対して１８０度反転させても良い。すなわち、ＳＦＭ４は、その複数の外部端子４ａが、配線基板２のインデックス用の大きな面取部が形成された端部側を向くように配置されている。これにより、樹脂封止体６をＩＣチップ３側とＳＦＭ４側とで完全に分離することができ、図１４の破線で示すように、ＩＣチップ３とＳＦＭ４との間に曲げに有利な領域Ｂを確保できるので、カードチップ１ｃの曲げに対して有利な構造にすることができる。ここで、樹脂封止体６をＩＣチップ３側とＳＦＭ４側とで完全に分離した場合、例えばＩＣチップ３側の樹脂封止体６は耐腐食性等のような信頼性の確保を目的とした材料で形成され、ＳＦＭ４側の樹脂封止体６はＳＦＭ４の接着強度の確保を目的とした材料で形成する等、ＩＣチップ３側の樹脂封止体６と、ＳＦＭ４側の樹脂封止体６とをそれぞれ材料や成分を変えるようにしても良い。

このような配線基板２の第１主面側には、図６および図１３に示すように、上記ＩＣチップ３およびＳＦＭ４等を覆うようにキャップ７が被さっている。キャップ７は、上記ＩＣカード１の枠体部１ａ等と同一の材料により形成されている。キャップ７と配線基板２とはそれらの間に充填された接着剤８によりしっかりと接合されている。

次に、図１５は、上記ＩＣチップ３に形成されたＩＣカードマイコン回路の一例を示している。ＩＣカードマイコン回路１０は、ＣＰＵ（Central Processing Unit）１０ａ、ワークＲＡＭ（Random Access Memory）としてのＲＡＭ１０ｂ、タイマ１０ｃ、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）１０ｄ、コプロセッサユニット１０ｅ、マスクＲＯＭ１０ｆ、システムコントロールロジック１０ｇ、入出力ポート（Ｉ／Ｏポート）１０ｈ、データバス１０ｉ、アドレスバス１０ｊおよびその他の演算回路等のような集積回路を有している。

上記マスクＲＯＭ１０ｆはＣＰＵ１０ａの動作プログラム（暗号化プログラム、復号プログラム、インタフェース制御プログラム等）およびデータを格納するのに利用される。上記ＲＡＭ１０ｂはＣＰＵ１０ａのワーク領域またはデータの一時記憶領域とされ、例えばＳＲＡＭ若しくはＤＲＡＭからなる。Ｉ／Ｏポート１０ｈにＩＣカードコマンドが供給されると、システムコントロールロジック１０ｇがこれをデコードし、当該コマンドの実行に必要な処理プログラムをＣＰＵ１０ａに実行させる。すなわち、ＣＰＵ１０ａは、システムコントロールロジック１０ｇから指示されるアドレスでマスクＲＯＭ１０ｆをアクセスして命令をフェッチし、フェッチした命令をデコードし、デコード結果に基づいてオペランドフェッチやデータ演算を行う。上記コプロセッサユニット１０ｅはＣＰＵ１０ａの制御に従ってＲＳＡや楕円曲線暗号演算における剰余演算処理などを行う。

Ｉ／Ｏポート１０ｈは１ビットの入出力端子Ｉ／Ｏを有し、データの入出力と外部割り込み信号の入力に兼用される。Ｉ／Ｏポート１０ｈはデータバス１０ｉに結合され、データバス１０ｉには前記ＣＰＵ１０ａ、ＲＡＭ１０ｂ、タイマ１０ｃ、ＥＥＰＲＯＭ１０ｄおよびコプロセッサユニット１０ｅ等が電気的に接続される。

システムコントロールロジック１０ｇはＩＣカードマイコン回路１０の動作モードの制御および割り込み制御を行い、更に暗号鍵の生成に利用する乱数発生ロジック等を有する。ＩＣカードマイコン回路１０はリセット信号／ＲＥＳによってリセット動作が指示されると、内部が初期化され、ＣＰＵ１０ａはＥＥＰＲＯＭ１０ｄのプログラムの先頭番地から命令実行を開始する。ＩＣカードマイコン回路１０はクロック信号ＣＬＫに同期して動作する。

上記ＥＥＰＲＯＭ１０ｄは、電気的に消去処理及び書込み処理が可能にされ、個人を特定するために用いられるＩＤ（Identification）情報や認証証明書などのデータを格納する領域として用いられる。ＥＥＰＲＰＭ１０ｄに代えてフラッシュメモリあるいは強誘電体メモリなどを採用しても良い。ＩＣカードマイコン回路１０は外部とのインタフェースに外部端子を用いる接触インタフェースをサポートする。

一方、上記ＳＦＭ４は、例えばインタフェースコントローラ回路を有している。インタフェースコントローラ回路は、外部からの指示に従った制御態様、あるいは内部であらかじめ決定された設定に従って外部インタフェース動作とメモリインタフェース動作を制御する機能を有している。ＳＦＭ４が有するインタフェース制御態様は、例えばＭＭＣ（Multi Media Card、Ｉｎｆｉｎｅ ｏｎ ＴｅｃｈｎｏｌｏｇｉｅｓＡＧの登録商標である。ＲＳ−ＭＭＣ（Reduced Size MMC）を含む）態様とされる。インタフェースコントローラ回路の機能は、外部接続端子ＣＢを介して外部とやりとりするコマンドやバスの状態に応ずるメモリカードインタフェース制御態様の認識、認識したメモリカードインタフェース制御態様に応ずるバス幅の切替え、認識したメモリカードインタフェース制御態様に応ずるデータフォーマット変換、パワーオンリセット機能、上記ＩＣチップ３内のＩＣカードマイコン回路１０とのインタフェース制御、ＳＦＭ内の半導体チップ内のメモリ回路とのインタフェース制御、及び電源電圧変換等とされる。

図１６は上記インタフェースコントローラ回路１１の一例を示している。なお、図１６中のメモリ回路Ｍは、上記ＳＦＭ４内の半導体チップに形成されたメモリ回路を示している。

インタフェースコントローラ回路１１は、ホストインタフェース回路１１ａ、マイクロコンピュータ１１ｂ、フラッシュコントローラ１１ｃ、バッファコントローラ１１ｄ、バッファメモリ１１ｅおよびＩＣカード用インタフェース回路１１ｆを有している。バッファメモリ１１ｅはＤＲＡＭ（Dynamic RAM）またはＳＲＡＭ（Static RAM）等から成る。ＩＣカード用インタフェース回路１１ｆにはＩＣカードマイコン回路１０が電気的に接続される。マイクロコンピュータ１１ｂはＣＰＵ（中央処理装置）１１ｂ１、ＣＰＵ１１ｂ１の動作プログラムを保有するプログラムメモリ（ＰＧＭ）１１ｂ２およびＣＰＵ１１ｂ１のワーク領域に利用されるワークメモリ（ＷＲＡＭ）１１ｂ３等を有している。前記ＳＤ（Secure Digital）カード（ＳＤカード協会で規格化された規格がある）、ＭＭＣ（ＲＳ−ＭＭＣを含む）、ＨＳＭＭＣ（High Speed Multi Media Card）インタフェース制御態様の制御プログラムはプログラムメモリ１１ｂ２に保有されている。

ホストインタフェース回路１１ａは、メモリカードイニシャライズコマンドの発行等を検出すると、割込みによってマイクロコンピュータ１１ｂに対応するインタフェース制御態様の制御プログラムを実行可能にする。マイクロコンピュータ１１ｂはその制御プログラムを実行する事によってホストインタフェース回路１１ａによる外部インタフェース動作を制御し、フラッシュコントローラ１１ｃによるメモリ回路Ｍに対するアクセス（書き込み、消去および読み出し動作）とデータ管理を制御し、バッファコントローラ１１ｄによるメモリカード固有のデータフォーマットとメモリに対する共通のデータフォーマットとの間のフォーマット変換を制御する。バッファメモリ１１ｅには、メモリ回路Ｍから読み出されたデータまたはメモリ回路Ｍに書き込まれるデータが一時的に保持される。フラッシュコントローラ１１ｃはメモリ回路Ｍをハードディスク互換のファイルメモリとして動作させ、データをセクタ単位で管理する。なお、フラッシュコントローラ１１ｃは図示を省略するＥＣＣ回路を備え、メモリ回路Ｍへのデータ格納に際してＥＣＣコードを付加し、読み出しデータに対してＥＣＣコードによる選れエラー検出・訂正処理を行う。

次に、上記枠体部１ａを持たないカードチップ１ｃ単体の製造方法の一例を図１７〜図２１により説明する。なお、図１７〜図２１はカードチップ１ｃの製造工程中における配線基板形成用のテープ１５の第１主面側の要部拡大平面図を示している。

図１７に示すテープ１５は、例えばポリイミド樹脂等により形成された可撓性を有する平面帯状の薄い絶縁材１５ａをベースとして形成されており、厚さ方向に沿って互いに反対側になる第１主面と第２主面とを有している。テープ１５には、その延在方向に沿って複数の上記カードチップ１ｃの形成領域（破線）が配置されている。テープ１５の第１主面において各カードチップ１ｃの形成領域には、上記配線Ｌ１，Ｌ２が配置されている。テープ１５の第２主面において各カードチップ１ｃの形成領域には、図４で示したような外部接続端子ＣＡ，ＣＢが配置されている。また、テープ１５の両長辺の近傍には、テープ１５の延在方向に沿って複数のテープ送り孔１５ｂが規則的に並んで配置されている。

まず、図１８に示すように、テープ１５の第１主面上に接着剤５を塗布した後、図１９に示すように、テープ１５の第１主面上に接着剤５を介してＳＦＭ４を接着する。また、テープ１５の第１主面上にＩＣチップ３を接着する。接着剤５はＩＣチップ３の接着に用いるものを使用しても良い。続いて、図２０に示すように、ＩＣチップ３のパッドとテープ１５上の電極とをワイヤＷ１により接続し、ＳＦＭ４の外部端子４ａとテープ１５上の電極とをワイヤＷ２により接続する。その後、図２１に示すように、テープ１５の第１主面上に、ポッティング樹脂を塗布することにより、ＩＣチップ３およびＳＦＭ４の一部を樹脂封止体６により封止する。その後、テープ１５から個々のカードチップ１ｃ部分を切り出し、キャップ７を被せることでカードチップ１ｃを製造する。このように本実施の形態１では、予め用意されたＳＦＭ４をテープ１５に実装するだけで良いので、ＩＣカードの機能とメモリカードの機能との両方の機能を具備する機能および信頼性の高いカードチップ１ｃを効率良く提供することができる。なお、各工程は、テープ１５を送りながら各ステージで行う。

次に、上記ＳＦＭ４の構成の一例を説明する。

図２２はＳＦＭ４の全体斜視図、図２３は図２２のＳＦＭ４を上面から見た平面図、図２４は図２２のＳＦＭ４を裏面から見た平面図をそれぞれ示している。

ＳＦＭ４は、上記メモリカード機能を１つにまとめて構成されたモジュールである。この状態でメモリカードとしての電気的特性および機能試験が済んでいる。ＳＦＭ４の外形寸法は、例えば１０ｍｍ×１４ｍｍ×０．５０（ＭＡＸ）ｍｍ程度である。ＳＦＭ４の上面側においてＳＦＭ４の長手方向の一端部は階段状に欠けており、その部分に複数（ここでは、例えば７個）の外部端子４ａが外部に露出された状態でＳＦＭ４の幅方向に沿って並んで配置されている。

外部端子４ａのうちの外部端子４ａ１は、将来利用可能なリザーブ端子、外部端子４ａ２は、コマンド（ＣＭＤ）端子、外部端子４ａ３は、第１低電位側の回路電圧（Ｖｓｓ１）供給用端子、外部端子４ａ４は、高電位側の回路電圧（Ｖｄｄ）供給用端子である。また、外部端子４ａ５は、クロック信号端子、外部端子４ａ６は、第２低電位側の回路電圧（Ｖｓｓ２）供給用端子、外部端子４ａ７は、データ入出力信号Ｉ／Ｏ端子である。

一方、ＳＦＭ４の裏面側において、上記外部端子４ａの裏側に当たる位置には、複数（ここでは、外部端子４ａに合わせて７個）のテスト端子４ｂが外部に露出された状態でＳＦＭ４の幅方向に沿って並んで配置されている。

次に、図２５は上記ＳＦＭ４の内部を上面側から透かして見た全体平面図、図２６は図２５のＸ２−Ｘ２線の断面図をそれぞれ示している。

ＳＦＭ４は、配線基板４ｃと、これに実装された半導体チップ（第１半導体チップ）４ｄと、その上に積層された半導体チップ（第２半導体チップ）４ｅと、これら半導体チップ４ｄ，４ｅ等を封止する樹脂封止体４ｆとを有している。

ＳＦＭ４の配線基板４ｃは、例えば多層（２層）配線構成を有するプリント配線基板等からなり、その厚さ方向に沿って互いに反対側になる第１主面と第２主面とを有している。配線基板４ｃの絶縁基材４ｃ１は、例えばガラスエポキシ樹脂により形成されている。絶縁基材４ｃ１の材料は、これに限定されるものではなく種々変更可能であり、例えばＢＴレジンまたはアラミド不織布材等を用いても良い。

また、配線基板４ｃの絶縁基材４ｃ１の第１主面には、上記外部端子４ａ、配線Ｌ３、および中継配線Ｌ４が配置されている。また、配線基板４ｃの絶縁基材４ｃ１の第２主面には、上記テスト端子４ｂおよび配線Ｌ５が配置されている。これら外部端子４ａ、テスト端子４ｂ、配線Ｌ３，Ｌ５および中継配線Ｌ４は、例えば銅（Ｃｕ）からなり、その表面一部には、例えばニッケル（Ｎｉ）下地メッキおよび金（Ａｕ）メッキが施されている。外部端子４ａと配線Ｌ３とは一体的にパターニングされている。この配線Ｌ３の一部は樹脂封止体４ｆ内に配置されている（ここでは配線Ｌ３のうち樹脂封止体４ｆの外部の部分を外部端子４ａとしている）。中継配線Ｌ４は孤立パターンで全体が樹脂封止体４ｆに内包されている。また、テスト端子４ｂと配線Ｌ５とは一体的にパターニングされている。

相対的にサイズの大きな上記半導体チップ４ｄは、例えばシリコン（Ｓｉ）単結晶等からなる半導体基板を有しており、その主面には、例えば電気的にデータの消去及び書き込み可能なフラッシュメモリ等のような不揮発性のメモリ回路Ｍ（図１６参照）が形成されている。半導体チップ４ｄの記憶容量は、他の半導体チップ４ｅのメモリ部に比べて最も大容量とされている。半導体チップ４ｄの主面のパッドＰ１は、例えば金（Ａｕ）等により形成されているワイヤＷ３を通じて上記外部端子４ａや中継配線Ｌ４に電気的に接続されている。上記半導体チップ４ｄのメモリ回路Ｍを構成する複数個のメモリセルは、例えばメモリセルのフローティングゲート等に電子が注入されると閾値電圧が上昇し、また、フローティングゲート等から電子を引き抜くと閾値電圧が低下するようになっている。メモリセルは、データ読み出しのためのワード線電圧に対する閾値電圧の高低に応じた情報を記憶することになる。特に制限されないが、例えばメモリセルトランジスタの閾値電圧が低い状態を消去状態、高い状態を書き込み状態とする。

半導体チップ４ｄ上の相対的にサイズの小さな上記半導体チップ４ｅは、例えばシリコン（Ｓｉ）単結晶等からなる半導体基板を有しており、その主面には、上記インタフェースコントローラ回路１１が形成されている。上記半導体チップ４ｄのメモリ回路Ｍの動作は、この半導体チップ４ｅのインタフェースコントローラ回路１１に制御される。半導体チップ４ｅの主面のパッドＰ２は、例えば金（Ａｕ）等により形成されているワイヤＷ４を通じて上記外部端子４ａや中継配線Ｌ４に電気的に接続されている。

このような配線Ｌ３の一部、中継配線Ｌ４の全体、半導体チップ４ｄ，４ｅ、ワイヤＷ３，Ｗ４は、樹脂封止体４ｆによって封止されている。樹脂封止体４ｆは、例えばエポキシ樹脂により形成されている。

次に、図２７は図２５のＳＦＭ４の要部拡大平面図、図２８は図２７のＸ３−Ｘ３破線の断面図、図２９は図２７のＳＦＭ４の外部端子４ａの平面図をそれぞれ示している。

配線基板４ｃの絶縁基材４ｃ１の第１主面および第２主面上には、ソルダレジストＳＲ２が配線Ｌ３，Ｌ５、中継配線Ｌ４の一部を覆うように形成されている。ソルダレジストＳＲ２の一部には、配線Ｌ３，Ｌ５および中継配線Ｌ４の一部が露出される開口部が形成されている。配線Ｌ３においてソルダレジストＳＲ２の開口部から露出する部分は、樹脂封止体４ｆの外部において上記外部端子４ａの接続領域Ｅ１になっており、樹脂封止体４ｆの内部において接続領域Ｅ２になっている。上記半導体チップ４ｄのパッドＰ１は、ワイヤＷ３を通じて上記配線Ｌ３の接続領域Ｅ２または中継配線Ｌ４の接続領域に電気的に接続されている。また、上記半導体チップ４ｅのパッドＰ２は、ワイヤＷ４を通じて上記配線Ｌ３の接続領域Ｅ２または中継配線Ｌ４の接続領域に電気的に接続されている。ワイヤＷ３，Ｗ４の材料は上記ワイヤＷ１と同じである。また、配線Ｌ５においてソルダレジストＳＲ２の開口部から露出する部分は上記テスト端子４ｂの接続領域Ｅ３になっている。

このような外部端子４ａとテスト端子４ｂとは、配線基板４ｃの第１主面および第２主面間を貫通するスルーホールＴＨ２内の導体部（例えば銅）を通じてテスト端子４ｂおよび配線Ｌ５と電気的に接続されている。このようにテスト端子４ｂを配線基板４ｃの第２主面に設けている理由は、例えば次のとおりである。すなわち、ＳＦＭ４の小型化の観点からは外部端子４ａの幅（第２方向Ｙの長さ）はワイヤＷ２の接続に必要最小限な寸法に抑えておきたい。しかし、ワイヤＷ２の接続に必要な外部端子４ａの幅は、テスト用の探針を当てるには小さすぎてテストが難しいという問題がある。そこで、本実施の形態１では、配線基板４ｃの第１主面の外部端子４ａをスルーホールＴＨ２を通じて配線基板４ｃの第２主面のテスト端子４ｂに引き出すようにしている。配線基板４ｃの裏面側は、テスト用の探針を当てるのに必要な大きさのテスト端子４ｂの寸法を確保できるので、テストを容易に行うことができる。もちろん、テスト端子４ｂは、通常の外部端子として使用することもできる。

また、複数の外部端子４ａのうちの所望の外部端子４ａは、その先端部が複数の外部端子４ａが配置される第２方向Ｙに折れ曲がって延在しており、例えば平面Ｌ字状に形成されている。すなわち、外部端子４ａは、相対的に幅（第２方向Ｙの長さ）の狭い領域と相対的に幅の広い領域との幅の異なる２つの領域を有するようにパターニングされている。この外部端子４ａの第２方向Ｙの先端側には、上記スルーホールＴＨ２が配置されている。このような構成にしている理由は、例えば次のとおりである。

すなわち、上記のように配線基板４ｃの第１主面の外部端子４ａを、配線基板４ｃの第２主面のテスト端子４ｂに電気的に接続するには、スルーホールＴＨ２の配置が必要である。しかし、ワイヤＷ２の接続領域Ｅ１にスルーホールＴＨ２が配置されているとワイヤＷ２の接続不良が生じる場合がある。そこで、ワイヤＷ２の接続領域Ｅ１とスルーホールＴＨ２の配置領域とを分ける必要がある。ここで、図２９の下段に示すように、外部端子４ａの長さを第１方向Ｘに延在させて、その延在領域にスルーホールＴＨ２を配置することもできる。しかし、そのようにすると外部端子４ａの第１方向Ｘの長さＸＡが長くなる分、寸法上厳しいＳＦＭ４の第１方向Ｘの寸法も長くしなければならい。そこで、本実施の形態１では、外部端子４ａの先端を、複数の外部端子４ａが並んで配置される第２方向Ｙに延在させて、その延在領域にスルーホールＴＨ２を配置するようにしている。ＳＦＭ４の第２方向Ｙは、寸法上の余裕があるので、外部端子４ａの先端部を第２方向Ｙの方向に延在させたからといってＳＦＭ４の第２方向Ｙの寸法を大きくしなければならないということもない。すなわち、ＳＦＭ４の寸法を増大させることなくスルーホールＴＨ２を配置できる。複数の外部端子４ａにおいて、第２方向Ｙに延在する領域を持つものと持たないものとを交互に配置することも好ましい。

また、複数の外部端子４ａのうちの平面が長方形状に形成されているものも、樹脂封止体４ｆに覆われた配線Ｌ３の先端部分が、上記所望の外部端子４ａと同様に、第２方向Ｙに延在されている。その配線Ｌ３は、その第２方向Ｙに延在する領域に配置されたスルーホールＴＨ２を通じて配線基板４ｃの第２主面のテスト端子４ｂに電気的に接続されている。ワイヤＷ３，Ｗ４が接触する接続領域Ｅ２とスルーホールＴＨ２が配置される接続領域とを分けているのは、上記同様、ワイヤＷ３，Ｗ４の接続不良を防止するためである。配線Ｌ３の先端部分を第２方向Ｙに折り曲げているのは、上記同様、ＳＦＭ４の寸法を増大させることなくスルーホールＴＨ２を配置するためである。

次に、図３０〜図３６により半導体チップ４ｄ，４ｅと配線基板４ｃとのワイヤ接続例について説明する。

まず、図３０は中継配線Ｌ４を用いた半導体チップ４ｄ，４ｅ間のワイヤ接続例の斜視図を示している。半導体チップ４ｄ，４ｅ間を電気的に接続する場合、半導体チップ４ｄのパッドＰ１と半導体チップ４ｅのパッドＰ２とをワイヤによって直接接続しても良い。しかし、上記したようにワイヤの第２ボンディングは下地に与える衝撃が大きいので第２ボンディングが行われる半導体チップのパッド下に損傷が生じる場合がある。そこで、本実施の形態１では、ワイヤＷ３，Ｗ４の第１ボンディングを半導体チップ４ｄ，４ｅのパッドＰ１，Ｐ２で行い、ワイヤＷ３，Ｗ４の第２ボンディングをダメージに強い配線基板４ｃ上の中継配線Ｌ４で行う。これにより、半導体チップ４ｄ，４ｅに損傷を生じることなくワイヤ接続ができるので、ＳＦＭ４の歩留まりおよび信頼性を向上させることができる。

この場合、ワイヤＷ３，Ｗ４の第２ボンディング部を第１方向Ｘに並べて配置すると中継配線Ｌ４の第１方向Ｘの長さも長くなり、その結果、寸法上厳しいＳＦＭ４の第１方向Ｘの寸法を長くしなければならなくなる。そこで、本実施の形態１では、ワイヤＷ３，Ｗ４の第２ボンディング部が第２方向Ｙに並んで配置されるようにする。これにより、中継配線Ｌ４の第１方向Ｘの方向の長さを短く抑えることができるので、ＳＦＭ４の第１方向Ｘの寸法増大を招くことなく、中継配線Ｌ４を配置することができる。

次に、図３１および図３２は半導体チップ４ｄ，４ｅと配線基板４ｃとのワイヤ接続例の斜視図および側面図を示している。ここでは、上側の半導体チップ４ｅと配線基板４ｃとを接続するワイヤＷ４のループを低くするために、敢えて、ワイヤＷ４の第２ボンディングを半導体チップ４ｅのパッドＰ２で行い、ワイヤＷ４の第１ボンディングを配線基板４ｃの配線Ｌ３または中継配線Ｌ４で行うようにしている。この場合、配線基板４ｃの第１主面からワイヤＷ４の最も高い位置までの高さｈ１を低く抑えることができるので、樹脂封止体４ｆを薄くでき、ＳＦＭ４の薄型化を推進することができる。その結果、上記キャップ７の天井部を厚くすることができるようになり、キャップ７の割れ等を抑制または防止できる。

ただし、この場合、上記のように半導体チップ４ｅのパッドＰ２下がワイヤＷ４の第２ボンディングによりダメージを受ける場合がある。その対策としては、下記の構成を採用することが好ましい。例えばワイヤＷ４の接続前に半導体チップ４ｅのパッドＰ２に緩衝部材として、例えば金（Ａｕ）等からなる金属バンプを形成しておく。また、図３３に示すように、パッドＰ１を最上層の配線１８ａとその直下の層の配線１８ｂとの積層構成とする。配線１８ａ，１８ｂは、例えばアルミニウム等により形成されている。配線１８ａ，１８ｂを積層することにより、ワイヤＷ４の第２ボンディングによる衝撃を緩和でき、パッドＰ２下に損傷が生じるのを抑制または防止できる。この他の対策として、図３４に示すように、集積回路素子が形成される活性領域１９を、パッドＰ２下のダメージ領域２０から離して配置しても良い。

なお、下側の半導体チップ４ｄと配線基板４ｃとのワイヤＷ３による接続については、図３０で説明したのと同じである。すなわち、ワイヤＷ３の第１ボンディングを半導体チップ４ｄのパッドＰ１で行い、ワイヤＷ３の第２ボンディングをダメージに強い配線基板４ｃ上の中継配線Ｌ４または外部端子４ａで行う。

次に、図３５および図３６は半導体チップ４ｄ，４ｅ間のワイヤ接続例の斜視図および側面を示している。ここでは、図３１および図３２で説明したのと同様の理由から半導体チップ４ｄ，４ｅ間をワイヤＷ５により直接接続する場合に、ワイヤＷ５の第１ボンディングを下側の半導体チップ４ｄのパッドＰ１で行い、ワイヤＷ５の第２ボンディングを上側の半導体チップ４ｅのパッドＰ２で行っている。この場合、配線基板４ｃの第１主面からワイヤＷ５の最も高い位置までの高さｈ１を低く抑えることができるので、樹脂封止体４ｆを薄くでき、ＳＦＭ４の薄型化を推進することができる。ただし、この場合も、ワイヤＷ５の第２ボンディングによるパッドＰ２下での損傷の抑制または防止の観点から上記した対策を採ることが好ましい。なお、ワイヤＷ５は、ワイヤＷ３，Ｗ４と同じ材料のものである。また、半導体チップ４ｄ，４ｅの電源（高電位側および低電位側）のパッドはワイヤＷ３，Ｗ４を通じて配線基板４ｃに電気的に接続する。これにより、配線抵抗を低減できる。

次に、ＳＦＭ４の製造方法の一例を説明する。なお、ここでは、例えば基板に搭載された複数の半導体チップを一括して封止するＭＡＰ（Mold Array Package）方式を用いる場合について説明する。

まず、図３７に示すように、例えば平面長方形の薄板状の配線基板母体（以下、基板母体という）２５を用意する。図３７は、基板母体２５の第１主面の全体平面図を示している。この基板母体２５は、上記配線基板４ｃの母体である。

この基板母体２５には、例えば２行×３列で合計６個の配線基板４ｃの形成領域が配置されている。基板母体２５の各配線基板４ｃの形成領域の第１主面には、上記外部端子４ａ、配線Ｌ３および中継配線Ｌ４等がパターニングされている。また、基板母体２５の各配線基板４ｃの形成領域の第２主面には、上記テスト端子４ｂおよび配線Ｌ５がパターニングされている。基板母体２５の断面構成は上記配線基板４ｃと同じである。

基板母体２５の各配線基板４ｃの形成領域は、その各々の外部端子４ａ等の配置領域が、第１方向Ｘの端部側に位置するように配置されている。すなわち、第１方向Ｘに沿って配置された２つの配線基板４ｃの背面同士が接するように配置されている。

続いて、図３８に示すように、基板母体２５の各配線基板４ｃの形成領域に、半導体チップ４ｄ，４ｅを搭載した後、ワイヤＷ３，Ｗ４，Ｗ５を接続する。図３８はワイヤ接続工程後の基板母体２５の第１主面の全体平面図を示している。

次いで、図３９に示すように、基板母体２５を成型金型の下型に載置する。図３９は、成型金型に載置した段階の基板母体２５の断面図を示している。基板母体２５の第１主面の上方には、ラミネートフィルム（以下、フィルムという）２６を介して上型２７が設置されている。フィルム２６は、例えばフッ素系の樹脂等のような耐熱性が高く柔軟な絶縁フィルムにより形成されている。基板母体２５に対する上型２７の対向面には複数の配線基板４ｃの形成領域を包括するような平面寸法の断面凹状のキャビティ２７ａが形成されている。フィルム２６の平面的な大きさは、成型金型の上型２７のキャビティ２７ａの内壁面をほぼ全体的にカバーできる程度の大きさに形成されている。

続いて、図４０に示すように、フィルム２６を上型２７側に真空吸引して上型２７のキャビティ２７ａ内に密着させた後、下型と上型２７とで基板母体２５を挟み込むようにして保持する。このようにして、上型２７のキャビティ２７ａと基板母体２５の第１主面とで囲まれる実質的なキャビティ２８を形成する。この時、基板母体２５の第１主面の外周部は、フィルム２６を介して上型２７のキャビティ２７ａの外側外周部に押し付けられ、基板母体２５の総厚の数％程度潰された状態とされる。このため、図４１に示すように、基板母体２５の第１主面の外部端子４ａ等の配置領域も、最終的に樹脂封止体の外部に露出される領域なので、上型２７の外周部により押し付けられる。この際、本実施の形態１では、上型２７の外周部の底面と、基板母体２５の第１主面との間にフィルム２６が介在されるため、上型２７から外部端子４ａ等に加わる力をフィルム２６により緩和できる。これにより、外部端子４ａ等の損傷等を防止できる。

その後、キャビティ２８内に、例えばエポキシ系樹脂等のような熱硬化性の封止樹脂（モールド樹脂）を流し込む。図４２および図４３は、封止樹脂を流し込む方向Ｒ１，Ｒ２とキャビティ２７ａ内の空気が外部に抜ける方向Ｖ１，Ｖ２を示している。図４２では、外部端子４ａの配置方向に対して交差する方向に沿って封止樹脂を流し込んでいる。一方、図４３では、外部端子４ａの配置方向に沿って封止樹脂を流し込んでいる。このようにして、基板母体２５の第１主面の複数の配線基板４ｃの形成領域の半導体チップ４ｄ，４ｅおよびワイヤＷ３，Ｗ４，Ｗ５等を一括して封止する。

その後、上記封止樹脂のキュアが完了した後、フィルム２５に対する真空吸引を止め、フィルム３０の張力を利用して、図４４に示すように、一括封止体３０が形成された基板母体２５を上型２７から離す。続いて、図４５に示すように、一括封止体３０の上面を研磨砥石等により１０ｍｍ程度研磨する。一括封止体３０の上面には、上型２７との離型性を向上させるための離型ワックス等の成分が吸収され変質しているため、上記キャップ７とＳＦＭ４とを接着する接着剤８の接着性が低下する問題がある。この問題はフィルム２５を使用しないで一括封止体３０を成型する場合に特に問題となる。そこで、上記のように一括封止体３０の上面を研磨し変質層を除去する。これにより、ＳＦＭ４の樹脂封止体４ｆと接着剤８との接着性を向上させることができる。

その後、基板母体２５を裏返し、一括封止体３０を粘着テープ等で固定した後、図４６に示すように、ダイシングと同じ要領で、基板母体２５の第２主面側にダイシングブレード３１を当てて基板母体２５および一括封止体３０を配線基板４ｃ毎に切断する。このようにして同時に複数個のＳＦＭ４を製造する。

（実施の形態２）
本実施の形態２では、カードチップ１ｃの配線基板２が１層配線構成の場合の一例を説明する。

図４７は本実施の形態２のカードチップ１ｃの第２主面の全体平面図、図４８は図４７のカードチップ１ｃの内部を第１主面側から透かして見た全体平面図、図４９は図４８のＸ４−Ｘ４線の断面図をそれぞれ示している。

本実施の形態２では、カードチップ１ｃの配線基板２が１層配線構成とされている。配線基板２の第２主面の複数の外部接続端子ＣＢは、配線基板２の中央に向かって延在しており、その終端には幅広パターンＣＢｗが形成されている。配線基板２の第１主面には、外部接続端子ＣＡの裏面および外部接続端子ＣＢの幅広パターンＣＢｗの裏面の一部が露出されるスルーホールＴＨ３が形成されている。ＩＣチップ３のパッドに接続されたワイヤＷ１は、その端部が上記スルーホールＴＨ３を通じて外部接続端子ＣＡに直接接触されることで外部接続端子ＣＡに電気的に接続されている。また、ＳＦＭ４の外部端子４ａに接続されたワイヤＷ２も、その端部が上記スルーホールＴＨ３を通じて外部接続端子ＣＢの幅広パターンＣＢｗに直接接触されることで外部接続端子ＣＢに電気的に接続されている。これ以外の構成は、前記実施の形態１と同じである。

本実施の形態２では、カードチップ１ｃの配線基板２を１層配線構成としたことにより、配線基板２の第１主面から樹脂封止体６の上面までの高さを低く抑えることができるので、その分、上記キャップ７の天井部を厚くすることができるようになり、キャップ７の割れ等を抑制または防止できる。また、配線基板２を１層配線構成としたことにより、カードチップ１ｃのコストを低減することができる。

（実施の形態３）
本実施の形態３では、カードチップ１ｃの配線基板２が１層配線構成の場合の他の一例を説明する。

図５０は本実施の形態３のカードチップ１ｃの第２主面の全体平面図、図５１は図５０のＸ５−Ｘ５線の断面図をそれぞれ示している。

本実施の形態３では、カードチップ１ｃの配線基板２の第２主面にソルダーレジストＳＲ３が被覆されている。このソルダーレジストＳＲ３の一部には、全ての外部接続端子ＣＡの全体と、全ての外部接続端子ＣＢの一部とが露出されるような開口部３５が形成されている。

外部接続端子ＣＢは、細く配線基板２に対する接着面積も小さいので、その接着強度が２層配線構成に比べて低く、外部接続端子ＣＢが剥離する虞がある。そこで、本実施の形態３では、各外部接続端子ＣＢの長手方向の両端部分をソルダーレジストＳＲ３で覆うようにした。これにより、カードチップ１ｃの外部接続端子ＣＢの剥離を抑制または防止することができる。このため、外部接続端子ＣＢの剥離による短絡不良等の発生率を低減できる。

（実施の形態４）
本実施の形態４では、カードチップ１ｃの配線基板２が１層配線構成の場合のさらに他の一例を説明する。

図５２は本実施の形態４のカードチップ１ｃの内部を第１主面側から透かして見た全体平面図、図５３は図５２のＸ６−Ｘ６線の断面図をそれぞれ示している。

本実施の形態４では、配線基板２の第１主面には開口部３７ａ，３７ｂが形成されている。一方の開口部３７ａの底面からは、配線基板２の第２主面の外部接続端子ＣＡの裏面の一部が露出されている。開口部３７ａには、上記ＩＣチップ３が上記外部接続端子ＣＡ上に接着層５ａを介して実装された状態で収まっている。

他方の開口部３７ｂの底面からは、配線基板２の第２主面の導体パターン３８の裏面が露出されている。導体パターン３８は、外部接続端子ＣＡ，ＣＢと同層に形成されており、外部接続端子ＣＡ，ＣＢと同じ金属材料により形成されている。開口部３７ｂには、上記ＳＦＭ４が上記導体パターン３８上に接着層５ｂを介して実装された状態で収まっている。ＳＦＭ４は、その複数の外部端子４ａの配置部分が配線基板２の大きく面取された角部側の端部を向くように配置されている。

ここで、図５４および図５５はカードチップ１ｃの厚さの説明図を示している。図５４は配線基板２の第１主面上にＳＦＭ４が実装されている場合を示し、図５５は本実施の形態４のように配線層上にＳＦＭ４が実装されている場合を示している。カードチップ１ｃの厚さＤ１は、例えば０．７６ｍｍ、配線基板２の厚さＤ２は、例えば０．１５ｍｍ、ＳＦＭ４の厚さは、例えば０．４５ｍｍ程度である。このため、図５４の場合、外部接続端子ＣＢの裏面からＳＦＭ４の上面までの高さＤ３は、例えば０．６ｍｍ程度、ＳＦＭ４の上面からキャップ７内の天井面までの距離Ｄ４が、例えば０．０１ｍｍとすると、キャップ７の天井部の厚さＤ５は、例えば０．１５ｍｍ程度しか確保できない。

これに対して、図５５に示す本実施の形態４の場合、外部接続端子ＣＢの裏面からＳＦＭ４の上面までの高さＤ６を、例えば０．５５ｍｍ程度まで低くすることができる。このため、キャップ７内の天井面までの距離Ｄ４が、例えば０．０１ｍｍとすると、キャップ７の天井部の厚さＤ７を、例えば０．２ｍｍ程度にすることができ、図５４の場合よりも厚くすることができる。

このように本実施の形態４では、ＩＣチップ３およびＳＦＭ４を配線基板２の１層目の導体層上に実装したことにより、配線基板２の第１主面から樹脂封止体６およびＳＦＭ４の上面までの高さをさらに低くすることができるので、その分、上記キャップ７の天井部を厚くすることができるようになり、キャップ７の割れ等を抑制または防止できる。

（実施の形態５）
本実施の形態５では、上記ＳＦＭ４の配線基板４ｃが１層配線構成の場合の他の一例を説明する。

図５６は本実施の形態５のＳＦＭ４の全体斜視図、図５７は図５６のＳＦＭ４を上面から見た平面図、図５８は図５６のＳＦＭ４を裏面から見た平面図をそれぞれ示している。

本実施の形態５では、ＳＦＭ４の配線基板４ｃが１層配線構成とされている。本実施の形態５の場合もＳＦＭ４の上面側においてＳＦＭ４の長手方向の一端部は階段状に欠けており、その部分に複数（ここでは、例えば７個）の外部端子４ａが外部に露出された状態でＳＦＭ４の幅方向に沿って並んで配置されている。一方、ＳＦＭ４の裏面には、複数（ここでは、外部端子４ａに合わせて７個）のテスト端子４ｂが外部に露出された状態でＳＦＭ４の幅方向に沿って千鳥状に並んで配置されている。

次に、図５９は上記ＳＦＭ４の内部を上面側から透かして見た全体平面図、図６０は図５９の半導体チップ４ｄ，４ｅを取り除いた状態で上記ＳＦＭ４の内部を上面側から透かして見た全体平面図、図６１は図５９のＳＦＭ４の要部拡大平面図、図６２は図６１のＸ７−Ｘ７破線の断面図をそれぞれ示している。

本実施の形態５のＳＦＭ４の配線基板４ｃは、例えば１層配線構成を有するプリント配線基板等により形成されている。配線基板４ｃの第１主面の外部端子４ａは、平面長方形状に形成されている。各外部端子４ａは、配線Ｌ３を通じて配線基板４ｃの中央に向かって延在しており、その終端には幅広パターンＬ３ｗが一体的に形成されている。配線Ｌ３および幅広パターンＬ３ｗの表面は、上記接続領域Ｅ２を除いてソルダーレジストＳＲ２に被覆されている。これにより、半導体チップ４ｄと配線Ｌ３または幅広パターンＬ３ｗとが短絡しないようになっている。一方、配線基板２の第２主面には、複数の開口部４０が千鳥状に配置されている。各開口部４０からは、配線基板２の第１主面の上記幅広パターンＬ３ｗの裏面の一部が露出されている。そして、この幅広パターンＬ３ｗの露出部分がテスト端子４ｂとなっている。これ以外は、前記実施の形態１〜４と同じなので説明を省略する。

本実施の形態５では、ＳＦＭ４の配線基板４ｃを１層配線構成としたことにより、ＳＦＭ４の薄型化を推進できる。このため、上記のようにキャップ７の天井部を厚くすることができるようになり、キャップ７の割れ等を抑制または防止できる。また、配線基板４ｃを１層配線構成としたことにより、ＳＦＭ４のコストを低減することができる。

（実施の形態６）
本実施の形態６では、上記ＩＣチップ３とＳＦＭ４との配置を逆にする場合の一例を説明する。

図６３は本実施の形態６のカードチップ１ｃの内部を第１主面側から透かして見た全体平面図、図６４は図６３のカードチップ１ｃの配線基板２の第１主面におけるＩＣチップ３用の配線の経路を示す全体平面図をそれぞれ示している。

本実施の形態６のカードチップ１ｃでは、配線基板２の第１主面上においてＩＣチップ３用の外部接続端子ＣＡの真裏にＳＦＭ４が配置され、配線基板２の第１主面上においてＳＦＭ４用の外部接続端子ＣＢ側にＩＣチップ３が配置されている。

配線基板２としては、例えば前記実施の形態１等で説明した２層配線構成の配線基板が使用されている。配線基板２の第１主面上において、ＩＣチップ３用の外部接続端子ＣＡに接続された配線Ｌ１は、配線Ｌ１ａを通じてＩＣチップ３側に引き出され、配線Ｌ１ａの終端の電極Ｌ１ｂに電気的に接続されている。そして、ＩＣチップ３のパッドはワイヤＷ１を通じて電極Ｌ１ａに電気的に接続されている。配線Ｌ１，Ｌ１ａおよび電極Ｌ１ａは、例えば銅からなり、配線基板２の第１主面上に一体的にパターニングされている。一方、ＳＦＭ４の外部端子４ａは、ワイヤＷ２を通じて配線基板２の第１主面上の配線Ｌ２に電気的に接続されている。配線Ｌ２はスルーホールＴＨ１内の導体部を通じて配線基板２の第２主面の外部接続端子ＣＢに電気的に接続されている。

このような本実施の形態６では、以下の効果を得ることができる。すなわち、カードチップ１ｃにおいてＳＦＭ４用の外部接続端子ＣＢの配置領域側は、その角部にインデックス用の大きな面取部が形成されているので、ＩＣチップ３用の外部接続端子ＣＡの配置領域側よりも面積が小さい。このため、ＳＦＭ４が大面積化した場合、ＳＦＭ４用の外部接続端子ＣＢの配置領域側にＳＦＭ４を配置することが難しくなる場合が考えられる。そこで、本実施の形態６では、配線基板２の第１主面上においてＩＣチップ３用の外部接続端子ＣＡの配置領域側にＳＦＭ４を配置した。ＩＣチップ３用の外部接続端子ＣＡの配置領域側は、ＳＦＭ４用の外部接続端子ＣＢの配置領域側に比べて大きな面積を確保できるので、ＳＦＭ４の大面積化に対応できる。

（実施の形態７）
本実施の形態７では、上記ＩＣチップ３とＳＦＭ４との配置を逆にする場合の他の一例を説明する。

図６５は本実施の形態７のカードチップ１ｃの内部を第１主面側から透かして見た全体平面図、図６６は図６５のＳＦＭ４の全体平面図をそれぞれ簡単化して示している。

本実施の形態７のカードチップ１ｃでは、前記実施の形態６と同様に、配線基板２の第１主面上においてＩＣチップ３用の外部接続端子ＣＡの真裏にＳＦＭ４が配置され、配線基板２の第１主面上においてＳＦＭ４用の外部接続端子ＣＢ側にＩＣチップ３が配置されている。前記実施の形態６と異なるのは、本実施の形態７のＳＦＭ４の配線基板４ｃには、ＩＣチップ３とカードチップ１ｃの第２主面の外部接続端子ＣＡとを電気的に接続するための電源用または信号用あるいはその両方の配線経路が形成されていることである。

すなわち、ＩＣチップ３のパッドはワイヤＷ１を通じてＳＦＭ４の外部端子４ａｉに電気的に接続されている。外部端子４ａｉの構成は前記外部端子４ａと同じであるが、この外部端子４ａｉは、ＳＦＭ４の配線基板４ｃの第１主面上に形成された配線Ｌ３ｉを通じて配線基板４ｃの第２主面の外部端子４ｇｉに電気的に接続されている。外部端子４ｇｉの構成は、上記テスト端子４ｂと同じである。この外部端子４ｇｉは、カードチップ１ｃの配線基板２の第１主面上の上記配線Ｌ１に電気的に接続され、さらに上記スルーホールＴＨ１内の導体部を通じて配線基板２の第２主面の外部接続端子ＣＡに電気的に接続されている。なお、この外部端子４ａｉにはテスト端子４ｂを接続しなくても良い。

ＳＦＭ４には、ＩＣチップ３用の全ての外部接続端子ＣＡに接続される配線経路（外部端子４ａｉ，４ｇｉおよび配線Ｌ３ｉ）を形成しても良いし、一部の外部接続端子ＣＡに接続される配線経路を形成しても良い。ＳＦＭ４の配線基板４ｃに一部の外部接続端子ＣＡ用の配線経路を設ける場合は、他の外部接続端子ＣＡ用の配線経路は、前記実施の形態６で説明したように、カードチップ１ｃの配線基板２に設ければ良い。以上のような構成以外は、前記実施の形態１〜５で説明したのと同じである。

このような本実施の形態７では、前記実施の形態６と同様に、ＳＦＭ４の大面積化に対応できる。また、前記実施の形態６に比べて、ＩＣチップ３から外部接続端子ＣＡまでの配線長を短くできる（配線Ｌ３ｉの長さを短くできる上、ワイヤＷ１の長さも短くできる）ので、配線抵抗や寄生容量を低減でき、ＩＣチップ３の動作性能および信頼性を確保することができる。また、前記実施の形態６に比べて、ＩＣチップ３用の配線経路の引き回しを容易にすることができる。

（実施の形態８）
本実施の形態８では、上記ＳＦＭ４の他の一例を説明する。

図６７は本実施の形態８のＳＦＭ４の全体斜視図、図６８はＳＦＭ４の配線基板４ｃが２層配線構成の場合におけるＳＦＭ４の裏面の平面図、図６９はＳＦＭ４の配線基板４ｃが１層配線構成の場合におけるＳＦＭ４の裏面の平面図をそれぞれ示している。

本実施の形態８では、ＳＦＭ４の上面には外部端子が配置されておらず、ＳＦＭ４の裏面（配線基板４ｃの第２主面）の一端側に複数の外部端子４ａが露出された状態で配置されている。図６８では、複数の外部端子４ａがＳＦＭ４の裏面の一端の辺に沿って直線状に並んで配置されている。図６９では、複数の外部端子４ａがＳＦＭ４の裏面の一端の辺に沿って千鳥状に並んで配置されている。

次に、図７０は配線基板４ｃが２層配線構成の場合の本実施の形態８のＳＦＭ４の内部を上面側から透かして見た全体平面図、図７１は図７０のＳＦＭ４の要部拡大平面図、図７２は図７１のＸ８−Ｘ８破線の断面図をそれぞれ示している。

この場合のＳＦＭ４の構成は、前記実施の形態１の図２２〜図２８で説明したのとほぼ同じである。異なるのは、前記実施の形態１で外部端子４ａに相当していた配線Ｌ３部分が樹脂封止体４ｆにより覆われ、前記実施の形態１でテスト端子４ｂとしていた部分が、本実施の形態８では、テスト用および通常の回路動作用の外部端子４ａになっていることである。

次に、図７３は配線基板４ｃが１層配線構成の場合の本実施の形態８のＳＦＭ４の内部を上面側から透かして見た全体平面図、図７４は図７３のＳＦＭ４の要部拡大平面図、図７５は図７４のＸ９−Ｘ９破線の断面図をそれぞれ示している。

この場合のＳＦＭ４の構成は、実施の形態５の図５６〜図６２で説明したのとほぼ同じである。異なるのは、前記実施の形態５で外部端子４ａに相当していた配線Ｌ３および幅広パターンＬ３ｗ部分が樹脂封止体４ｆにより覆われ、前記実施の形態５でテスト端子４ｂとしていた部分が、本実施の形態８では、テスト用および通常の回路動作用の外部端子４ａになっていることである。また、その外部端子４ａがＳＦＭ４の裏面の第１方向Ｘの一端側に寄って配置されていることである。

次に、本実施の形態８のＳＦＭ４の実装例を説明する。図７６は上記ＳＦＭ４を有するカードチップ１ｃの内部を第１主面側から透かして見た全体平面図、図７７は図７６のＸ１０−Ｘ１０線の断面図をそれぞれ示している。

このカードチップ１ｃの配線基板２は、前記実施の形態１の図４〜図６等で説明したのと同様の２層配線構成の配線基板とされている。ＩＣチップ３およびＳＦＭ４の配置も前記実施の形態１で説明したのと同じである。

本実施の形態８のＳＦＭ４は、その裏面（配線基板４ｃの第２主面）を配線基板２の第１主面に向けた状態で配線基板２の第１主面上に実装されている。ＳＦＭ４の裏面の外部端子４ａは、導体部４５を通じて配線基板２の配線Ｌ２の電極に電気的に接続されている。導体部４５は、例えば銀（Ａｇ）ペーストや鉛（Ｐｂ）ボール等により形成されている。

次に、図７８〜図８０は、ＳＦＭ４の実装状態例の断面図である。図７８には、ＳＦＭ４が接着剤４６により配線基板２に固定されている例が示されている。接着剤４６は、ＳＦＭ４の裏面（配線基板４ｃの第２主面）の上記外部端子４ａが配置されている端部とは反対側の端部側において、ＳＦＭ４の裏面と配線基板２の第１主面との間に介在されている。

また、図７９には、ＳＦＭ４がＩＣチップ３を封止する樹脂封止体６により固定されている例が示されている。樹脂封止体６は、ＳＦＭ４の外周側面下部に被覆されているとともに、ＳＦＭ４の裏面と配線基板２の第１主面との対向面間に充填されている。これにより、ＳＦＭ４の固定強度を向上させることができる。

また、図８０には、ＳＦＭ４が導体部４７により配線基板２に固定されている例が示されている。この場合、ＳＦＭ４の裏面には、固定用の導体パターン４８が形成されている。この導体パターン４８は、例えば銅（Ｃｕ）からなり、配線基板４ｃの第２主面に配線を形成する際に同時にパターニングされている。ただし、この導体パターン４８は、ＳＦＭ４の回路とは電気的に分離されている。一方、配線基板２の第１主面において、上記導体パターン４８が対向する位置には、固定用の導体パターン４９が形成されている。この導体パターン４９は、例えば銅（Ｃｕ）からなり、配線基板２の第１主面に配線を形成する際に同時にパターニングされている。ただし、この導体パターン４９も回路とは電気的に分離されている。上記導体部４７は、上記導体パターン４８，４９の間に介在されている。この導体部４７は、上記導体部４５と同時に形成されたもので、例えば銀（Ａｇ）ペーストや鉛（Ｐｂ）ボール等により形成されている。このようにＳＦＭ４と配線基板２とを導体部４７により接合することにより、ＳＦＭ４の固定強度をさらに向上させることができる。

本実施の形態８においても、機能および信頼性の高いカードチップ１ｃを効率よく提供できる。

（実施の形態９）
本実施の形態９では、前記実施の形態８のＳＦＭ４を実装するカードチップ１ｃの配線基板２が１層配線構成の場合の一例を説明する。

図８１は本実施の形態９のカードチップ１ｃの内部を第１主面側から透かして見た全体平面図、図８２は図８１のＸ１１−Ｘ１１線の断面図をそれぞれ示している。

このカードチップ１ｃの配線基板２は、前記実施の形態２の図４７〜図４９等で説明したのと同様の１層配線構成の配線基板とされている。ＩＣチップ３およびＳＦＭ４の配置も前記実施の形態２で説明したのと同じである。

本実施の形態９のＳＦＭ４は、その裏面（配線基板４ｃの第２主面）を配線基板２の第１主面に向けた状態で配線基板２の第１主面上に実装されている。ＳＦＭ４の裏面の外部端子４ａは、配線基板２のスルーホールＴＨ３内の導体部４５を通じて配線基板２の幅広パターンＣＢｗおよび外部接続端子ＣＢに電気的に接続されている。導体部４５は、例えば銀（Ａｇ）ペーストや鉛（Ｐｂ）ボール等により形成されている。本実施の形態９においても前記実施の形態２と同様の効果を得ることができる。

また、図８３は図８１および図８２のカードチップ１ｃの配線基板２の第２主面にソルダーレジストＳＲ３を設けた場合における図８１のＸ１１−Ｘ１１線の断面図を示している。この例は、前記実施の形態３で説明したのと同じである。すなわち、各外部接続端子ＣＢの長手方向の両端部分がソルダーレジストＳＲ３により覆われている。これにより、前記実施の形態３と同様に、カードチップ１ｃの外部接続端子ＣＢの剥離を抑制または防止することができるので、外部接続端子ＣＢの剥離による短絡不良の発生率を低減できる。

次に、本実施の形態９のカードチップ１ｃの製造方法の一例を図８４〜図８９により説明する。なお、図８４〜図８９はカードチップ１ｃの製造工程中における配線基板形成用のテープ１５の第１主面側の要部拡大平面図を示している。

図８４に示すテープ１５は、例えばポリイミド樹脂等により形成された可撓性を有する平面帯状の薄い絶縁材１５ａをベースとして形成されており、厚さ方向に沿って互いに反対側になる第１主面と第２主面とを有している。テープ１５には、その延在方向に沿って複数の上記カードチップ１ｃの形成領域（破線）が配置されている。このテープ１５の第２主面において各カードチップ１ｃの形成領域には、図８１等で示した外部接続端子ＣＡ，ＣＢが配置されている。また、このテープ１５の第１主面において各カードチップ１ｃの形成領域には、スルーホールＴＨ３が形成されている。このスルーホールＴＨ３からは上記外部接続端子ＣＡ，ＣＢの裏面の一部が露出されている。

まず、図８５に示すように、テープ１５の第１主面上に接着剤５を塗布した後、図８６に示すように、ＳＦＭ４実装領域側のスルーホールＴＨ３内に、例えば銀ペーストまたは鉛（Ｐｂ）ボールのような導体部４５を充填する。続いて、図８７に示すように、テープ１５の第１主面上にＳＦＭ４を実装する。この時、ＳＦＭ４の外部端子４ａと上記導体部４５を充填したスルーホールＴＨ３との位置を合わせた状態で、ＳＦＭ４の裏面をテープ１５の第１主面に押し付けて接着剤５によりテープ１５に接着するとともに、ＳＦＭ４の外部端子４ａと、テープ１５側の導体部４５とを接合する。接着剤５はＩＣチップ３の接着に用いるものを使用しても良い。

続いて、図８８に示すように、ＩＣチップ３をテープ１５の第１主面上に実装した後、ＩＣチップ３のパッドと外部接続端子ＣＡとをスルーホールＴＨ３を通じてワイヤＷ１により接続する。その後、図８９に示すように、テープ１５の第１主面上に、ポッティング樹脂等を塗布することにより、ＩＣチップ３を樹脂封止体６により封止する。その後、テープ１５から個々のカードチップ１ｃ部分を切り出し、キャップ７を被せることでカードチップ１ｃを製造する。

なお、上記の例では、ＳＦＭ４の実装工程において、スルーホールＴＨ３内に導体部４５を充填しておく場合について説明したが、これに限定されるものではない。図９０は、実装前のＳＦＭ４の断面図を示している。ＳＦＭ４の外部端子４ａには、例えば鉛（Ｐｂ）ボール等からなる導体部４５が予め接合されている。このＳＦＭ４の外部端子４ａに接合された導体部４５を、図９１に示すように、スルーホールＴＨ３を通じて外部接続端子ＣＢに接合するようにしても良い。

このように本実施の形態９においても、予め用意されたＳＦＭ４をテープ１５に実装するだけで良いので、ＩＣカードの機能とメモリカードの機能との両方の機能を具備する、機能および信頼性の高いカードチップ１ｃを効率良く提供することができる。なお、各工程は、テープ１５を送りながら各ステージで行う。

（実施の形態１０）
本実施の形態１０では、前記実施の形態８のＳＦＭ４を用いたカードチップ１ｃにおいて、ＩＣチップ３とＳＦＭ４との配置を逆にする場合の一例を説明する。

図９２は本実施の形態１０のカードチップ１ｃの内部を第１主面側から透かして見た全体平面図、図９３は図９２のＳＦＭ４の全体平面図をそれぞれ簡単化して示している。

本実施の形態１０のカードチップ１ｃでは、前記実施の形態６，７と同様に、配線基板２の第１主面上においてＩＣチップ３用の外部接続端子ＣＡの真裏にＳＦＭ４が配置され、配線基板２の第１主面上においてＳＦＭ４用の外部接続端子ＣＢ側にＩＣチップ３が配置されている。本実施の形態１０のＳＦＭ４の配線基板４ｃには、ＩＣチップ３とカードチップ１ｃの第２主面の外部接続端子ＣＡとを電気的に接続するための電源用または信号用あるいはその両方の配線経路が形成されている。

すなわち、ＩＣチップ３のパッドはワイヤＷ１を通じて、カードチップ１ｃの配線基板２の第１主面上の配線Ｌ７に電気的に接続されている。この配線Ｌ７は、ＳＦＭ４の裏面の外部端子４ａｉに電気的に接続されている。外部端子４ａｉの構成は前記実施の形態８等で説明した外部端子４ａと同じであるが、この外部端子４ａｉは、ＳＦＭ４の配線基板４ｃの第１主面上に形成された配線Ｌ３ｉを通じて配線基板４ｃの第２主面の外部端子４ｇｉに電気的に接続されている。外部端子４ｇｉの構成は、上記外部端子４ａｉと同じである。この外部端子４ｇｉは、カードチップ１ｃの配線基板２の第１主面上の上記配線Ｌ１に電気的に接続され、さらに上記スルーホールＴＨ１内の導体部を通じて配線基板２の第２主面の外部接続端子ＣＡに電気的に接続されている。

本実施の形態１０の場合もＳＦＭ４には、ＩＣチップ３用の全ての外部接続端子ＣＡに接続される配線経路（外部端子４ａｉ，４ｇｉおよび配線Ｌ３ｉ）を形成しても良いし、一部の外部接続端子ＣＡに接続される配線経路を形成しても良い。ＳＦＭ４の配線基板４ｃに一部の外部接続端子ＣＡ用の配線経路を設ける場合は、他の外部接続端子ＣＡ用の配線経路は、前記実施の形態６で説明したように、カードチップ１ｃの配線基板２に設ければ良い。以上のような構成以外は、前記実施の形態８，９で説明したのと同じである。

このような本実施の形態１０では、前記実施の形態６と同様に、ＳＦＭ４の大面積化に対応できる。また、前記実施の形態６に比べて、ＩＣチップ３から外部接続端子ＣＡまでの配線長を短くできる（配線Ｌ３ｉの長さを短くできる上、ワイヤＷ１の長さも短くできる）ので、配線抵抗や寄生容量を低減でき、ＩＣチップ３の動作性能および信頼性を確保することができる。また、前記実施の形態６に比べて、ＩＣチップ３用の配線経路の引き回しを容易にすることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＳＩＭカードに適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えば他のＩＣカードにも適用できる。

本発明の半導体装置は、カード型情報媒体に用いる半導体装置の製造業に適用できる。

Claims (17)

1. （ａ）厚さ方向に沿って互いに反対側となる第１面および第２面を有する配線基板と、
   （ｂ）前記配線基板の第１面に実装され、メモリ回路およびその動作を制御する制御回路を有する第１半導体チップと、
   （ｃ）前記配線基板の第１面に実装され、セキュリティ処理を実行可能なコントローラとしての機能を有する第２半導体チップと、
   （ｄ）前記第１半導体チップを封止するように前記配線基板の第１面に被覆された第１樹脂封止体と、
   （ｅ）前記第２半導体チップを封止するように前記配線基板の第１面に被覆された第２樹脂封止体とを備え、
   前記第１半導体チップと前記第２半導体チップが分かれて配置され、
   前記配線基板の第１面の一部には前記第１半導体チップと電気的に接続される複数の端子が配置され、前記複数の端子の少なくとも１つの端子の一部は前記第１樹脂封止体の外に露出され、
   前記第１樹脂封止体の外に露出されている端子は前記第２樹脂封止体により被覆されていることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、前記複数の端子の少なくとも１つの端子は、前記配線基板に形成された接続孔を通じて、前記配線基板の第２面に配置されたテスト用の端子に電気的に接続されていることを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、前記複数の端子の少なくとも１つの端子の一部は、前記配線基板に形成された接続孔を通じて、前記配線基板の第２面に露出されており、その露出部分がテスト用の端子とされていることを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、前記複数の端子の少なくとも１つの端子は、幅の異なる領域を有することを特徴とする半導体装置。
5. 請求項４記載の半導体装置において、前記幅の異なる領域を有する端子は、前記配線基板に形成され、前記端子の一部に配置された接続孔を通じて、前記配線基板の第２面に配置されたテスト用の端子に電気的に接続されていることを特徴とする半導体装置。
6. 請求項５記載の半導体装置において、前記端子の前記接続孔の配置領域以外にボンディングワイヤが接続されることを特徴とする半導体装置。
7. 請求項１記載の半導体装置において、
   前記第１半導体チップは、前記メモリ回路が形成された第３半導体チップと、前記制御回路が形成された第４半導体チップとを、前記第３半導体チップ上に前記第４半導体チップが積層された状態で有しており、
   前記第３半導体チップの所望の端子と、前記第４半導体チップの所望の端子とが、それぞれボンディングワイヤを介して前記配線基板の第１面の同一の配線に電気的に接続される接続構成を有することを特徴とする半導体装置。
8. 請求項１記載の半導体装置において、
   前記第１半導体チップは、前記メモリ回路が形成された第３半導体チップと、前記制御回路が形成された第４半導体チップとを、前記第３半導体チップ上に前記第４半導体チップが積層された状態で有しており、
   前記第４半導体チップの所望の端子はボンディングワイヤを通じて前記第３半導体チップの所望の端子と電気的に接続され、前記第３半導体チップの前記所望の端子はボンディングワイヤを通じて前記配線基板の第１面の前記複数の端子のうちの所望の端子に電気的に接続される接続構成を有することを特徴とする半導体装置。
9. 請求項１記載の半導体装置において、前記配線基板の第１面の前記複数の端子は、前記メモリ回路と前記制御回路とで形成されるメモリカード回路用の端子のみとされていることを特徴とする半導体装置。
10. 請求項１記載の半導体装置において、前記配線基板の第１面の前記複数の端子の中には、ＩＣカード回路用の外部端子に電気的に接続される端子が配置されていることを特徴とする半導体装置。
11. （ａ）厚さ方向に沿って互いに反対側となる第１面および第２面を有する配線基板と、
    （ｂ）前記配線基板の第１面に実装され、メモリ回路およびその動作を制御する制御回路を有する第１半導体チップと、
    （ｃ）前記配線基板の第１面に実装され、セキュリティ処理を実行可能なコントローラとしての機能を有する第２半導体チップと、
    （ｄ）前記第１半導体チップを封止するように前記配線基板の第１面に被覆された第１樹脂封止体と、
    （ｅ）前記第２半導体チップを封止するように前記配線基板の第１面に被覆された第２樹脂封止体とを備え、
    前記第１半導体チップと前記第２半導体チップが分かれて配置され、
    前記配線基板の第２面には前記第１半導体チップと電気的に接続される複数の端子が前記配線基板の第２面の片側外周に沿うように配置されていることを特徴とする半導体装置。
12. 請求項１１記載の半導体装置において、
    前記第１半導体チップは、前記メモリ回路が形成された第３半導体チップと、前記制御回路が形成された第４半導体チップとを、前記第３半導体チップ上に前記第４半導体チップが積層された状態で有しており、
    前記第３半導体チップの所望の端子と、前記第４半導体チップの所望の端子とが、それぞれボンディングワイヤを介して前記配線基板の第１面に配置された同一の配線に電気的に接続される接続構成を有することを特徴とする半導体装置。
13. 請求項１１記載の半導体装置において、
    前記第１半導体チップは、前記メモリ回路が形成された第３半導体チップと、前記制御回路が形成された第４半導体チップとを、前記第３半導体チップ上に前記第４半導体チップが積層された状態で有しており、
    前記第４半導体チップの所望の端子はボンディングワイヤを通じて前記第３半導体チップの所望の端子と電気的に接続され、前記第３半導体チップの前記所望の端子はボンディングワイヤを通じて前記配線基板の第１面の所望の端子に電気的に接続される接続構成を有することを特徴とする半導体装置。
14. 請求項１１記載の半導体装置において、前記配線基板の第２面の前記複数の端子は、前記メモリ回路と前記制御回路とで形成されるメモリカード回路用の端子のみとされていることを特徴とする半導体装置。
15. 請求項１１記載の半導体装置において、前記配線基板の第２面の前記複数の端子の中には、ＩＣカード回路用の外部端子に電気的に接続される端子が配置されていることを特徴とする半導体装置。
16. （ａ）厚さ方向に沿って互いに反対側となる第１面および第２面を有する配線基板と、
    （ｂ）前記配線基板の第１面に実装され、メモリ回路およびその動作を制御する制御回路を有する第１半導体チップと、
    （ｃ）前記配線基板の第１面に実装され、セキュリティ処理を実行可能なコントローラとしての機能を有する第２半導体チップと、
    （ｄ）前記第１半導体チップを封止するように前記配線基板の第１面に被覆された第１樹脂封止体と、
    （ｅ）前記第２半導体チップを封止するように前記配線基板の第１面に被覆された第２樹脂封止体とを備え、
    前記第１半導体チップと前記第２半導体チップが分かれて配置され、
    前記配線基板の第２面には前記第１半導体チップと電気的に接続される複数の端子が配置されており、
    前記配線基板の第２面の前記複数の端子の中には、ＩＣカード回路用の外部端子に電気的に接続される端子が配置されていることを特徴とする半導体装置。
17. 請求項１６記載の半導体装置において、
    前記第１半導体チップは、前記メモリ回路が形成された第３半導体チップと、前記制御回路が形成された第４半導体チップとを、前記第３半導体チップ上に前記第４半導体チップが積層された状態で有しており、
    前記第３、第４半導体チップの端子は、ボンディングワイヤを通じて、前記配線基板の第１面に配置された複数の端子と電気的に接続される接続構成を有しており、
    前記配線基板の第１面の前記複数の端子は、前記配線基板に形成された接続孔を通じて、前記配線基板の第２面の前記複数の端子に電気的に接続されていることを特徴とする半導体装置。

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