JP2006253430A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2006253430A
JP2006253430A JP2005068362A JP2005068362A JP2006253430A JP 2006253430 A JP2006253430 A JP 2006253430A JP 2005068362 A JP2005068362 A JP 2005068362A JP 2005068362 A JP2005068362 A JP 2005068362A JP 2006253430 A JP2006253430 A JP 2006253430A
Authority
JP
Japan
Prior art keywords
wiring board
semiconductor chip
wire
substrate
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2005068362A
Other languages
English (en)
Other versions
JP2006253430A5 (ja
Inventor
Hirotaka Nishizawa
裕孝 西沢
Tamaki Wada
環 和田
Kenji Osawa
賢治 大沢
Junichiro Osako
潤一郎 大迫
Michiaki Sugiyama
道昭 杉山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2005068362A priority Critical patent/JP2006253430A/ja
Priority to TW095105771A priority patent/TW200731140A/zh
Priority to CNA2006100568496A priority patent/CN1832166A/zh
Priority to KR1020060022185A priority patent/KR20060097661A/ko
Priority to US11/371,929 priority patent/US7352588B2/en
Publication of JP2006253430A publication Critical patent/JP2006253430A/ja
Priority to US12/037,588 priority patent/US20080153205A1/en
Publication of JP2006253430A5 publication Critical patent/JP2006253430A5/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49855—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers for flat-cards, e.g. credit cards
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47G—HOUSEHOLD OR TABLE EQUIPMENT
    • A47G25/00—Household implements used in connection with wearing apparel; Dress, hat or umbrella holders
    • A47G25/14—Clothing hangers, e.g. suit hangers
    • A47G25/20—Clothing hangers, e.g. suit hangers with devices for preserving the shape of the clothes
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47G—HOUSEHOLD OR TABLE EQUIPMENT
    • A47G25/00—Household implements used in connection with wearing apparel; Dress, hat or umbrella holders
    • A47G25/14—Clothing hangers, e.g. suit hangers
    • A47G25/48—Hangers with clamps or the like, e.g. for trousers or skirts
    • A47G25/50—Hooks on hangers for supporting trousers or skirts
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/0772—Physical layout of the record carrier
    • G06K19/07732—Physical layout of the record carrier the record carrier having a housing or construction similar to well-known portable memory devices, such as SD cards, USB or memory sticks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/145—Arrangements wherein electric components are disposed between and simultaneously connected to two planar printed circuit boards, e.g. Cordwood modules

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Credit Cards Or The Like (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】 Ｍｉｎｉ−ＵＩＣＣ規格に基づいた小型ＳＩＭカードの多機能化を推進する。
【解決手段】 ＳＩＭカード１の表面側には、接点６が形成された配線基板２Ａの一面が露出し、裏面側には、外部接続端子７が形成された配線基板２Ｂの一面が露出している。配線基板２Ｂ上には、モールド樹脂４によって封止された３個の半導体チップが実装されている。ＩＣチップ３Ｉと配線基板２Ｂとを接続する金ワイヤ９は、そのループの上端部がモールド樹脂４の上面から僅かに露出し、導電性接着剤１０を介して配線基板２Ａと電気的に接続されている。
【選択図】 図３

Description

本発明は、半導体装置およびその製造技術に関し、特に、Ｍｉｎｉ−ＵＩＣＣ規格に基づいた外形寸法を有するＳＩＭカードに適用して有効な技術に関するものである。
携帯電話機は、電話機としての機能に加えて、ネット接続、メール送信、画像撮影、ナビゲーションなどの機能を備え、最近では、接触型または非接触型ＩＣカードのようなセキュリティ機能も付加されつつある。携帯電話機のこのような多機能化に伴い、携帯電話機のカードスロットに装着して使用するカードの分野においても、小型、薄型化と共に多機能化を推進した各種カードが開発されている。
特許国際公開ＷＯ０１／８４４９０号公報（特許文献１）には、この種の多機能化を追求したメモリカードが記載されている。
特許国際公開ＷＯ０１／８４４９０号公報
ＧＳＭ方式の携帯電話などに装着して使用するＳＩＭ(Subscriber Identify Module)カードの一種に、Ｍｉｎｉ−ＵＩＣＣ規格に基づいた外形寸法を有する小型ＳＩＭカードがある。
この小型ＳＩＭカードは、従来のＳＩＭカードの半分程度の外形寸法を有していることが特徴であり、カードの表面の大部分は、ＳＩＭカードやＩＣカードと同じＩＳＯ（国際標準化機構）規格の外形寸法を有する接点によって占められている。
そのため、この小型ＳＩＭカードの多機能化を推進するために、カード内部にメモリチップなどを追加しようとすると、追加したチップの外部接続端子をカードの表面に配置することができないという問題が生じる。
本発明の目的は、Ｍｉｎｉ−ＵＩＣＣ規格に基づいた外形寸法を有する小型ＳＩＭカードの多機能化を推進する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の半導体装置は、一面に複数の外部接続端子が形成された第１配線基板と、前記第１配線基板の他面に実装され、複数のワイヤを介して前記第１配線基板に電気的に接続された半導体チップと、前記半導体チップおよび前記ワイヤを封止する封止樹脂と、一面に複数の接点が形成され、他面が前記封止樹脂の上面に接合された第２配線基板とを有し、前記第１配線基板と前記半導体チップとを電気的に接続する前記複数のワイヤは、それらのループの上端部が前記封止樹脂の上面から露出して前記第２配線基板に電気的に接続されているものである。
本発明の半導体装置の製造方法は、以下の工程を含んでいる。
（ａ）一面に複数の外部接続端子が形成された第１配線基板と、一面に複数の接点が形成された第２配線基板とを用意する工程、
（ｂ）前記第１配線基板の他面に半導体チップを実装し、ワイヤを介して前記第１配線基板と前記半導体チップとを電気的に接続する工程、
（ｃ）前記他面を上に向けた状態で、前記第１配線基板をモールド金型に装着し、前記ワイヤのループの上端部を前記モールド金型のキャビティの上面に接触させる工程、
（ｄ）前記キャビティに樹脂を注入することによって、前記半導体チップおよび前記ワイヤを封止樹脂で封止し、前記ワイヤのループの上端部を前記封止樹脂の上面から露出させる工程、
（ｅ）前記封止樹脂の上面に前記第２配線基板の他面を接合することによって、前記封止樹脂の上面から露出した前記ワイヤと前記第２配線基板とを電気的に接続する工程。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
一面に複数の外部接続端子が形成された第１配線基板と一面に複数の接点が形成された第２配線基板との間に挟み込んだ半導体チップを、第１配線基板および第２配線基板と電気的に接続させることが可能となるので、半導体装置の多機能化を実現することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
本実施の形態のＳＩＭカードは、接触型または非接触型ＩＣカードのようなセキュリティ機能を有し、ＧＳＭ方式の携帯電話などに装着して使用するＳＩＭカードに大容量メモリを付加したプラグインタイプのマルチファンクションＳＩＭカードである。
図１および図２は、本実施の形態のＳＩＭカードの外観を示す平面図であり、図１は、ＳＩＭカード内のＩＣチップに接続された接点が形成されている面、図２は、ＳＩＭカード内のメモリチップに接続された外部接続端子が形成されている面を示している。図３は、図１のＡ−Ａ線に沿ったＳＩＭカードの要部断面図、図４は、本実施の形態のＳＩＭカードの外観を示す斜視図である。なお、以下の説明では、便宜上、図１に示す接点形成面をＳＩＭカードの表面側（上面側）とし、図２に示す外部接続端子形成面をＳＩＭカードの裏面側（下面側）とする。
本実施の形態のＳＩＭカード１は、２枚の配線基板２Ａ、２Ｂ（以下、単に基板２Ａ，２Ｂと表現する場合がある）の間に３個の半導体チップ３（３Ｉ、３Ｍ、３Ｃ）を挟み込み、これらの半導体チップ３（３Ｉ、３Ｍ、３Ｃ）をモールド樹脂４で封止したものである。ＳＩＭカード１の外形寸法は、「Ｍｉｎｉ−ＵＩＣＣ」規格に則ったもので、長辺＝１５ｍｍ、短辺＝１２ｍｍ、厚さ＝０．７８ｍｍである。コーナー部の一箇所には、ＳＩＭカード１を携帯電話のカードスロットなどに装着する際の方向を示す斜めの切り欠き５が設けられている。また、各コーナー部には、曲率が０．８ｍｍ程度の丸みが設けられている。
図１および図３に示すように、ＳＩＭカード１の表面側には、配線基板２Ａの一面が露出している。配線基板２Ａは、本体がガラスエポキシ樹脂などの汎用樹脂からなり、その一面には、外部の送受信装置（リーダ／ライタ）とのインターフェイスを構成する８個の接点６（６ａ〜６ｈ）が形成されている。本実施の形態では、便宜上、これらの接点６が形成されている面を配線基板２Ａの裏面と表現し、接着剤８を介してモールド樹脂４と接続する面を配線基板２Ａの上面（表面）と表現する。
接点６は、ニッケルおよび金のメッキを施した銅箔からなる電極によって構成され、外部端子として機能している。配線基板２Ａの厚さは、本体と接点６とを含めて０．１５ｍｍ程度である。これらの接点６は、ＩＣチップ３Ｉの外部端子として機能している。
上記８個の接点６ａ〜６ｈへの信号の割り当ては、既存のＩＣカードやＳＩＭカードのそれと同一である。すなわち、接点６ａは電源電圧供給用端子（Ｖｃｃ）、接点６ｂはリセット信号用端子（ＲＥＳＥＴ）、接点６ｃはクロック信号用端子（ＣＬＫ）、接点６ｅは接地電圧供給用端子（Ｖｓｓ）、接点６ｇは入出力信号用端子（Ｉ／Ｏ）である。残りの接点６ｄ、６ｆ、６ｈは将来的に利用可能であるが、現状では割り当てのないノンコネクト端子（ＮＣ）である。従って、これらノンコネクト端子（接点６ｄ、６ｆ、６ｈ）は、ＳＩＭカードの目的に応じて、省略して形成してもよい。
図２および図３に示すように、ＳＩＭカード１の裏面側には、配線基板２Ｂの一面が露出している。配線基板２Ｂは、上記配線基板２Ａと同じく、ガラスエポキシ樹脂などの汎用樹脂からなる本体を有し、その一面には、表面にニッケルと金のメッキを施した銅箔からなる２０個の外部接続端子７が短辺方向に沿って２列に形成されている。配線基板２Ｂの厚さは、配線基板２Ａと同じく０．１５ｍｍ程度である。本実施の形態では、便宜上、これらの外部接続端子７が形成されている面を配線基板２Ｂの裏面と表現し、半導体チップ３が形成される面を配線基板２Ｂの上面（表面）と表現する。
本実施の形態においては、上記２０個の外部接続端子７は、配線基板２Ｂの裏面に形成され、たとえばメモリスティックＰＲＯのインターフェイスとして、データ端子（ＤＡＴＡ０〜ＤＡＴＡ３）、電源電圧供給用端子（Ｖｃｃ）、ＩＣチップ専用の電源電圧供給用端子（Ｖｃｃ−ＩＣ）、接地電圧供給用端子（Ｖｓｓ１、Ｖｓｓ２）、クロック信号用端子（ＳＣＬＫ）、挿抜検出用端子（ＩＮＳ）、バスステータス端子（ＢＳ）を例示する。また、非接触型ＩＣカードのアンテナ端子として、外部アンテナ用接続端子（ＬＡ、ＬＢ）を例示している。また、接触ＩＣカードの端子として、リセット信号用端子（ＲＥＳ）、クロック信号用端子（ＣＬＫ）、入出力用端子（Ｉ／Ｏ）を例示している。また、将来８ビットデータバス用に利用可能な端子として、リザーブ端子（ＤＡＴＡ４〜ＤＡＴＡ７）を例示している。すなわち、これらの外部接続端子７は、メモリチップ３Ｍの外部端子として機能している。
これらの外部接続端子７のうち、電源電圧供給用端子（Ｖｃｃ）および接地電圧供給用端子（Ｖｓｓ１）の長さは、他の外部接続端子７よりも長い。これは、ＳＩＭカード１を携帯電話のコネクタなどに装着した際、電源電圧供給用端子（Ｖｃｃ）および接地電圧供給用端子（Ｖｓｓ１）がコネクタの端子にいち早く接触し、他の外部接続端子７を通じて半導体チップ３に各種信号が供給されるよりも先に電源を供給することによって、半導体チップ３の誤動作を防ぐための構成とすることができる。
このように、本実施の形態のＳＩＭカード１は、その表面側および裏面側に外部端子が設けられた構造になっている。すなわち、ＳＩＭカード１の表面側（配線基板２Ａの裏面）にＩＣチップ３Ｉの外部接続端子７が設けられ、ＳＩＭカード１の裏面側（配線基板２Ｂの裏面）にメモリチップ３Ｍの外部端子７が設けられている。後述に詳細に説明するが、ＳＩＭカード１をこのような構造とすることによって、ＳＩＭカードの多機能化を推進することが出来る。
図３に示すように、配線基板２Ａと配線基板２Ｂとの間には３個の半導体チップ３が配置されている。これらの半導体チップ３は、配線基板２Ｂの上面に実装され、モールド樹脂４によって封止されている。３個の半導体チップ３は、半導体材料として、例えばシリコンからなるＩＣチップ３Ｉ、コントローラチップ３Ｃおよびメモリチップ３Ｍであり、それぞれの厚さは、０．０３ｍｍ〜０．３０ｍｍ程度である。
ＩＣチップ３Ｉの主面には、中央演算処理装置、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、ＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）などの集積回路が形成されている。ＲＯＭには、実行プログラムや暗号アルゴリズムなどが格納されている。ＲＡＭは、データ処理用のメモリとして機能し、ＥＥＰＲＯＭは、データ格納用のメモリとして機能している。
メモリチップ３Ｍの主面には、３２ＭＢ（メガバイト）〜数ＧＢ（ギガバイト）のフラッシュメモリが形成されている。フラッシュメモリは、主としてユーザデータ格納用のメモリとして機能している。コントローラチップ３Ｃの主面には、ＩＣチップ３Ｉとメモリチップ３Ｍのインタフェースを制御するための集積回路などが形成されている。
上記３個の半導体チップ３のうち、メモリチップ３Ｍとコントローラチップ３Ｃは、配線基板２Ｂの上面上に接着されて形成され、ＩＣチップ３Ｉはメモリチップ３Ｍ上に接着されて形成されている。これら３個の半導体チップ３は、金ワイヤ９を介して半導体チップ３の電極（図示せず）から配線基板２Ｂの上面上の電極２２に電気的に接続されており、配線基板２Ｂ上の電極２２は、配線基板２Ｂ内に形成されたビアホール（図示せず）を介して前記外部接続端子７に電気的に接続されている。すなわち、３個の半導体チップ３のそれぞれは、金ワイヤ９、半導体チップ３の電極、配線基板２Ｂの電極およびビアホールを介して外部接続端子７に電気的に接続されている。
上記３個の半導体チップ３を封止するモールド樹脂４は、石英フィラーなどが入った熱硬化性エポキシ樹脂などからなり、その厚さは０．４５ｍｍ程度である。モールド樹脂４の上面には、前述した配線基板２Ａが接着剤８によって接着されている。モールド樹脂４の上面と配線基板２Ａとの間に介在する上記接着剤８は、エポキシ樹脂系の非導電性接着剤からなり、その厚さは、０．０３ｍｍ程度である。
上記３個の半導体チップ３のうち、メモリチップ３Ｍ上に積層されたＩＣチップ３Ｉは、配線基板２Ａの接点６にも電気的に接続されている。すなわち、ＩＣチップ３Ｉと配線基板２Ｂとを接続する金ワイヤ９は、そのループの上端部がモールド樹脂４の上面から僅かに露出して形成されている。モールド樹脂４の上面から露出した金ワイヤ９の数は、例えば５本である。また、モールド樹脂４の上面から露出したそれぞれの金ワイヤ９の上には、導電性接着剤１０が塗布されている。さらに、導電性接着剤１０の上部の配線基板２Ａには、前述したノンコネクト端子（ＮＣ）を除く５個の接点（６ａ、６ｂ、６ｃ、６ｅ、６ｇ）のいずれかに接続された電極（図示せず）およびビアホール１１が形成されている。このように、上端部がモールド樹脂４の上面から露出した５本の金ワイヤ９のそれぞれは、導電性接着剤１０、電極およびビアホール１１を介して５個の接点（６ａ、６ｂ、６ｃ、６ｅ、６ｇ）のいずれかに電気的に接続されている。
また、ノンコネクト端子（ＮＣ）は、ＲＦインターフェイスのアンテナ端子に利用したり、ＵＳＢインターフェイスに利用することも可能である。このようにノンコネクト端子（ＮＣ）を利用することにより、ＳＩＭカード１をより多機能とすることが可能となる。
図４は、本実施の形態のＳＩＭカード１を表した斜視図である。図４に示すように、ＳＩＭカード１の表面側は配線基板２Ａで覆われて形成され、ＳＩＭカード１の裏面側は配線基板２Ｂで覆われて形成されており、ＳＩＭカード１の側面側はモールド樹脂４および接着剤８が剥き出しにされている。これは、後に詳細に説明するが、このような構造にすることで、ＳＩＭカード１の製造工程時間の短縮および製造コストを低減することができる。
次に、上記のように構成された本実施の形態のＳＩＭカードの製造方法の一例を説明する。
図５は、ＳＩＭカードの製造に用いる大型配線基板１２Ａの平面図、図６は、ＳＩＭカードの製造に用いる大型配線基板１２Ｂの平面図である。
図５に示す大型配線基板１２Ａは、前記図１に示した配線基板２Ａの接点（６ａ〜６ｈ）をマトリクス状に複数ユニット形成したものであり、図中の破線で示す領域が配線基板２Ａの１個分の占有領域（単位ユニット）である。また、図６に示す大型配線基板１２Ｂは、前記図２に示した配線基板２Ｂの２０個の外部接続端子７をマトリクス状に複数ユニット形成したものであり、図中の破線で示す領域が配線基板２Ｂの１個分の占有領域（単位ユニット）である。図には示さないが、大型配線基板１２Ａの各単位ユニットには、接点（６ａ、６ｂ、６ｃ、６ｅ、６ｇ）に接続されたビアホール１１および電極が形成されている。同様に、大型配線基板１２Ｂの各単位ユニットには、外部接続端子７に接続されたビアホールおよび電極２２が形成されている。
ＳＩＭカードを製造するには、まず、図７に示すように、大型配線基板１２Ｂの各単位ユニットに３個の半導体チップ３を実装する。ここで、大型配線基板１２Ｂの上面は後に配線基板２Ｂの上面となる面であり、半導体チップ３が形成される面である。また、大型配線基板１２Ｂの裏面は後に配線基板２Ｂの裏面となる面であり、外部接続端子７が形成される面である。
コントローラチップ３Ｃおよびメモリチップ３Ｍは、接着剤または接着フィルム（図示せず）を介して大型配線基板１２Ｂの上面上にペレット付けすることで形成し、ＩＣチップ３Ｉは、接着剤または接着フィルム（図示せず）を介してメモリチップ３Ｍ上にペレット付けすることで形成する。このとき、ＩＣチップ３Ｉをメモリチップ３Ｍの上に形成しているが、これは、メモリチップ３ＭがＩＣチップ３Ｉよりも大きい寸法であり、その面積が大きく形成されているためである。仮に相対的に面積の小さいＩＣチップ３Ｉを下にした場合、ＩＣチップ３Ｉへ金ワイヤが接続できないという不都合が生じる。従って、本実施の形態では、相対的に表面積の大きいチップを下に形成し、相対的に表面積の小さいチップを上に積層させて形成している。また、ＩＣチップ３Ｉの配置は、メモリチップ３Ｍの寸法内に配置され、ＩＣチップ３Ｉの外周がメモリチップ３Ｍの外周よりもはみ出さない位置、すなわち、メモリチップ３Ｍの外周より内側に配置されている。ＩＣチップ３Ｉをこのように配置することで、図３に示すように、金ワイヤ９を配置する領域の自由度を上げることが出来る。
次に、図８に示すように、周知のワイヤボンディング装置を使って、３個の半導体チップ３のそれぞれと大型配線基板１２Ｂの電極（図示せず）とを金ワイヤ９で結線する。このとき、大型配線基板１２Ｂの電極とＩＣチップ３Ｉとを接続する金ワイヤ９は、そのループの上端部が、後に成形するモールド樹脂４の上面（図の一点鎖線で示す位置）よりも高くなるようにボンディングする。すなわち、配線基板１２Ｂの上面を基準にして、金ワイヤ９の高さが、モールド樹脂４の高さよりも高く形成されている。また、ＩＣチップ３Ｉと配線基板１２Ｂの電極２２を接続する金ワイヤ（第１ワイヤ）９は、メモリチップ３Ｍと配線基板１２Ｂの電極２２を接続する金ワイヤ（第２ワイヤ）９よりも、その高さが高くなるように形成されている。これは、第１ワイヤ９と第２ワイヤ９が接触してしまうのを防ぐためである。
次に、図９に示すように、上記大型配線基板１２Ｂを、上金型２０Ａと下金型２０Ｂとで構成されるモールド金型２０のキャビティ２１内に装着する。このようにすると、ＩＣチップ３Ｉに接続されている金ワイヤ９の上端部は、弾性変形によって上金型２０Ａの表面に密着する。金ワイヤ９は、弾性に富んでいるので容易に変形することから、その上端部を上金型２０Ａで押さえつけても、ＩＣチップ３Ｉと金ワイヤ９との接続部にダメージを与えることがない。
次に、モールド金型２０のキャビティ２１内に溶融樹脂を注入してモールド樹脂４を成形した後、大型配線基板１２Ｂをモールド金型２０から取り出す（図１０）。このとき、ＩＣチップ３Ｉに接続されている金ワイヤ９の上端部は、モールド樹脂４の上面と同じ高さになるが、その表面には、非常に薄い樹脂の被膜（フラッシュバリ）が付着している。
そこで、金ワイヤ９の上端部を覆っている薄いフラッシュバリを除去することによって、金ワイヤ９の上端部をモールド樹脂４の上面からある程度露出させる。すなわち、金ワイヤ９の一部はモールド樹脂４の上面から露出している。フラッシュバリを除去するには、例えば短波長のレーザを使ってモールド樹脂４の上面を蒸発させる、または、スパッタリングする。あるいは、モールド樹脂４の上面をブラスト処理してもよい。さらに、ノズルの先端から高圧の水を噴射するウォータジェット処理や、モールド樹脂４を溶かす化学薬品（例えば発煙硝酸）を用いたエッチング処理などを用いることもできる。
図１１は、フラッシュバリを除去した後のモールド樹脂４の上面を示す平面図である。図に示すように、各単位ユニットの接点（６ａ、６ｂ、６ｃ、６ｅ、６ｇ）と対向する箇所に金ワイヤ９の上端部が露出している。
次に、図１２に示すように、モールド樹脂４の上面から露出した金ワイヤ９の上部に導電性接着剤１０を塗布する。導電性接着剤１０の塗布は、例えばスクリーン印刷法やポッティング法によって行う。一方、モールド樹脂４の上面のうち、金ワイヤ９が露出した領域を除く他の領域には、非導電性の接着剤８を塗布する。なお、接着剤の塗布作業を簡略化するために、非導電性の接着剤８を塗布する領域と金ワイヤ９の上部とに同時に導電性接着剤１０を塗布してもよい。金ワイヤ９の上部に塗布する導電性接着剤１０は、次の工程でモールド樹脂４の上面に大型配線基板１２Ａを貼り付ける際に容易に変形できる程度の弾性を有していることが望ましい。
また、上記の方法に代えて、図１３に示すように、金ワイヤ９の周囲に開口１３を設けた接着シート１４をモールド樹脂４の上面全体に貼り付け、その前後の工程で金ワイヤ９の上部に導電性接着剤１０を塗布してもよい。あるいは、両面に接着剤を塗布した異方性導電性フィルムをモールド樹脂４の上面全体に貼り付けてもよい。大型配線基板１２Ａの一面（モールド樹脂４と対向する面）には、ビアホール１１に接続された電極が形成されているので、モールド樹脂４の上面に異方性導電性フィルムを貼り付けてその上に大型配線基板１２Ａを重ねると、電極と接する箇所の異方性導電性フィルムのみが導通状態となり、金ワイヤ９と電極とを電気的に接続することができる。
次に、図１４に示すように、モールド樹脂４の上面に大型配線基板１２Ａを重ね合わせ、接着剤８によって両者を接着する。このようにすると、金ワイヤ９の上部に塗布された導電性接着剤１０、大型配線基板１２Ａの電極およびビアホール１１を介して接点（６ａ、６ｂ、６ｃ、６ｅ、６ｇ）のそれぞれと金ワイヤ９とが電気的に接続される。
次に、大型配線基板１２Ａ、モールド樹脂４および大型配線基板１２Ｂを単位ユニットの外縁に沿って切断することにより、前記図１〜図４に示す本実施の形態のＳＩＭカード１が得られる。前述したように、ＳＩＭカード１のコーナー部には、斜めの切り欠き５や丸みを設ける必要があるので、ノズルの先端から高圧の水を噴射するウォータジェット方式を用いて大型配線基板１２Ａ、１２Ｂとモールド樹脂４を切断することにより、切断と同時に切り欠き５や丸みを設けることができる。また、ウォータジェット方式とダイシング方式とを併用し、直線部分はダイシング方式で切断し、切り欠き５や丸みを設ける部分はウォータジェット方式で切断してもよい。ダイシング方式は、ウォータジェット方式よりも切断速度が速いので、ウォータジェット方式とダイシング方式とを併用すると、ウォータジェット方式単独での切断に比べて、切断時間を短縮することができる。また、この製造方法でＳＩＭカード１を形成する場合、直線部分はダイシング方式で一度に切断できるため、ＳＩＭカード１の１個単位の製造コストを削減することが可能である。
また、本実施の形態では、大型配線基板１２Ａ、１２Ｂを用いてモールドする方法を例示したが、ＳＩＭカード１の製造方法はこれに限られるものではなく、たとえば各ＳＩＭカード１を個別に封止させて形成するトランスファモールド法を適用して形成することも可能である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
たとえば、本実施の形態では、メモリチップ３Ｍ、ＩＣチップ３Ｉおよびコントローラチップ３Ｃで構成される例を示したが、ＩＣチップ３Ｉおよびコントローラチップ３Ｃを１チップ化してＳＩＭカード１を構成してもよい。
すなわち、図１５に示すように、フラッシュメモリを有するメモリチップ３Ｍ上にＩＣチップおよびコントローラチップを含むチップ３ＩＣの２チップ構成とする。このとき、チップ３ＩＣからは、モールド樹脂４の上面から露出する金ワイヤ（第１ワイヤ）９と、モールド樹脂４の上面から露出しない金ワイヤ（第２ワイヤ）とが混在している。ここで、上記第１ワイヤ９は、導電性接着剤１０およびビアホール１１を介して接点６と接続し、かつ、配線基板１２Ｂ上に形成された電極２２を介して外部接続端子７と接続している。また、上記第２ワイヤ９は、上記第１ワイヤよりも低い高さで形成され、配線基板２Ｂ上に形成された電極２２を介して外部接続端子７と接続している。このように、ＳＩＭカード１を２チップ構成とした場合、コントローラチップ３Ｃのスペースを省略することができるので、ＳＩＭカード１の微細化に有効である。また、省略するスペースに他の機能を有するチップまたはフラッシュメモリチップを搭載させることも可能であり、その場合、ＳＩＭカード１を、より多機能化または大容量化させることが可能となる。
また、図１６に示すように、メモリチップ３Ｍ、ＩＣチップおよびコントローラチップを含むチップ３ＩＣを１チップ化し、チップ３ＭＩＣの１チップ構成とした場合においても適用することが可能であり、前述の２チップ構成の場合と比較して、更なる微細化、多機能化または大容量化が可能となる。また、１チップ構成とすることで、チップ厚を抑制することができるため、ＳＩＭカード１の厚みを薄くすることができる。
前記実施の形態では、メモリカードの機能とＳＩＭカードの機能を有するマルチファンクションＳＩＭカードについて記載したが、カードの機能はこれらの機能を有するものに限定されない。例えばメモリカードとしての機能のみを有するもの、ＳＩＭカードとして機能のみを有するもの、あるいはメモリカードやＳＩＭカードの機能とは異なる別の機能を有する半導体チップを含んだカードなど、様々な機能を有するカードに本発明を適用することができる。例えば本実施の形態では、ＳＩＭカード１のインターフェイスとして、図２に示すようなメモリスティックＰＲＯの例を明示したが、これに限られるものではなく、マルチメディアカード、ＳＤカードまたはＵＳＢ等、目的に応じた各インターフェイスの端子構造とすることが可能である。
配線基板に搭載する半導体チップの種類や数およびそれらの組み合わせは、カードの機能に応じて種々変更可能であり、例えばメモリカードの機能のみを有するカードにおいては、電気的に消去および書き込み可能な不揮発性メモリが形成された１個または複数個のメモリチップと、このメモリチップに対するメモリインタフェース動作を制御するインタフェースコントローラチップとでシステムを構成することもできる。また、半導体チップを搭載する配線基板側の外部接続端子の数についても、必要な機能構成に応じて様々に変更可能であり、外部接続端子の数が少ない場合には、全ての外部接続端子を一列に並べて配置することも可能である。
また、封止樹脂の上面から露出させたワイヤを介して封止樹脂上の配線基板と半導体チップを接続する本発明の構造および製造方法は、カード以外の半導体パッケージにも広く適用することができる。
本発明のＳＩＭカードは、配線基板に搭載する半導体チップの種類や組み合わせを変えることによって多様な機能を実現することができるので、マルチファンクションＳＩＭカードはもとより、その他の複合機能カード、通信カードなどに広く適用することができる。
本発明の一実施の形態であるＳＩＭカードの平面図である。 本発明の一実施の形態であるＳＩＭカードの平面図である。 図１のＡ−Ａ線に沿ったＳＩＭカードの断面図である。 本発明の一実施の形態であるＳＩＭカードの斜視図である。 本発明の一実施の形態であるＳＩＭカードの製造に用いる第１の大型配線基板の平面図である。 本発明の一実施の形態であるＳＩＭカードの製造に用いる第２の大型配線基板の平面図である。 本発明の一実施の形態であるＳＩＭカードのチップ実装工程を示す断面図である。 本発明の一実施の形態であるＳＩＭカードのワイヤボンディング工程を示す断面図である。 本発明の一実施の形態であるＳＩＭカードの樹脂モールド工程を示す断面図である。 本発明の一実施の形態であるＳＩＭカードのフラッシュバリ除去工程を示す断面図である。 図１０に続くＳＩＭカードの製造方法を示す平面図である。 図１１に続くＳＩＭカードの製造方法を示す断面図である。 ＳＩＭカードの製造方法の別例を示す平面図である。 図１２に続くＳＩＭカードの製造方法を示す断面図である。 本発明の他の実施の形態であるＳＩＭカードの断面図である。 本発明の他の実施の形態であるＳＩＭカードの断面図である。
符号の説明
１ ＳＩＭカード
２Ａ、２Ｂ 配線基板
３ 半導体チップ
３Ｃ コントローラチップ
３Ｉ ＩＣチップ
３Ｍ メモリチップ
３ＩＣ チップ
３ＭＩＣ チップ
４ モールド樹脂
５ 切り欠き
６、６ａ〜６ｈ 接点
７ 外部接続端子
８ 接着剤
９ 金ワイヤ
１０ 導電性接着剤
１１ ビアホール
１２Ａ、１２Ｂ 大型配線基板
１３ 開口
１４ 接着シート
２０ モールド金型
２０Ａ 上金型
２０Ｂ 下金型
２１ キャビティ
２２ 電極

Claims (21)

  1. 一面に複数の外部接続端子が形成された第１配線基板と、前記第１配線基板の他面に実装され、複数のワイヤを介して前記第１配線基板に電気的に接続された半導体チップと、前記半導体チップおよび前記ワイヤを封止する封止樹脂と、一面に複数の接点が形成され、他面が前記封止樹脂の上面に接合された第２配線基板とを有し、
    前記第１配線基板と前記半導体チップとを電気的に接続する前記複数のワイヤは、それらのループの上端部が前記封止樹脂の上面から露出して前記第２配線基板に電気的に接続されていることを特徴とする半導体装置。
  2. 前記封止樹脂の上面から露出した前記ワイヤ上に導電性接着剤が形成され、前記ワイヤと前記第２配線基板とは、前記導電性接着剤を介して電気的に接続されていることを特徴とする請求項１記載の半導体装置。
  3. 前記半導体チップは、電気的に消去および書き込み可能な不揮発性メモリが形成された第１の半導体チップと、前記不揮発性メモリに対するメモリインタフェース動作を制御するインタフェースコントローラが形成された第２の半導体チップと、前記インタフェースコントローラから与えられた動作コマンドに従って処理を行うＩＣカードマイコンが形成された第３の半導体チップとを含み、前記第１配線基板と前記第３の半導体チップとを電気的に接続する前記複数のワイヤは、それらのループの上端部が前記封止樹脂の上面から露出して前記第２配線基板に電気的に接続されていることを特徴とする請求項１記載の半導体装置。
  4. 前記第３の半導体チップは、前記第１の半導体チップ上に積層されていることを特徴とする請求項３記載の半導体装置。
  5. 前記第２配線基板は、非導電性接着剤によって前記封止樹脂の上面に接合されていることを特徴とする請求項１記載の半導体装置。
  6. 前記第２配線基板は、前記導電性接着剤によって前記封止樹脂の上面に接合されていることを特徴とする請求項２記載の半導体装置。
  7. 前記第１配線基板、前記第２配線基板および前記封止樹脂は、Ｍｉｎｉ−ＵＩＣＣ規格に基づいた外形寸法を有することを特徴とする請求項１記載の半導体装置。
  8. 以下の工程を含む半導体装置の製造方法：
    （ａ）一面に複数の外部接続端子が形成された第１配線基板と、一面に複数の接点が形成された第２配線基板とを用意する工程、
    （ｂ）前記第１配線基板の他面に半導体チップを実装し、ワイヤを介して前記第１配線基板と前記半導体チップとを電気的に接続する工程、
    （ｃ）前記他面を上に向けた状態で、前記第１配線基板をモールド金型に装着し、前記ワイヤのループの上端部を前記モールド金型のキャビティの上面に接触させる工程、
    （ｄ）前記キャビティに樹脂を注入することによって、前記半導体チップおよび前記ワイヤを封止樹脂で封止し、前記ワイヤのループの上端部を前記封止樹脂の上面から露出させる工程、
    （ｅ）前記封止樹脂の上面に前記第２配線基板の他面を接合することによって、前記封止樹脂の上面から露出した前記ワイヤと前記第２配線基板とを電気的に接続する工程。
  9. 前記工程（ｄ）の後、前記工程（ｅ）に先立って、前記封止樹脂の上面から露出した前記ワイヤ上に導電性接着剤を形成する工程をさらに含むことを特徴とする請求項８記載の半導体装置の製造方法。
  10. 前記工程（ｄ）の後、前記工程（ｅ）に先立って、前記封止樹脂の上面から露出した前記ワイヤに付着したフラッシュバリを除去する工程をさらに含むことを特徴とする請求項８記載の半導体装置の製造方法。
  11. 前記封止樹脂の上面をレーザスパッタ処理することによって、前記フラッシュバリを除去することを特徴とする請求項１０記載の半導体装置の製造方法。
  12. 前記工程（ｅ）の後、前記第１配線基板、前記第２配線基板および前記封止樹脂を切断する工程をさらに含むことを特徴とする請求項８記載の半導体装置の製造方法。
  13. 前記第１配線基板、前記第２配線基板および前記封止樹脂を、ウォータジェット方式によって切断することを特徴とする請求項１２記載の半導体装置の製造方法。
  14. 前記第１配線基板、前記第２配線基板および前記封止樹脂を、ウォータジェット方式とダイシング方式とを併用して切断することを特徴とする請求項１２記載の半導体装置の製造方法。
  15. 前記切断工程後の前記第１配線基板、前記第２配線基板および前記封止樹脂は、Ｍｉｎｉ−ＵＩＣＣ規格に基づいた外形寸法を有することを特徴とする請求項１２記載の半導体装置の製造方法。
  16. 前記半導体チップは、電気的に消去および書き込み可能な不揮発性メモリが形成された第１の半導体チップと、前記不揮発性メモリに対するメモリインタフェース動作を制御するインタフェースコントローラが形成された第２の半導体チップと、前記インタフェースコントローラから与えられた動作コマンドに従って処理を行うＩＣカードマイコンが形成された第３の半導体チップとを含み、前記第１配線基板と前記第３の半導体チップとを電気的に接続する前記複数のワイヤは、それらのループの上端部が前記封止樹脂の上面から露出して前記第２配線基板に電気的に接続されることを特徴とする請求項８記載の半導体装置の製造方法。
  17. 上面および裏面を有する第１基板と、
    上面および裏面を有する第２基板と、
    前記第１基板の上面と前記第２基板の上面の間に形成され、前記第１基板の上面上に形成された第１半導体チップと、
    前記第１基板の上面と前記第２基板の上面の間に形成され、前記第１半導体チップ上に形成された第２半導体チップと、
    前記第１基板の裏面上に形成され、前記第１半導体チップと電気的に接続される第１端子と、
    前記第２基板の裏面上に形成され、前記第２半導体チップと電気的に接続される第２端子と、
    を有することを特徴とする半導体装置。
  18. 前記半導体装置は、さらに、
    前記第２半導体チップおよび前記第２端子に電気的に接続されるワイヤと、
    前記ワイヤ、前記第１および第２半導体チップを覆う樹脂と、
    を有し、
    前記ワイヤの一部は前記樹脂の上面から露出していることを特徴とする請求項１７記載の半導体装置。
  19. 前記半導体装置は、さらに、
    前記第２半導体チップおよび前記第２端子に電気的に接続されるワイヤと、
    前記ワイヤ、前記第１および第２半導体チップを覆う樹脂と、
    を有し、
    前記第１基板の上面を基準にして、前記ワイヤの高さは前記樹脂の高さよりも高い位置に形成されていることを特徴とする請求項１７記載の半導体装置。
  20. 前記第１半導体チップは、フラッシュメモリを有するメモリカード用のチップであり、
    前記第２半導体チップは、ＩＣカード用のチップであることを特徴とする請求項１７記載の半導体装置。
  21. 上面および裏面を有する第１基板と、
    上面および裏面を有する第２基板と、
    前記第１基板の上面と前記第２基板の上面の間に形成され、前記第１基板の上面上に形成された第１半導体チップと、
    前記第１基板の裏面上に形成され、前記第１半導体チップと電気的に接続される第１端子と、
    前記第２基板の裏面上に形成され、前記第１半導体チップと電気的に接続される第２端子と
    前記第１半導体チップ、前記第１および第２端子に電気的に接続される第１ワイヤと、
    前記第１半導体チップおよび前記第２端子に電気的に接続される第２ワイヤと、
    第１ワイヤの一部、前記第２ワイヤおよび前記第１半導体チップを覆う樹脂と、
    を有し、
    前記第１ワイヤの一部は、前記樹脂の上面から露出しており、
    前記第１基板の上面を基準にして、前記第１ワイヤの高さは前記第２ワイヤの高さよりも高い位置に形成されていることを特徴とする半導体装置。
JP2005068362A 2005-03-11 2005-03-11 半導体装置およびその製造方法 Withdrawn JP2006253430A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2005068362A JP2006253430A (ja) 2005-03-11 2005-03-11 半導体装置およびその製造方法
TW095105771A TW200731140A (en) 2005-03-11 2006-02-21 A semiconductor device and a method for manufacturing the same
CNA2006100568496A CN1832166A (zh) 2005-03-11 2006-03-09 半导体器件及其制造方法
KR1020060022185A KR20060097661A (ko) 2005-03-11 2006-03-09 반도체 장치 및 그 제조 방법
US11/371,929 US7352588B2 (en) 2005-03-11 2006-03-10 Semiconductor device and a method for manufacturing the same
US12/037,588 US20080153205A1 (en) 2005-03-11 2008-02-26 Semiconductor device and a method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005068362A JP2006253430A (ja) 2005-03-11 2005-03-11 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2006253430A true JP2006253430A (ja) 2006-09-21
JP2006253430A5 JP2006253430A5 (ja) 2008-04-24

Family

ID=36971628

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005068362A Withdrawn JP2006253430A (ja) 2005-03-11 2005-03-11 半導体装置およびその製造方法

Country Status (5)

Country Link
US (2) US7352588B2 (ja)
JP (1) JP2006253430A (ja)
KR (1) KR20060097661A (ja)
CN (1) CN1832166A (ja)
TW (1) TW200731140A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021009998A (ja) * 2019-07-02 2021-01-28 オリエント セミコンダクター エレクトロニクス，リミテッドＯｒｉｅｎｔ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｅｌｅｃｔｒｏｎｉｃｓ，Ｌｉｍｉｔｅｄ 半導体パッケージおよびその製造方法
JP7166527B2 (ja) 2016-11-04 2022-11-08 スマート パッケージング ソリューションズ チップカード用電子モジュールの製造方法

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006253430A (ja) * 2005-03-11 2006-09-21 Renesas Technology Corp 半導体装置およびその製造方法
JP4886308B2 (ja) * 2005-09-16 2012-02-29 株式会社東芝 Ｕｓｂメモリ装置
DE602005014498D1 (de) * 2005-12-30 2009-06-25 Incard Sa Modul einer IC-Karte
US8053279B2 (en) * 2007-06-19 2011-11-08 Micron Technology, Inc. Methods and systems for imaging and cutting semiconductor wafers and other semiconductor workpieces
KR20100109243A (ko) * 2009-03-31 2010-10-08 삼성전자주식회사 반도체 패키지
TWM362572U (en) * 2009-04-13 2009-08-01 Phytrex Technology Corp Signal convertor
CN102376012B (zh) * 2011-11-01 2016-10-26 上海仪电智能电子有限公司 一种双界面智能卡
US8649820B2 (en) 2011-11-07 2014-02-11 Blackberry Limited Universal integrated circuit card apparatus and related methods
EP2605188A1 (fr) * 2011-12-14 2013-06-19 Gemalto SA Procédé de fabrication de cartes à puce
EP2608114A1 (fr) * 2011-12-19 2013-06-26 Gemalto SA Procédé de fabrication d'un module à puce de circuit intégré protégé par pastille
USD703208S1 (en) 2012-04-13 2014-04-22 Blackberry Limited UICC apparatus
US8936199B2 (en) 2012-04-13 2015-01-20 Blackberry Limited UICC apparatus and related methods
USD701864S1 (en) * 2012-04-23 2014-04-01 Blackberry Limited UICC apparatus
USD729808S1 (en) * 2013-03-13 2015-05-19 Nagrastar Llc Smart card interface
USD759022S1 (en) * 2013-03-13 2016-06-14 Nagrastar Llc Smart card interface
USD758372S1 (en) * 2013-03-13 2016-06-07 Nagrastar Llc Smart card interface
CN104021415A (zh) * 2014-06-27 2014-09-03 南通富士通微电子股份有限公司 电子标签
USD736212S1 (en) * 2014-07-01 2015-08-11 Samsung Electronics Co., Ltd. Memory card
USD736213S1 (en) * 2014-07-01 2015-08-11 Samsung Electronics Co., Ltd. Memory card
USD739856S1 (en) * 2014-07-30 2015-09-29 Samsung Electronics Co., Ltd. Memory card
USD736216S1 (en) * 2014-07-30 2015-08-11 Samsung Electronics Co., Ltd. Memory card
USD780763S1 (en) * 2015-03-20 2017-03-07 Nagrastar Llc Smart card interface
USD864968S1 (en) 2015-04-30 2019-10-29 Echostar Technologies L.L.C. Smart card interface
USD783622S1 (en) * 2015-08-25 2017-04-11 Samsung Electronics Co., Ltd. Memory card
USD783621S1 (en) * 2015-08-25 2017-04-11 Samsung Electronics Co., Ltd. Memory card
CN118171678A (zh) * 2018-02-01 2024-06-11 华为技术有限公司 存储卡和终端
FR3094137A1 (fr) * 2019-03-20 2020-09-25 Stmicroelectronics (Grenoble 2) Sas Boîtier électronique comportant des pistes contactant des fils
CN112242388A (zh) * 2019-07-18 2021-01-19 华泰电子股份有限公司 半导体封装件及其制法
CN111863739B (zh) * 2020-07-29 2022-04-08 深圳市邦测检测技术有限公司 一种rf射频通信模块及其制造方法
EP4084063A1 (en) * 2021-04-30 2022-11-02 Infineon Technologies Austria AG Semiconductor module with bond wire loop exposed from a moulded body and method for fabricating the same
DE102021213437A1 (de) 2021-11-29 2023-06-01 Robert Bosch Gesellschaft mit beschränkter Haftung Schaltungsanordnung und Verfahren zum Ausbilden einer Schaltungsanordnung

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6359335B1 (en) * 1994-05-19 2002-03-19 Tessera, Inc. Method of manufacturing a plurality of semiconductor packages and the resulting semiconductor package structures
KR100386061B1 (ko) * 1995-10-24 2003-08-21 오끼 덴끼 고오교 가부시끼가이샤 크랙을방지하기위한개량된구조를가지는반도체장치및리이드프레임
EP1271640A3 (en) * 1996-07-12 2003-07-16 Fujitsu Limited Mold for manufacturing semiconductor device
US5989939A (en) * 1996-12-13 1999-11-23 Tessera, Inc. Process of manufacturing compliant wirebond packages
JP2978861B2 (ja) * 1997-10-28 1999-11-15 九州日本電気株式会社 モールドｂｇａ型半導体装置及びその製造方法
US6669487B1 (en) 2000-04-28 2003-12-30 Hitachi, Ltd. IC card
TW445608B (en) * 2000-05-19 2001-07-11 Siliconware Precision Industries Co Ltd Semiconductor package and manufacturing method thereof of lead frame without flashing
CN1259200C (zh) * 2000-10-02 2006-06-14 松下电器产业株式会社 卡型记录媒体及其制造方法
DE10209922A1 (de) * 2002-03-07 2003-10-02 Infineon Technologies Ag Elektronisches Modul, Nutzen mit zu vereinzelnden elektronischen Modulen und Verfahren zu deren Herstellung
JP2006253430A (ja) * 2005-03-11 2006-09-21 Renesas Technology Corp 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7166527B2 (ja) 2016-11-04 2022-11-08 スマート パッケージング ソリューションズ チップカード用電子モジュールの製造方法
JP2021009998A (ja) * 2019-07-02 2021-01-28 オリエント セミコンダクター エレクトロニクス，リミテッドＯｒｉｅｎｔ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｅｌｅｃｔｒｏｎｉｃｓ，Ｌｉｍｉｔｅｄ 半導体パッケージおよびその製造方法

Also Published As

Publication number Publication date
US20060205280A1 (en) 2006-09-14
US20080153205A1 (en) 2008-06-26
US7352588B2 (en) 2008-04-01
CN1832166A (zh) 2006-09-13
TW200731140A (en) 2007-08-16
KR20060097661A (ko) 2006-09-14

Similar Documents

Publication Publication Date Title
JP2006253430A (ja) 半導体装置およびその製造方法
JP4651332B2 (ja) メモリカード
US20080173995A1 (en) Memory card and manufacturing method of the same
KR100280170B1 (ko) 반도체장치용 기판과 그 제조방법, 반도체장치, 카드형 모듈 및 정보기억장치
US7630209B2 (en) Universal PCB and smart card using the same
EP1596326A2 (en) IC card module
US20110315779A1 (en) Subscriber identity module (sim) card
JP2006252390A (ja) Ｉｃカードの製造方法およびｉｃカード
JPH09327990A (ja) カード型記憶装置
US6617700B2 (en) Repairable multi-chip package and high-density memory card having the package
KR20050037963A (ko) Ｉｃ 카드
CN108496187B (zh) 用于制造芯片卡模块的方法和芯片卡
JPWO2006098145A1 (ja) Ｉｃカードおよびその製造方法
US20110309152A1 (en) Plastic card package and plastic card package manufacturing method
CN107111779B (zh) 包括互连区的单面电子模块的制造方法
US20010001507A1 (en) Substrate for a semiconductor device, a semiconductor device, a card type module, and a data memory device
KR100789893B1 (ko) 메모리 카드 및 여기에 사용되는 메모리 소자
JP2009075782A (ja) Ｉｃモジュール及びｉｃカード
JP4996179B2 (ja) Ｉｃカード、及びｉｃカードの製造方法
JP2011170525A (ja) カード基材及びこのカード基材を有するｉｃカード
KR100919218B1 (ko) 발광소자가 내장된 메모리 카드용 ｃｏｂ 타입 칩 패키지및 그 제조 방법
JP2007005443A (ja) 半導体装置およびその製造方法
JP2004139207A (ja) Ｉｃモジュール回路基板
JP5019207B2 (ja) Ｉｃカード及び通信装置
JPH11296633A (ja) Ｉｃカード

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080307

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080307

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20090114