JPH11273400A - 記憶装置 - Google Patents
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- JPH11273400A JPH11273400A JP10075187A JP7518798A JPH11273400A JP H11273400 A JPH11273400 A JP H11273400A JP 10075187 A JP10075187 A JP 10075187A JP 7518798 A JP7518798 A JP 7518798A JP H11273400 A JPH11273400 A JP H11273400A
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- memory
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Abstract
(57)【要約】
【課題】 従来のメモリカードの選別試験は、カード内
のチップごとにテストパターンを入力する方式であるた
め、内蔵されるチップの数が多いほど試験時間が長くな
るという課題があった。 【解決手段】 複数のメモリチップ（ＦＭ）とこれらの
メモリチップの選択信号（ＣＥ）および読出し・書込み
制御信号（ＷＥ）を形成するコントローラチップ（ＣＯ
ＮＴ）を内蔵したメモリカードにおいて、各メモリチッ
プのデータ入出力端子毎に、外部からのテストモード制
御信号（ＴＭＤ）と上記コントローラチップから出力さ
れる読出し・書込み制御信号とに基づいて相補的にオン
・オフされる一対の伝送手段（ＴＧ１，ＴＧ２）を設け
るとともに、一方の伝送手段はそのままコントローラチ
ップに接続し、他方の伝送手段は例えばコレクタ接地の
出力用トランジスタ（２２）などを介してコントローラ
チップに接続して、テストモードの際には上記テストモ
ード制御信号に基づいて上記コントローラチップから出
力されるチップ選択信号のいかんにかかわらず全てのチ
ップを選択状態にさせるようにした。
のチップごとにテストパターンを入力する方式であるた
め、内蔵されるチップの数が多いほど試験時間が長くな
るという課題があった。 【解決手段】 複数のメモリチップ（ＦＭ）とこれらの
メモリチップの選択信号（ＣＥ）および読出し・書込み
制御信号（ＷＥ）を形成するコントローラチップ（ＣＯ
ＮＴ）を内蔵したメモリカードにおいて、各メモリチッ
プのデータ入出力端子毎に、外部からのテストモード制
御信号（ＴＭＤ）と上記コントローラチップから出力さ
れる読出し・書込み制御信号とに基づいて相補的にオン
・オフされる一対の伝送手段（ＴＧ１，ＴＧ２）を設け
るとともに、一方の伝送手段はそのままコントローラチ
ップに接続し、他方の伝送手段は例えばコレクタ接地の
出力用トランジスタ（２２）などを介してコントローラ
チップに接続して、テストモードの際には上記テストモ
ード制御信号に基づいて上記コントローラチップから出
力されるチップ選択信号のいかんにかかわらず全てのチ
ップを選択状態にさせるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリから
なる記憶装置の検査技術さらにはメモリカードの選別試
験に適用して有効な技術に関し、例えば複数個のフラッ
シュメモリチップを内蔵したメモリカードに利用して有
効な技術に関する。
なる記憶装置の検査技術さらにはメモリカードの選別試
験に適用して有効な技術に関し、例えば複数個のフラッ
シュメモリチップを内蔵したメモリカードに利用して有
効な技術に関する。
【０００２】
【従来の技術】従来、複数個のメモリチップを内蔵した
メモリカードの選別試験は、メモリカードに設けられて
いる端子よりテストパターンを入力してメモリチップを
一つずつ選択してそのチップから出力される全ての信号
を判定する方法が一般的であった。
メモリカードの選別試験は、メモリカードに設けられて
いる端子よりテストパターンを入力してメモリチップを
一つずつ選択してそのチップから出力される全ての信号
を判定する方法が一般的であった。
【０００３】
【発明が解決しようとする課題】上記メモリカードの選
別試験は、カード内のチップごとにテストパターンを入
力する方式であるため、内蔵されるチップの数が多いほ
ど試験時間が長くなるという課題があった。特に、電気
的に一括消去可能なフラッシュメモリのような不揮発性
メモリを内蔵したメモリカードは、データの書込み、消
去時間がＲＡＭのような揮発性のメモリに比べて長いた
め一層試験時間が長くなるという欠点がある。しかも、
メモリカードは年を追うごとに大容量化され内蔵される
チップ数も増加する傾向があるため、短時間に選別試験
が可能な技術が望まれていた。
別試験は、カード内のチップごとにテストパターンを入
力する方式であるため、内蔵されるチップの数が多いほ
ど試験時間が長くなるという課題があった。特に、電気
的に一括消去可能なフラッシュメモリのような不揮発性
メモリを内蔵したメモリカードは、データの書込み、消
去時間がＲＡＭのような揮発性のメモリに比べて長いた
め一層試験時間が長くなるという欠点がある。しかも、
メモリカードは年を追うごとに大容量化され内蔵される
チップ数も増加する傾向があるため、短時間に選別試験
が可能な技術が望まれていた。
【０００４】この発明の目的は、メモリカードの選別試
験に要する時間の大幅な短縮を可能にする技術を提供す
ることにある。
験に要する時間の大幅な短縮を可能にする技術を提供す
ることにある。
【０００５】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【０００７】すなわち、複数のメモリチップとこれらの
メモリチップの選択信号および読出し・書込み制御信号
を形成するコントローラチップを内蔵したメモリカード
のような記憶装置において、各メモリチップのデータ入
出力端子毎に、外部からのテストモード制御信号と上記
コントローラチップから出力される読出し・書込み制御
信号とに基づいて相補的にオン・オフされる一対の伝送
手段を設けるとともに、一方の伝送手段はそのままカー
ドのコントローラチップに接続し、他方の伝送手段は例
えばコレクタ接地の出力用トランジスタなどを介してカ
ードのコントローラチップに接続して、テストモードの
際には上記テストモード制御信号に基づいて上記コント
ローラチップから出力されるチップ選択信号のいかんに
かかわらず全てのチップを選択状態へ移行可能に構成し
たものである。
メモリチップの選択信号および読出し・書込み制御信号
を形成するコントローラチップを内蔵したメモリカード
のような記憶装置において、各メモリチップのデータ入
出力端子毎に、外部からのテストモード制御信号と上記
コントローラチップから出力される読出し・書込み制御
信号とに基づいて相補的にオン・オフされる一対の伝送
手段を設けるとともに、一方の伝送手段はそのままカー
ドのコントローラチップに接続し、他方の伝送手段は例
えばコレクタ接地の出力用トランジスタなどを介してカ
ードのコントローラチップに接続して、テストモードの
際には上記テストモード制御信号に基づいて上記コント
ローラチップから出力されるチップ選択信号のいかんに
かかわらず全てのチップを選択状態へ移行可能に構成し
たものである。
【０００８】上記した手段によれば、選別試験の際に装
置内のすべてのメモリチップに対して同時テストパター
ンを入力して記憶させ、かつ全てのメモリチップから同
時に記憶データを読み出してそれらのワイヤードオア論
理をとった信号を装置のデータ入出力用端子から出力さ
せることができるため、１チップずつ順番にテストパタ
ーンの入力および出力を行なう従来の選別試験方法に比
べて大幅に試験時間を短縮することが可能となる。
置内のすべてのメモリチップに対して同時テストパター
ンを入力して記憶させ、かつ全てのメモリチップから同
時に記憶データを読み出してそれらのワイヤードオア論
理をとった信号を装置のデータ入出力用端子から出力さ
せることができるため、１チップずつ順番にテストパタ
ーンの入力および出力を行なう従来の選別試験方法に比
べて大幅に試験時間を短縮することが可能となる。
【０００９】特に、上記メモリチップが不揮発性メモリ
チップである場合には、ＲＡＭなどに比べてデータの書
込みや消去に時間を要するため、複数のチップに対して
テストパターン同時に入力して同時に出力を判定するこ
とによる試験時間の短縮の効果が極めて大きいという利
点がある。
チップである場合には、ＲＡＭなどに比べてデータの書
込みや消去に時間を要するため、複数のチップに対して
テストパターン同時に入力して同時に出力を判定するこ
とによる試験時間の短縮の効果が極めて大きいという利
点がある。
【００１０】また、上記他方の伝送手段と出力用トラン
ジスタとの間には各メモリチップから読み出されたデー
タ信号を反転した信号を出力可能な手段を設けるように
した。これによって、データ“０”を書込み不能なビッ
トを有する不良メモリチップとデータ“１”を書込み不
能なビットを有する不良メモリチップのいずれの不良を
も検出することができる。
ジスタとの間には各メモリチップから読み出されたデー
タ信号を反転した信号を出力可能な手段を設けるように
した。これによって、データ“０”を書込み不能なビッ
トを有する不良メモリチップとデータ“１”を書込み不
能なビットを有する不良メモリチップのいずれの不良を
も検出することができる。
【００１１】さらに、上記伝送手段を介して各メモリチ
ップのデータ入出力端子が接続される装置のコントロー
ラチップの入出力端子は、各メモリチップの入出力デー
タの同一ビット同士で共通化させるようにしても良い
が、各メモリチップごとにデータ入出力端子を共通のコ
ントローラチップの入出力端子に接続可能に構成しても
良い。これによって、短時間に選別試験が可能な上に装
置内のどのメモリチップが不良であるか識別して検出す
ることが可能となる。その結果、不良チップを内蔵する
記憶装置は、検出された不良チップを使用できないよう
に処理をして全体の容量を１ランク下げた良品として
（例えば３０Ｍバイトのメモリカードなら１５Ｍバイト
のメモリカードなどとして）提供することもできるよう
になる。
ップのデータ入出力端子が接続される装置のコントロー
ラチップの入出力端子は、各メモリチップの入出力デー
タの同一ビット同士で共通化させるようにしても良い
が、各メモリチップごとにデータ入出力端子を共通のコ
ントローラチップの入出力端子に接続可能に構成しても
良い。これによって、短時間に選別試験が可能な上に装
置内のどのメモリチップが不良であるか識別して検出す
ることが可能となる。その結果、不良チップを内蔵する
記憶装置は、検出された不良チップを使用できないよう
に処理をして全体の容量を１ランク下げた良品として
（例えば３０Ｍバイトのメモリカードなら１５Ｍバイト
のメモリカードなどとして）提供することもできるよう
になる。
【００１２】また、上記出力用トランジスタは、エミッ
タ端子が上記コントローラチップの入出力端子に接続さ
れたコレクタ接地のバイポーラ・トランジスタにより構
成するようにした。これによって、バッファ回路等を用
いて出力する場合に比べて素子数を減らし、占有面積を
小さくすることができるとともに、コントローラチップ
の入出力端子までの配線（プリント配線）の有する寄生
抵抗や寄生容量などの負荷を容易に駆動することができ
る。
タ端子が上記コントローラチップの入出力端子に接続さ
れたコレクタ接地のバイポーラ・トランジスタにより構
成するようにした。これによって、バッファ回路等を用
いて出力する場合に比べて素子数を減らし、占有面積を
小さくすることができるとともに、コントローラチップ
の入出力端子までの配線（プリント配線）の有する寄生
抵抗や寄生容量などの負荷を容易に駆動することができ
る。
【００１３】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。
面に基づいて説明する。
【００１４】図１は、本発明を適用したフラッシュメモ
リカードの第１の実施例を示す。
リカードの第１の実施例を示す。
【００１５】この実施例のメモリカードは、特に制限さ
れないが、ｎ個のフラッシュメモリチップＦＭ１〜ＦＭ
ｎと、外部から入力されるアドレス信号や制御信号に基
づいて各メモリチップに対する選択信号ＣＥ１〜ＣＥｎ
および読出し・書込み制御信号／ＷＥ（ロウレベルのと
き書込みが有効）を形成する制御用チップとしてのコン
トローラチップＣＯＮＴが、プリント配線基板１０上に
搭載され、全体が樹脂等によりモールドされて構成され
る。上記コントローラチップＣＯＮＴは１個ないし数個
の半導体チップで構成され、基板１０上に形成されたア
ドレスバス１１およびコントロールバス１２を介して外
部端子１３，１４に接続されている。また、コントロー
ラチップＣＯＮＴとフラッシュメモリチップＦＭ１〜Ｆ
Ｍｎとの間は別のバス１８を介して接続されている。
れないが、ｎ個のフラッシュメモリチップＦＭ１〜ＦＭ
ｎと、外部から入力されるアドレス信号や制御信号に基
づいて各メモリチップに対する選択信号ＣＥ１〜ＣＥｎ
および読出し・書込み制御信号／ＷＥ（ロウレベルのと
き書込みが有効）を形成する制御用チップとしてのコン
トローラチップＣＯＮＴが、プリント配線基板１０上に
搭載され、全体が樹脂等によりモールドされて構成され
る。上記コントローラチップＣＯＮＴは１個ないし数個
の半導体チップで構成され、基板１０上に形成されたア
ドレスバス１１およびコントロールバス１２を介して外
部端子１３，１４に接続されている。また、コントロー
ラチップＣＯＮＴとフラッシュメモリチップＦＭ１〜Ｆ
Ｍｎとの間は別のバス１８を介して接続されている。
【００１６】この実施例では、上記各メモリチップＦＭ
１〜ＦＭｎのデータ入出力端子ごとテスト用入出力回路
２０が設けられており、各メモリチップの対応するテス
ト用入出力回路２０同士は、コントローラチップＣＯＮ
Ｔの入出力端子にそれぞれ共通に接続される。すなわ
ち、この実施例のメモリチップＦＭ１〜ＦＭｎは各々１
６個のデータ入出力端子Ｄ０〜Ｄ１５を備えており、各
メモリチップの第１のデータ入出力端子Ｄ０は対応して
設けられているテスト用入出力回路２０を介してコント
ローラチップＣＯＮＴの第１の入出力端子Ｉ／Ｏ０に接
続され、各メモリチップの第２のデータ入出力端子はコ
ントローラチップＣＯＮＴの第２の入出力端子に、ま
た、第３のデータ入出力端子はコントローラチップＣＯ
ＮＴの第３の入出力端子に接続される。以下同様にし
て、メモリチップの各データ入出力端子は対応するコン
トローラチップＣＯＮＴの入出力端子にそれぞれ接続さ
れている。
１〜ＦＭｎのデータ入出力端子ごとテスト用入出力回路
２０が設けられており、各メモリチップの対応するテス
ト用入出力回路２０同士は、コントローラチップＣＯＮ
Ｔの入出力端子にそれぞれ共通に接続される。すなわ
ち、この実施例のメモリチップＦＭ１〜ＦＭｎは各々１
６個のデータ入出力端子Ｄ０〜Ｄ１５を備えており、各
メモリチップの第１のデータ入出力端子Ｄ０は対応して
設けられているテスト用入出力回路２０を介してコント
ローラチップＣＯＮＴの第１の入出力端子Ｉ／Ｏ０に接
続され、各メモリチップの第２のデータ入出力端子はコ
ントローラチップＣＯＮＴの第２の入出力端子に、ま
た、第３のデータ入出力端子はコントローラチップＣＯ
ＮＴの第３の入出力端子に接続される。以下同様にし
て、メモリチップの各データ入出力端子は対応するコン
トローラチップＣＯＮＴの入出力端子にそれぞれ接続さ
れている。
【００１７】さらに、この実施例のメモリカード１０に
は、上記コントローラチップＣＯＮＴから各メモリチッ
プＦＭ１〜ＦＭｎに対して供給されるチップ選択信号Ｃ
Ｅ１〜ＣＥ８を一方の入力とし、他方の入力に外部から
供給されるテストモード信号ＴＭＤ（ハイレベルが有
効）が与えられるようにされたＮＯＲゲートＧ１〜Ｇ８
が各メモリチップＦＭ１〜ＦＭｎごとに設けられてい
る。これとともに、全メモリチップＦＭ１〜ＦＭｎに対
して出力される共通の読出し・書込み制御信号／ＷＥを
一方の入力とし、他方の入力に外部から供給されるテス
トモード信号ＴＭＤが与えられるようにされたＡＮＤゲ
ートＧ２０が設けられ、このＡＮＤゲートＧ２０の出力
信号によって各データ入出力端子ごとに設けられた上記
テスト用入出力回路２０が制御されるように構成されて
いる。１５はメモリチップＦＭ１〜ＦＭｎおよびコント
ローラチップＣＯＮＴに供給される電源電圧Ｖｄｄが印
加される外部電源端子、１６はテスト用入出力回路２０
に供給される電源電圧Ｖｃｃ（＞Ｖｄｄ）が印加される
外部電源端子、１７はカード内のすべての回路に供給さ
れる接地電位が印加される外部接地端子である。電源電
圧Ｖｃｃはカード内部でＶｄｄから発生するようにして
も良い。
は、上記コントローラチップＣＯＮＴから各メモリチッ
プＦＭ１〜ＦＭｎに対して供給されるチップ選択信号Ｃ
Ｅ１〜ＣＥ８を一方の入力とし、他方の入力に外部から
供給されるテストモード信号ＴＭＤ（ハイレベルが有
効）が与えられるようにされたＮＯＲゲートＧ１〜Ｇ８
が各メモリチップＦＭ１〜ＦＭｎごとに設けられてい
る。これとともに、全メモリチップＦＭ１〜ＦＭｎに対
して出力される共通の読出し・書込み制御信号／ＷＥを
一方の入力とし、他方の入力に外部から供給されるテス
トモード信号ＴＭＤが与えられるようにされたＡＮＤゲ
ートＧ２０が設けられ、このＡＮＤゲートＧ２０の出力
信号によって各データ入出力端子ごとに設けられた上記
テスト用入出力回路２０が制御されるように構成されて
いる。１５はメモリチップＦＭ１〜ＦＭｎおよびコント
ローラチップＣＯＮＴに供給される電源電圧Ｖｄｄが印
加される外部電源端子、１６はテスト用入出力回路２０
に供給される電源電圧Ｖｃｃ（＞Ｖｄｄ）が印加される
外部電源端子、１７はカード内のすべての回路に供給さ
れる接地電位が印加される外部接地端子である。電源電
圧Ｖｃｃはカード内部でＶｄｄから発生するようにして
も良い。
【００１８】なお、上記実施例では、テストモード信号
ＴＭＤが入力される端子にプルダウン抵抗Ｒｄが接続さ
れており、通常使用状態でこの端子がオープン状態（何
も電圧が印加されない状態）にされても、誤ってテスト
モードに入らないように構成されている。また、上記テ
ストモード信号ＴＭＤは、カードに空き端子があるとき
はその端子から、また空き端子がないときは例えばコン
トローラチップから出力するように構成することができ
る。その場合、コントローラチップは、外部より入力さ
れる制御信号の未使用の組合わせに基づいて、テストモ
ードが指示されているか判定して制御信号ＴＭＤを形成
するように構成することができる。
ＴＭＤが入力される端子にプルダウン抵抗Ｒｄが接続さ
れており、通常使用状態でこの端子がオープン状態（何
も電圧が印加されない状態）にされても、誤ってテスト
モードに入らないように構成されている。また、上記テ
ストモード信号ＴＭＤは、カードに空き端子があるとき
はその端子から、また空き端子がないときは例えばコン
トローラチップから出力するように構成することができ
る。その場合、コントローラチップは、外部より入力さ
れる制御信号の未使用の組合わせに基づいて、テストモ
ードが指示されているか判定して制御信号ＴＭＤを形成
するように構成することができる。
【００１９】さらに、図１の実施例では、テスト用入出
力回路２０が各々別個の回路として示されているが、こ
れらの回路は１つの半導体チップ上にまとめて形成して
おいたり、あるいはコントローラチップＣＯＮＴへ取り
込んで１チップ化することも可能である。
力回路２０が各々別個の回路として示されているが、こ
れらの回路は１つの半導体チップ上にまとめて形成して
おいたり、あるいはコントローラチップＣＯＮＴへ取り
込んで１チップ化することも可能である。
【００２０】図２には、上記テスト用入出力回路の具体
的な回路構成例が示されている。この実施例のテスト用
入出力回路２０は、メモリチップのデータ入出力端子Ｄ
ｉ（ｉ＝０〜１５）とコントローラチップＣＯＮＴの入
出力端子Ｉ／Ｏｉとの間に一対のＰチャネルＭＯＳＦＥ
ＴとＮチャネルＭＯＳＦＥＴとが並列接続されたＣＭＯ
Ｓトランスミッションゲートからなる伝送手段ＴＧ１，
ＴＧ２が並列に設けられているとともに、一方の伝送手
段ＴＧ１とコントローラチップＣＯＮＴの入出力端子Ｉ
／Ｏｉとの間にはレベル変換回路２１とコレクタ接地の
バイポーラ・トランジスタからなる出力用トランジスタ
２２とが設けられている。
的な回路構成例が示されている。この実施例のテスト用
入出力回路２０は、メモリチップのデータ入出力端子Ｄ
ｉ（ｉ＝０〜１５）とコントローラチップＣＯＮＴの入
出力端子Ｉ／Ｏｉとの間に一対のＰチャネルＭＯＳＦＥ
ＴとＮチャネルＭＯＳＦＥＴとが並列接続されたＣＭＯ
Ｓトランスミッションゲートからなる伝送手段ＴＧ１，
ＴＧ２が並列に設けられているとともに、一方の伝送手
段ＴＧ１とコントローラチップＣＯＮＴの入出力端子Ｉ
／Ｏｉとの間にはレベル変換回路２１とコレクタ接地の
バイポーラ・トランジスタからなる出力用トランジスタ
２２とが設けられている。
【００２１】レベル変換回路２１は、例えば一対のＰチ
ャネルＭＯＳＦＥＴ ＭＰ１，ＭＰ２と一対のＮチャネ
ルＭＯＳＦＥＴ ＭＮ１，ＭＮ２とからなり互いのドレ
イン端子がＰＭＯＳ ＭＰ１，ＭＰ２のゲート端子に交
差結合されたＣＭＯＳラッチ型回路で構成され、各メモ
リチップから出力されるＴＴＬレベルの信号をコレクタ
接地のバイポーラ・トランジスタ２２の出力に変換し、
出力レベルの２値化を実現している。そして、各出力ト
ランジスタ２２のエミッタ端子は共通結合され、ＣＭＯ
ＳトランスミッションゲートからなるスイッチＳＷおよ
び抵抗Ｒｃを介して接地点に接続され、ワイヤードＯＲ
論理をとった出力がコントローラチップＣＯＮＴの入出
力端子に供給されるように構成されている。
ャネルＭＯＳＦＥＴ ＭＰ１，ＭＰ２と一対のＮチャネ
ルＭＯＳＦＥＴ ＭＮ１，ＭＮ２とからなり互いのドレ
イン端子がＰＭＯＳ ＭＰ１，ＭＰ２のゲート端子に交
差結合されたＣＭＯＳラッチ型回路で構成され、各メモ
リチップから出力されるＴＴＬレベルの信号をコレクタ
接地のバイポーラ・トランジスタ２２の出力に変換し、
出力レベルの２値化を実現している。そして、各出力ト
ランジスタ２２のエミッタ端子は共通結合され、ＣＭＯ
ＳトランスミッションゲートからなるスイッチＳＷおよ
び抵抗Ｒｃを介して接地点に接続され、ワイヤードＯＲ
論理をとった出力がコントローラチップＣＯＮＴの入出
力端子に供給されるように構成されている。
【００２２】上記一対の伝送手段ＴＧ１，ＴＧ２は、テ
ストモード制御信号ＴＭＤと読出し・書込み制御信号／
ＷＥとを入力信号とする前記ＡＮＤゲートＧ２０の出力
信号によって制御され、テストモード制御信号ＴＭＤが
テストモードでない通常動作モードを示すロウレベルに
されているときは、ＴＧ１，ＴＧ２のうちＴＧ２が導通
状態にされて、メモリチップのデータ入出力端子Ｄｉと
コントローラチップＣＯＮＴの入出力端子Ｉ／Ｏｉとの
間を直結する。これによって、通常モードでは、メモリ
チップのデータ入出力端子Ｄｉから出力されたデータ信
号は直ちにコントローラチップＣＯＮＴの入出力端子Ｉ
／ＯｉよりコントローラチップＣＯＮＴへ入力される一
方、コントローラチップＣＯＮＴの入出力端子Ｉ／Ｏｉ
より出力されたデータ信号はメモリチップのデータ入出
力端子Ｄｉに供給される。
ストモード制御信号ＴＭＤと読出し・書込み制御信号／
ＷＥとを入力信号とする前記ＡＮＤゲートＧ２０の出力
信号によって制御され、テストモード制御信号ＴＭＤが
テストモードでない通常動作モードを示すロウレベルに
されているときは、ＴＧ１，ＴＧ２のうちＴＧ２が導通
状態にされて、メモリチップのデータ入出力端子Ｄｉと
コントローラチップＣＯＮＴの入出力端子Ｉ／Ｏｉとの
間を直結する。これによって、通常モードでは、メモリ
チップのデータ入出力端子Ｄｉから出力されたデータ信
号は直ちにコントローラチップＣＯＮＴの入出力端子Ｉ
／ＯｉよりコントローラチップＣＯＮＴへ入力される一
方、コントローラチップＣＯＮＴの入出力端子Ｉ／Ｏｉ
より出力されたデータ信号はメモリチップのデータ入出
力端子Ｄｉに供給される。
【００２３】なお、このとき入力されたデータ信号はコ
ントローラチップＣＯＮＴの入出力端子Ｉ／Ｏｉを共通
にする他のメモリチップにも供給されるが、通常モード
では各メモリチップはコントローラチップから出力され
るチップ選択信号ＣＥ１〜ＣＥｎによっていずれか一つ
のみが有効化されているため、選択されたメモリチップ
のみが入力されたデータを取り込み、内部のメモリセル
に書込みが行なわれる。
ントローラチップＣＯＮＴの入出力端子Ｉ／Ｏｉを共通
にする他のメモリチップにも供給されるが、通常モード
では各メモリチップはコントローラチップから出力され
るチップ選択信号ＣＥ１〜ＣＥｎによっていずれか一つ
のみが有効化されているため、選択されたメモリチップ
のみが入力されたデータを取り込み、内部のメモリセル
に書込みが行なわれる。
【００２４】上記テストモード制御信号ＴＭＤがテスト
モードを示すハイレベルにされているときは、コントロ
ーラチップから出力される読出し・書込み制御信号／Ｗ
Ｅに応じて伝送手段ＴＧ１，ＴＧ２のうち一方が導通状
態にされる。具体的には、テストモードのときに読出し
・書込み制御信号／ＷＥが書込みを示すロウレベルにさ
れると、ＴＧ１，ＴＧ２のうちＴＧ２が導通状態にされ
て、メモリチップのデータ入出力端子Ｄｉとコントロー
ラチップＣＯＮＴの入出力端子Ｉ／Ｏｉとの間を直結す
る。これによって、通常モードでは、メモリチップのデ
ータ入出力端子Ｄｉから出力されたデータ信号は直ちに
コントローラチップＣＯＮＴの入出力端子Ｉ／Ｏｉより
コントローラチップＣＯＮＴへ入力される一方、コント
ローラチップＣＯＮＴの入出力端子Ｉ／Ｏｉより出力さ
れたデータ信号はメモリチップのデータ入出力端子Ｄｉ
に供給される。しかも、このとき入力されたデータ信号
はコントローラチップＣＯＮＴの入出力端子Ｉ／Ｏｉを
共通にする他のメモリチップにも供給されるが、テスト
モードではコントローラチップＣＯＮＴから出力される
チップ選択信号ＣＥ１〜ＣＥｎとテストモード信号ＴＭ
Ｄとを入力とするＮＯＲゲートＧ１〜Ｇｎの出力がすべ
てロウレベルにされるため、全メモリチップが有効化さ
れる。そのため、テストモードでは、すべてのメモリチ
ップがコントローラチップＣＯＮＴの入出力端子より出
力されたデータを取り込み内部のメモリセルに書込みが
行なわれる。
モードを示すハイレベルにされているときは、コントロ
ーラチップから出力される読出し・書込み制御信号／Ｗ
Ｅに応じて伝送手段ＴＧ１，ＴＧ２のうち一方が導通状
態にされる。具体的には、テストモードのときに読出し
・書込み制御信号／ＷＥが書込みを示すロウレベルにさ
れると、ＴＧ１，ＴＧ２のうちＴＧ２が導通状態にされ
て、メモリチップのデータ入出力端子Ｄｉとコントロー
ラチップＣＯＮＴの入出力端子Ｉ／Ｏｉとの間を直結す
る。これによって、通常モードでは、メモリチップのデ
ータ入出力端子Ｄｉから出力されたデータ信号は直ちに
コントローラチップＣＯＮＴの入出力端子Ｉ／Ｏｉより
コントローラチップＣＯＮＴへ入力される一方、コント
ローラチップＣＯＮＴの入出力端子Ｉ／Ｏｉより出力さ
れたデータ信号はメモリチップのデータ入出力端子Ｄｉ
に供給される。しかも、このとき入力されたデータ信号
はコントローラチップＣＯＮＴの入出力端子Ｉ／Ｏｉを
共通にする他のメモリチップにも供給されるが、テスト
モードではコントローラチップＣＯＮＴから出力される
チップ選択信号ＣＥ１〜ＣＥｎとテストモード信号ＴＭ
Ｄとを入力とするＮＯＲゲートＧ１〜Ｇｎの出力がすべ
てロウレベルにされるため、全メモリチップが有効化さ
れる。そのため、テストモードでは、すべてのメモリチ
ップがコントローラチップＣＯＮＴの入出力端子より出
力されたデータを取り込み内部のメモリセルに書込みが
行なわれる。
【００２５】これに対し、テストモードのときに読出し
・書込み制御信号／ＷＥが読出しを示すハイレベルにさ
れると、伝送手段ＴＧ１，ＴＧ２のうちＴＧ１が導通状
態にされて、メモリチップのデータ入出力端子Ｄｉを対
応するテスト用入出力回路２０に接続させる。これによ
って、テストモードでは、メモリチップのデータ入出力
端子Ｄｉから出力された読出しデータ信号はテスト用入
出力回路２０に供給されてレベル変換され、読出しデー
タに応じて出力トランジスタ２２がオン、またはオフ状
態にされる。このオン、オフ状態に応じた信号がコント
ローラチップＣＯＮＴの入出力端子Ｉ／Ｏｉよりコント
ローラチップＣＯＮＴへ入力される。しかも、このと
き、全メモリチップの対応するテスト用入出力回路が共
通のコントローラチップ入出力端子に接続されているた
め、複数（１６個）のテスト用入出力回路の出力信号の
ワイヤードオア論理をとったレベルがコントローラチッ
プＣＯＮＴの入出力端子に現れることとなる。
・書込み制御信号／ＷＥが読出しを示すハイレベルにさ
れると、伝送手段ＴＧ１，ＴＧ２のうちＴＧ１が導通状
態にされて、メモリチップのデータ入出力端子Ｄｉを対
応するテスト用入出力回路２０に接続させる。これによ
って、テストモードでは、メモリチップのデータ入出力
端子Ｄｉから出力された読出しデータ信号はテスト用入
出力回路２０に供給されてレベル変換され、読出しデー
タに応じて出力トランジスタ２２がオン、またはオフ状
態にされる。このオン、オフ状態に応じた信号がコント
ローラチップＣＯＮＴの入出力端子Ｉ／Ｏｉよりコント
ローラチップＣＯＮＴへ入力される。しかも、このと
き、全メモリチップの対応するテスト用入出力回路が共
通のコントローラチップ入出力端子に接続されているた
め、複数（１６個）のテスト用入出力回路の出力信号の
ワイヤードオア論理をとったレベルがコントローラチッ
プＣＯＮＴの入出力端子に現れることとなる。
【００２６】従って、すべてのメモリチップのメモリセ
ルにデータ“０”を書き込んで読出しを行なった結果、
コントローラチップＣＯＮＴの入出力端子のうち一つで
もハイレベルになっていれば、いずれかのメモリチップ
内にデータ“０”の書込みが行なえないハイ固定の不良
メモリセルが存在していることを検出することができ
る。
ルにデータ“０”を書き込んで読出しを行なった結果、
コントローラチップＣＯＮＴの入出力端子のうち一つで
もハイレベルになっていれば、いずれかのメモリチップ
内にデータ“０”の書込みが行なえないハイ固定の不良
メモリセルが存在していることを検出することができ
る。
【００２７】図３には、上記テスト用入出力回路２０の
他の回路構成例が示されている。この実施例のテスト用
入出力回路は、メモリチップ内にデータ“０”の書込み
が行なえないハイ固定の不良メモリセルがあるか否かの
検出の他、メモリチップ内にデータ“１”の書込みが行
なえないロウ固定の不良メモリセルがあるか否かも検出
できるようにしたもので、図２のテスト用入出力回路２
０に若干の回路を追加したものである。
他の回路構成例が示されている。この実施例のテスト用
入出力回路は、メモリチップ内にデータ“０”の書込み
が行なえないハイ固定の不良メモリセルがあるか否かの
検出の他、メモリチップ内にデータ“１”の書込みが行
なえないロウ固定の不良メモリセルがあるか否かも検出
できるようにしたもので、図２のテスト用入出力回路２
０に若干の回路を追加したものである。
【００２８】具体的には、テスト用入出力回路２０のレ
ベル変換回路２１と出力用トランジスタ２２との間に、
レベル変換回路２１の真と偽の出力ノードＮ１，Ｎ２の
電位を選択的に伝送可能な伝送手段ＴＧ１１，ＴＧ１２
を設け、この伝送手段ＴＧ１１，ＴＧ１２をハイ固定不
良検出かロウ固定不良検出かを示す信号Ｈ／Ｌによって
制御するように構成される。上記伝送手段ＴＧ１１，Ｔ
Ｇ１２もＴＧ１，ＴＧ２と同様に、一対のＰチャネルＭ
ＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとが並列接続され
たＣＭＯＳトランスミッションゲートにより構成するこ
とができる。ＣＭＯＳトランスミッションゲートを使用
することにより、信号のレベル落ちを防止することがで
きる。
ベル変換回路２１と出力用トランジスタ２２との間に、
レベル変換回路２１の真と偽の出力ノードＮ１，Ｎ２の
電位を選択的に伝送可能な伝送手段ＴＧ１１，ＴＧ１２
を設け、この伝送手段ＴＧ１１，ＴＧ１２をハイ固定不
良検出かロウ固定不良検出かを示す信号Ｈ／Ｌによって
制御するように構成される。上記伝送手段ＴＧ１１，Ｔ
Ｇ１２もＴＧ１，ＴＧ２と同様に、一対のＰチャネルＭ
ＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとが並列接続され
たＣＭＯＳトランスミッションゲートにより構成するこ
とができる。ＣＭＯＳトランスミッションゲートを使用
することにより、信号のレベル落ちを防止することがで
きる。
【００２９】なお、上記ハイ固定不良検出かロウ固定不
良検出かを示す信号Ｈ／Ｌは、テストモード信号ＴＭＤ
と同様に、カードに空き端子があるときはその端子か
ら、また空き端子がないときは例えばコントローラチッ
プから出力するように構成することができる。その場
合、コントローラチップは、外部より入力される制御信
号の未使用の組合わせに基づいて、いずれのテストモー
ドが指示されているか判定して制御信号Ｈ／Ｌを形成す
るように構成すればよい。また、伝送手段ＴＧ１１，Ｔ
Ｇ１２を設ける代わりに、制御信号Ｈ／Ｌによって制御
されてメモリチップから読み出されたデータ信号の真と
偽の信号を出力可能な論理ゲートを設けるようにしても
よい。
良検出かを示す信号Ｈ／Ｌは、テストモード信号ＴＭＤ
と同様に、カードに空き端子があるときはその端子か
ら、また空き端子がないときは例えばコントローラチッ
プから出力するように構成することができる。その場
合、コントローラチップは、外部より入力される制御信
号の未使用の組合わせに基づいて、いずれのテストモー
ドが指示されているか判定して制御信号Ｈ／Ｌを形成す
るように構成すればよい。また、伝送手段ＴＧ１１，Ｔ
Ｇ１２を設ける代わりに、制御信号Ｈ／Ｌによって制御
されてメモリチップから読み出されたデータ信号の真と
偽の信号を出力可能な論理ゲートを設けるようにしても
よい。
【００３０】図４は、本発明を適用したフラッシュメモ
リカードの第２の実施例を示す。図１の実施例では、テ
スト用入出力回路を介して各メモリチップのデータ入出
力端子が接続されるコントローラチップＣＯＮＴの入出
力端子が、各メモリチップの同一ビット同士で共用する
ように構成されているのに対し、図４の実施例では各メ
モリチップごとに全データ入出力端子Ｄ０〜Ｄ１５を共
通のコントローラチップ入出力端子Ｉ／Ｏｉに接続可能
に構成したものである。すなわち、図４の実施例では、
例えばメモリチップＦＭ１のテスト用入出力回路２０は
ワイヤードオア結合されて切換えスイッチＳＷ１を介し
てコントローラチップＣＯＮＴの入出力端子Ｉ／Ｏ０に
共通に接続可能にされ、メモリチップＦＭｎのテスト用
入出力回路２０はワイヤードオア結合されて切換えスイ
ッチＳＷｎを介して共通のコントローラチップＣＯＮＴ
の入出力端子Ｉ／Ｏｎに接続可能に構成されている。こ
れによって、この実施例のメモリカードは、短時間に選
別試験が可能な上にカード内のどのメモリチップが不良
であるか識別して検出することが可能となる。
リカードの第２の実施例を示す。図１の実施例では、テ
スト用入出力回路を介して各メモリチップのデータ入出
力端子が接続されるコントローラチップＣＯＮＴの入出
力端子が、各メモリチップの同一ビット同士で共用する
ように構成されているのに対し、図４の実施例では各メ
モリチップごとに全データ入出力端子Ｄ０〜Ｄ１５を共
通のコントローラチップ入出力端子Ｉ／Ｏｉに接続可能
に構成したものである。すなわち、図４の実施例では、
例えばメモリチップＦＭ１のテスト用入出力回路２０は
ワイヤードオア結合されて切換えスイッチＳＷ１を介し
てコントローラチップＣＯＮＴの入出力端子Ｉ／Ｏ０に
共通に接続可能にされ、メモリチップＦＭｎのテスト用
入出力回路２０はワイヤードオア結合されて切換えスイ
ッチＳＷｎを介して共通のコントローラチップＣＯＮＴ
の入出力端子Ｉ／Ｏｎに接続可能に構成されている。こ
れによって、この実施例のメモリカードは、短時間に選
別試験が可能な上にカード内のどのメモリチップが不良
であるか識別して検出することが可能となる。
【００３１】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えばカー
ドに内蔵されたすべてのメモリチップのデータ入出力端
子に対応してそれぞれ設けられた全テスト用入出力回路
２０の入出力ノードをワイヤード結合して、コントロー
ラチップＣＯＮＴの入出力端子の１つに共通に接続させ
るように構成しても良い。また、実施例では、出力用ト
ランジスタ２２としてコレクタ接地のバイポーラ・トラ
ンジスタを用いているが、ドレイン端子が外部端子に接
続されたＰチャネルＭＯＳＦＥＴあるいはＣＭＯＳイン
バータその他のバッファ回路を用いるようにしても良
い。少なくとも出力のワイヤード論理をとってコントロ
ーラチップＣＯＮＴの入出力端子に出力できるものであ
ればどのような構成であっても良い。また、複数のテス
ト用入出力回路の出力のワイヤード論理をとってコント
ローラチップＣＯＮＴの入出力端子に供給する代わり
に、直接カードの外部端子へ出力するように構成するこ
とも可能である。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えばカー
ドに内蔵されたすべてのメモリチップのデータ入出力端
子に対応してそれぞれ設けられた全テスト用入出力回路
２０の入出力ノードをワイヤード結合して、コントロー
ラチップＣＯＮＴの入出力端子の１つに共通に接続させ
るように構成しても良い。また、実施例では、出力用ト
ランジスタ２２としてコレクタ接地のバイポーラ・トラ
ンジスタを用いているが、ドレイン端子が外部端子に接
続されたＰチャネルＭＯＳＦＥＴあるいはＣＭＯＳイン
バータその他のバッファ回路を用いるようにしても良
い。少なくとも出力のワイヤード論理をとってコントロ
ーラチップＣＯＮＴの入出力端子に出力できるものであ
ればどのような構成であっても良い。また、複数のテス
ト用入出力回路の出力のワイヤード論理をとってコント
ローラチップＣＯＮＴの入出力端子に供給する代わり
に、直接カードの外部端子へ出力するように構成するこ
とも可能である。
【００３２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリを内蔵したメモリカードに適用した場合につ
いて説明したが、この発明はそれに限定されるものでな
く、ＥＥＰＲＯＭチップやＲＡＭチップを内蔵したメモ
リカードあるいは複数のメモリチップを１枚のボード上
に搭載してなるメモリモジュールなどにも利用すること
ができる。
なされた発明をその背景となった利用分野であるフラッ
シュメモリを内蔵したメモリカードに適用した場合につ
いて説明したが、この発明はそれに限定されるものでな
く、ＥＥＰＲＯＭチップやＲＡＭチップを内蔵したメモ
リカードあるいは複数のメモリチップを１枚のボード上
に搭載してなるメモリモジュールなどにも利用すること
ができる。
【００３３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００３４】すなわち、この発明は、メモリカードの選
別試験に要する時間の大幅な短縮が可能になるという効
果を有する。
別試験に要する時間の大幅な短縮が可能になるという効
果を有する。
【図１】本発明を適用したフラッシュメモリカードの第
１の実施例を示すブロック図である。
１の実施例を示すブロック図である。
【図２】実施例のテスト用入出力回路の具体的な回路構
成例を示す図である。
成例を示す図である。
【図３】テスト用入出力回路の他の回路構成例を示す図
である。
である。
【図４】本発明を適用したフラッシュメモリカードの第
２の実施例を示すブロック図である。
２の実施例を示すブロック図である。
１０ プリント配線基板 １１ アドレスバス １２ コントロールバス ２０ テスト用入出力回路 ２１ レベル変換回路 ２２ 出力トランジスタ ＣＯＮＴ コントローラチップ ＦＭ１〜ＦＭｎ フラッシュメモリチップ Ｔ０〜Ｔ１５ データ入出力端子 ＣＥ１〜ＣＥｎ チップ選択信号 ／ＷＥ 読出し・書込み制御信号
フロントページの続き (72)発明者 波多野 進 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 深澤 真一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (6)
- 【請求項１】 複数のメモリチップとこれらのメモリチ
ップの選択信号および読出し・書込み制御信号を形成す
るコントローラチップを内蔵した記憶装置において、各
メモリチップのデータ入出力端子毎に、外部からのテス
トモード制御信号と上記コントローラチップから出力さ
れる読出し・書込み制御信号とに基づいて相補的にオン
・オフされる一対の伝送手段を設けるとともに、一方の
伝送手段は装置のコントローラチップに接続し、他方の
伝送手段は出力用トランジスタを介して上記コントロー
ラチップに接続して、テストモードの際には上記テスト
モード制御信号に基づいて上記コントロールチップから
出力されるメモリチップ選択信号のいかんにかかわらず
全てのメモリチップを同時に選択状態に移行可能に構成
したことを特徴とする記憶装置。 - 【請求項２】 上記他方の伝送手段と出力用トランジス
タとの間には上記メモリチップから読み出されたデータ
信号を反転した信号を出力可能な手段を設けたことを特
徴とする請求項１に記載の記憶装置。 - 【請求項３】 上記伝送手段を介して各メモリチップの
データ入出力端子が接続されるコントローラチップの入
出力端子は、各メモリチップの入出力データの同一ビッ
ト同士で共通のコントローラチップの入出力端子に接続
可能に構成されてなることを特徴とする請求項１または
２に記載の記憶装置。 - 【請求項４】 上記伝送手段を介して各メモリチップの
データ入出力端子が接続されるコントローラチップの入
出力端子は、各メモリチップごとに入出力データの全ビ
ットが共通のコントローラチップの入出力端子に接続可
能に構成されてなることを特徴とする請求項１または２
に記載の記憶装置。 - 【請求項５】 上記出力用トランジスタは、エミッタ端
子が上記コントローラチップの入出力端子に接続された
コレクタ接地のバイポーラ・トランジスタからなること
を特徴する請求項１、２、３または４に記載の記憶装
置。 - 【請求項６】 上記メモリチップは不揮発性メモリチッ
プであることを特徴する請求項１、２、３、４または５
に記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10075187A JPH11273400A (ja) | 1998-03-24 | 1998-03-24 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10075187A JPH11273400A (ja) | 1998-03-24 | 1998-03-24 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11273400A true JPH11273400A (ja) | 1999-10-08 |
Family
ID=13568958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10075187A Pending JPH11273400A (ja) | 1998-03-24 | 1998-03-24 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11273400A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6896523B2 (en) | 2000-04-28 | 2005-05-24 | Renesas Technology Corp. | IC card |
| US7044389B2 (en) | 2000-04-28 | 2006-05-16 | Renesas Technology Corp. | IC card |
| US7048197B2 (en) | 2000-01-25 | 2006-05-23 | Renesas Technology Corp. | IC card |
| US7224052B2 (en) | 1999-12-03 | 2007-05-29 | Renesas Technology Corp. | IC card with controller and memory chips |
-
1998
- 1998-03-24 JP JP10075187A patent/JPH11273400A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7538418B2 (en) | 1999-12-03 | 2009-05-26 | Renesas Technology Corp. | IC card |
| US8018038B2 (en) | 1999-12-03 | 2011-09-13 | Renesas Electronics Corporation | IC card with terminals for direct access to internal components |
| US7768110B2 (en) | 1999-12-03 | 2010-08-03 | Renesas Technology Corp. | Nonvolatile memory apparatus |
| US7224052B2 (en) | 1999-12-03 | 2007-05-29 | Renesas Technology Corp. | IC card with controller and memory chips |
| US7267287B2 (en) | 1999-12-03 | 2007-09-11 | Renesas Technology Corp. | IC card |
| US7547961B2 (en) | 1999-12-03 | 2009-06-16 | Renesas Technology Corp. | IC card with bonding wire connections of different lengths |
| US7048197B2 (en) | 2000-01-25 | 2006-05-23 | Renesas Technology Corp. | IC card |
| US7055757B2 (en) | 2000-01-25 | 2006-06-06 | Renesas Technology Corp. | IC card |
| US7234644B2 (en) | 2000-01-25 | 2007-06-26 | Renesas Technology Corp. | IC card |
| US7552876B2 (en) | 2000-01-25 | 2009-06-30 | Renesas Technology Corp. | IC card |
| US7303138B2 (en) | 2000-01-25 | 2007-12-04 | Renesas Technology Corp. | Integrated circuit card having staggered sequences of connector terminals |
| US7291018B2 (en) | 2000-04-28 | 2007-11-06 | Renesas Technology Corp. | IC card |
| US7516903B2 (en) | 2000-04-28 | 2009-04-14 | Renesas Technology Corp. | IC card |
| US7402047B2 (en) | 2000-04-28 | 2008-07-22 | Renesas Technology Corp. | IC card |
| US7291019B2 (en) | 2000-04-28 | 2007-11-06 | Renesas Technology Corp. | IC card |
| US6896523B2 (en) | 2000-04-28 | 2005-05-24 | Renesas Technology Corp. | IC card |
| US7201581B2 (en) | 2000-04-28 | 2007-04-10 | Renesas Technology Corp. | IC card |
| US7044389B2 (en) | 2000-04-28 | 2006-05-16 | Renesas Technology Corp. | IC card |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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