JPH0755587B2 - Ｉｃカ−ド - Google Patents
Ｉｃカ−ドInfo
- Publication number
- JPH0755587B2 JPH0755587B2 JP60233184A JP23318485A JPH0755587B2 JP H0755587 B2 JPH0755587 B2 JP H0755587B2 JP 60233184 A JP60233184 A JP 60233184A JP 23318485 A JP23318485 A JP 23318485A JP H0755587 B2 JPH0755587 B2 JP H0755587B2
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- JP
- Japan
- Prior art keywords
- microprocessor
- supply voltage
- power supply
- terminal
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データの書込み、読出しを可能としたICカー
ドに関する。
ドに関する。
近年、端末機に装着することにより、多量のデータの書
込みや読出しを可能としたコンパクトなICカードが提案
され、キヤツシユカードやデータフアイルなど広い範囲
で利用可能であることから、大いに注目されている。
込みや読出しを可能としたコンパクトなICカードが提案
され、キヤツシユカードやデータフアイルなど広い範囲
で利用可能であることから、大いに注目されている。
かかるICカードは、データ処理のためのマイクロプロセ
サやデータ記憶のための不揮発生メモリなどのICチツプ
が搭載され、これら間およびマイクロプロセサと複数個
の外部端子との間に配線が施こされた回路基板が樹脂性
のカード基板に埋め込まれてなり、これら外部端子はカ
ード基板から外部に露出している。ここで、外部端子
は、ICカードを端末機に装着したときに、この端末機か
らマイクロプロセサに電源電圧の印加、リセツトパルス
やクロツクパルスの供給、接地、データの送受などを行
なうためのものである。
サやデータ記憶のための不揮発生メモリなどのICチツプ
が搭載され、これら間およびマイクロプロセサと複数個
の外部端子との間に配線が施こされた回路基板が樹脂性
のカード基板に埋め込まれてなり、これら外部端子はカ
ード基板から外部に露出している。ここで、外部端子
は、ICカードを端末機に装着したときに、この端末機か
らマイクロプロセサに電源電圧の印加、リセツトパルス
やクロツクパルスの供給、接地、データの送受などを行
なうためのものである。
ところで、用いられるマイクロプロセサはＣ−MOS（Com
plementary Metal Oxide Semiconductor）でもつてI
C化されている。このＣ−MOSICは、DIP（デユアル・イ
ンライン・パツケージ）の中にあるのと同様のベア構造
がとられ、PNP形やNPN形のFET（電界効果型トランジス
タ）による回路構成をなしている。このために、不所望
な直流電圧やパルスノイズなどによつて信号線の電位が
電源電圧印加線路の電位よりも異常に高くなつたり、あ
るいは接地線の電位よりも異常に低くなつたりすると、
Ｃ−MOS内の特定のFETが連鎖的にオンし、これに電源電
圧が印加されると、このFETが、電源が切られない限
り、オン状態を保持し、電源電圧印加線路からＣ−MOS
を介して接地線に常時過大電流が流れるようになる。こ
れをラツチアツプ現象というが、これが生ずるとＣ−MO
S内に熱が蓄積され、塩化ビニール製のカード基板が加
熱されて軟化変形してしまう。そして、さらに熱が蓄積
されると、Ｃ−MOSが熱破壊してしまうことになる。
plementary Metal Oxide Semiconductor）でもつてI
C化されている。このＣ−MOSICは、DIP（デユアル・イ
ンライン・パツケージ）の中にあるのと同様のベア構造
がとられ、PNP形やNPN形のFET（電界効果型トランジス
タ）による回路構成をなしている。このために、不所望
な直流電圧やパルスノイズなどによつて信号線の電位が
電源電圧印加線路の電位よりも異常に高くなつたり、あ
るいは接地線の電位よりも異常に低くなつたりすると、
Ｃ−MOS内の特定のFETが連鎖的にオンし、これに電源電
圧が印加されると、このFETが、電源が切られない限
り、オン状態を保持し、電源電圧印加線路からＣ−MOS
を介して接地線に常時過大電流が流れるようになる。こ
れをラツチアツプ現象というが、これが生ずるとＣ−MO
S内に熱が蓄積され、塩化ビニール製のカード基板が加
熱されて軟化変形してしまう。そして、さらに熱が蓄積
されると、Ｃ−MOSが熱破壊してしまうことになる。
本発明の目的は、かかる問題点を解決するものであつ
て、ラツチアツプ現象による発熱を抑制し、カード基板
の軟化変形やマイクロプロセサの熱破壊を防止すること
ができるようにしたICカードを提供するにある。
て、ラツチアツプ現象による発熱を抑制し、カード基板
の軟化変形やマイクロプロセサの熱破壊を防止すること
ができるようにしたICカードを提供するにある。
このために、本発明は、電源電圧印加用の外部端子とマ
イクロプロセサとの間に抵抗を設け、該抵抗の抵抗値
を、ラツチアツプ現象が起つたときに該マイクロプロセ
サに常時流れる電流をカード基板の熱による軟化変形が
生じ易くならない程度に制限するように、かつ、該抵抗
によつて降下した電源電圧が該マイクロプロセサに対し
て許容範囲内にあるように、設定するようにしたもので
ある。
イクロプロセサとの間に抵抗を設け、該抵抗の抵抗値
を、ラツチアツプ現象が起つたときに該マイクロプロセ
サに常時流れる電流をカード基板の熱による軟化変形が
生じ易くならない程度に制限するように、かつ、該抵抗
によつて降下した電源電圧が該マイクロプロセサに対し
て許容範囲内にあるように、設定するようにしたもので
ある。
以下、本発明の実施例を図面によつて説明する。
第１図は本発明によるICカードの一実施例を示す要部回
路図であつて、１はマイクロプロセサ、21〜210は外部
端子、31は接地線、32は電源電圧印加線路、4,4′はコ
ンデンサ、５は抵抗、６は電源電圧印加端子、７は接地
端子、８は不揮発性メモリである。
路図であつて、１はマイクロプロセサ、21〜210は外部
端子、31は接地線、32は電源電圧印加線路、4,4′はコ
ンデンサ、５は抵抗、６は電源電圧印加端子、７は接地
端子、８は不揮発性メモリである。
同図において、マイクロプロセサ１はＣ−MOSICであ
る。外部端子21〜210は図示しないカード基板から外部
に露出しており、端末機の外部端子と夫々接続可能とな
つている。ここで、外部端子21〜24は端末機からの電源
電圧印加のためのものであり、電源電圧印加線路32に接
続されている。外部端子25は端末機とマイクロプロセサ
１との間のデータの送受のためのものであり、信号線を
介してマイクロプロセサ１のデータ入出力端子I/Oに接
続されている。外部端子26は端末機からマイクロプロセ
サ１にリセツトパルスを供給するためのものであり、信
号線を介してマイクロプロセサ１のリセツトパルス入力
端子RSTに接続されている。外部端子27,28,210は接地の
ためのものであり、これらが接地線31を介してマイクロ
プロセサ１の接地端子７に接続されることにより、マイ
クロプロセサ１は接地される。外部端子29は端末機から
マイクロプロセサ１にクロツクパルスを供給するための
ものであり、信号線を介してマイクロプロセサ１のクロ
ツクパルス入力端子CLKに接続されている。電源電圧印
加線路32、接地線31は、また、不揮発性メモリ８の電源
電圧印加端子、接地端子にも夫々接続されている。
る。外部端子21〜210は図示しないカード基板から外部
に露出しており、端末機の外部端子と夫々接続可能とな
つている。ここで、外部端子21〜24は端末機からの電源
電圧印加のためのものであり、電源電圧印加線路32に接
続されている。外部端子25は端末機とマイクロプロセサ
１との間のデータの送受のためのものであり、信号線を
介してマイクロプロセサ１のデータ入出力端子I/Oに接
続されている。外部端子26は端末機からマイクロプロセ
サ１にリセツトパルスを供給するためのものであり、信
号線を介してマイクロプロセサ１のリセツトパルス入力
端子RSTに接続されている。外部端子27,28,210は接地の
ためのものであり、これらが接地線31を介してマイクロ
プロセサ１の接地端子７に接続されることにより、マイ
クロプロセサ１は接地される。外部端子29は端末機から
マイクロプロセサ１にクロツクパルスを供給するための
ものであり、信号線を介してマイクロプロセサ１のクロ
ツクパルス入力端子CLKに接続されている。電源電圧印
加線路32、接地線31は、また、不揮発性メモリ８の電源
電圧印加端子、接地端子にも夫々接続されている。
ここで、さらに、電源電圧印加線路32は抵抗５を介して
マイクロプロセサ１の電源電圧印加端子６に接続されて
いる。マイクロプロセサ１がラツチアツプしたときに
は、先に説明したように、電源電圧印加端子６から接地
端子７にマイクロプロセサ１内を常時電流が流れるが、
この抵抗５はこの電流を制限する作用をもつている。そ
こで、抵抗５の抵抗値を特定することにより、ラツチア
ツプ現象が生じても、カード基板が熱によつて軟化変形
しないように、さらには、マイクロプロセサ１が熱破壊
しないように、上記電流を制限することができる。
マイクロプロセサ１の電源電圧印加端子６に接続されて
いる。マイクロプロセサ１がラツチアツプしたときに
は、先に説明したように、電源電圧印加端子６から接地
端子７にマイクロプロセサ１内を常時電流が流れるが、
この抵抗５はこの電流を制限する作用をもつている。そ
こで、抵抗５の抵抗値を特定することにより、ラツチア
ツプ現象が生じても、カード基板が熱によつて軟化変形
しないように、さらには、マイクロプロセサ１が熱破壊
しないように、上記電流を制限することができる。
一方、抵抗５により、電源電圧の電圧降下が生じ、この
ために、マイクロプロセサ１の電源電圧印加端子６に印
加される電源電圧は、外部端子21〜24に印加された電源
電圧VCCよりも低くなる。そこで、この電源電圧印加端
子６に印加される電源電圧がマイクロプロセサ１を安定
に動作させるように、抵抗５の抵抗値を特定する必要が
ある。
ために、マイクロプロセサ１の電源電圧印加端子６に印
加される電源電圧は、外部端子21〜24に印加された電源
電圧VCCよりも低くなる。そこで、この電源電圧印加端
子６に印加される電源電圧がマイクロプロセサ１を安定
に動作させるように、抵抗５の抵抗値を特定する必要が
ある。
以上の２点を満足する抵抗５の抵抗値を実験によつて具
体的に求めた。この実験は、第２図に示すように、マイ
クロプロセサ１の電源電圧印加端子６と接地端子７との
間に抵抗５を介して電圧源９の電圧VCCを電源電圧とし
て印加するとともに、マイクロプロセサ１にラツチアツ
プ現象を生じさせるために、たとえば、不揮性メモリ８
と接続されるマイクロプロセサ１の入出力端子13のいず
れかに、コンデンサ10、電圧源11および切換スイツチ12
からなる回路を接続することによつて行なつたものであ
る。ここで、電圧VCCは4.99（ｖ）とし、また、コンデ
ンサ10の容量は200pF、電圧源11の電圧を200（ｖ）とし
た。
体的に求めた。この実験は、第２図に示すように、マイ
クロプロセサ１の電源電圧印加端子６と接地端子７との
間に抵抗５を介して電圧源９の電圧VCCを電源電圧とし
て印加するとともに、マイクロプロセサ１にラツチアツ
プ現象を生じさせるために、たとえば、不揮性メモリ８
と接続されるマイクロプロセサ１の入出力端子13のいず
れかに、コンデンサ10、電圧源11および切換スイツチ12
からなる回路を接続することによつて行なつたものであ
る。ここで、電圧VCCは4.99（ｖ）とし、また、コンデ
ンサ10の容量は200pF、電圧源11の電圧を200（ｖ）とし
た。
この実験では、まず、切換スイツチ12をａ側に閉じてコ
ンデンサ10に充電し、しかる後、切換スイツチ12をｂ側
に閉じ、コンデンサ10の電荷をマイクロプロセサ１に放
電させることにより、強制的にラツチアツプ現象を生じ
させた。そして、異なる抵抗値Ｒの抵抗５毎にラツチア
ツプ現象を生じさせ、この現象が生じてから10分経過後
のマイクロプロセサ１の印加電圧V1、抵抗５における電
圧降下V2およびマイクロプロセサ１のチツプ表面温度Ｔ
を測定した。この測定結果を次表に示す。
ンデンサ10に充電し、しかる後、切換スイツチ12をｂ側
に閉じ、コンデンサ10の電荷をマイクロプロセサ１に放
電させることにより、強制的にラツチアツプ現象を生じ
させた。そして、異なる抵抗値Ｒの抵抗５毎にラツチア
ツプ現象を生じさせ、この現象が生じてから10分経過後
のマイクロプロセサ１の印加電圧V1、抵抗５における電
圧降下V2およびマイクロプロセサ１のチツプ表面温度Ｔ
を測定した。この測定結果を次表に示す。
また、この測定結果から、抵抗値Ｒに対する印加電圧V1
とチツプ表面温度Ｔの変化をグラフに示すと、第３図お
よび第４図のようになる。
とチツプ表面温度Ｔの変化をグラフに示すと、第３図お
よび第４図のようになる。
ところで、マイクロプロセサ１が安定に動作するために
は、印加電圧V1が4.80（ｖ）以上でなければならず、ま
た、塩化ビニール製のカード基板は、80℃以上になる
と、軟化変形しやすくなる。したがつて、このことと上
記測定結果とから、抵抗５の抵抗値Ｒはほぼ５〜110
（Ω）に設定する。さらに安定性をみこむと、20〜80
（Ω）に設定した方が好ましい。
は、印加電圧V1が4.80（ｖ）以上でなければならず、ま
た、塩化ビニール製のカード基板は、80℃以上になる
と、軟化変形しやすくなる。したがつて、このことと上
記測定結果とから、抵抗５の抵抗値Ｒはほぼ５〜110
（Ω）に設定する。さらに安定性をみこむと、20〜80
（Ω）に設定した方が好ましい。
このような抵抗５を設けることにより、ラツチアツプ現
象が起つても、カード基板の熱変形やマイクロプロセサ
１の熱破壊が生ずることがなく、電源を切ることによ
り、本来の機能状態に復帰することになる。
象が起つても、カード基板の熱変形やマイクロプロセサ
１の熱破壊が生ずることがなく、電源を切ることによ
り、本来の機能状態に復帰することになる。
この抵抗５の設置位置としては、回路的には外部端子21
〜24とマイクロプロセサ１の電源電圧印加端子６との間
であればいずれでもよいが、むしろ抵抗５をマイクロプ
ロセサ１の電源電圧印加端子６と点Ｐ（第１図）との間
に接続した方がよい。これは、外部端子21〜24と点Ｐと
の間に抵抗５を接続すると、これによる電圧降下によ
り、不揮発性メモリ８に印加される電源電圧も低下し、
特に、不揮発生メモリ８が動作しているときには、電源
電圧印加線路32に流れる電流が非常に大きくなり、抵抗
５での電圧降下が大きくなつて不揮発性メモリ８の動作
が不安定になるためである。
〜24とマイクロプロセサ１の電源電圧印加端子６との間
であればいずれでもよいが、むしろ抵抗５をマイクロプ
ロセサ１の電源電圧印加端子６と点Ｐ（第１図）との間
に接続した方がよい。これは、外部端子21〜24と点Ｐと
の間に抵抗５を接続すると、これによる電圧降下によ
り、不揮発性メモリ８に印加される電源電圧も低下し、
特に、不揮発生メモリ８が動作しているときには、電源
電圧印加線路32に流れる電流が非常に大きくなり、抵抗
５での電圧降下が大きくなつて不揮発性メモリ８の動作
が不安定になるためである。
また、抵抗５はマイクロプロセッサ１と別体に設けても
よいが、一体化して１チップ構造としてもよい。
よいが、一体化して１チップ構造としてもよい。
なお、第１図におけるコンデンサ4,4′は電源電圧を安
定化するためのものである。
定化するためのものである。
以上説明したように、本発明によれば、抵抗を付加する
という極めて簡単な手法により、マイクロプロセサの動
作に支障をきたすことなく、ラツチアツプ現象によるカ
ード基板の軟化変化やマイクロプロセサの熱破壊を防止
することができる。
という極めて簡単な手法により、マイクロプロセサの動
作に支障をきたすことなく、ラツチアツプ現象によるカ
ード基板の軟化変化やマイクロプロセサの熱破壊を防止
することができる。
第１図は本発明によるICカードの一実施例を示す要部回
路構成図、第２図は第１図における抵抗の抵抗値を特定
するための実験例を示す説明図、第３図および第４図は
その実験による測定結果を示すグラフ図である。 １……マイクロプロセサ、21〜210……外部端子、５…
…抵抗、６……電源電圧印加端子。
路構成図、第２図は第１図における抵抗の抵抗値を特定
するための実験例を示す説明図、第３図および第４図は
その実験による測定結果を示すグラフ図である。 １……マイクロプロセサ、21〜210……外部端子、５…
…抵抗、６……電源電圧印加端子。
Claims (2)
- 【請求項１】データ処理のためのマイクロプロセサとデ
ータ記憶のための不揮発性メモリとが搭載され、かつ、
電源電圧印加、駆動パルスの供給、接地、データの送受
などのための複数個の外部端子が設けられた回路基板
が、該外部端子が外部に露出するようにして、カード基
板に埋め込まれてなるICカードにおいて、 電源電圧印加用の前記外部端子と前記不揮発性メモリの
電源電圧印加端子との間を線路を介して接続するととも
に、前記マイクロプロセサの電源電圧印加端子を抵抗を
介して該線路に接続し、 該抵抗の抵抗値をほぼ５〜110Ωの範囲内に設定したこ
とを特徴とするICカード。 - 【請求項２】特許請求の範囲第（１）項において、 前記抵抗の抵抗値をほぼ20〜80Ωの範囲内に設定したこ
とを特徴とするICカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60233184A JPH0755587B2 (ja) | 1985-10-21 | 1985-10-21 | Ｉｃカ−ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60233184A JPH0755587B2 (ja) | 1985-10-21 | 1985-10-21 | Ｉｃカ−ド |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6294394A JPS6294394A (ja) | 1987-04-30 |
| JPH0755587B2 true JPH0755587B2 (ja) | 1995-06-14 |
Family
ID=16951050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60233184A Expired - Fee Related JPH0755587B2 (ja) | 1985-10-21 | 1985-10-21 | Ｉｃカ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0755587B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3822768B2 (ja) | 1999-12-03 | 2006-09-20 | 株式会社ルネサステクノロジ | Ｉｃカードの製造方法 |
| JP2008305429A (ja) * | 2008-08-07 | 2008-12-18 | Renesas Technology Corp | 不揮発性記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5922354A (ja) * | 1982-07-29 | 1984-02-04 | Dainippon Printing Co Ltd | Ｉｃカ−ド |
| JPS5945668U (ja) * | 1982-09-10 | 1984-03-26 | ソニー株式会社 | カ−ド |
-
1985
- 1985-10-21 JP JP60233184A patent/JPH0755587B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6294394A (ja) | 1987-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |