JPH0213963B2 - - Google Patents
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- Publication number
- JPH0213963B2 JPH0213963B2 JP58203999A JP20399983A JPH0213963B2 JP H0213963 B2 JPH0213963 B2 JP H0213963B2 JP 58203999 A JP58203999 A JP 58203999A JP 20399983 A JP20399983 A JP 20399983A JP H0213963 B2 JPH0213963 B2 JP H0213963B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- transistor
- circuit
- output
- external terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
Description
【発明の詳細な説明】
本発明は絶縁ゲート電界効果トランジスタ（以
下MOSFETと略記する）により構成される半導
体集積回路に関し、特にトランスフアーゲートで
構成される出力ラツチとプルアツプあるいはプル
ダウン抵抗とドライバー・トランジスタとで構成
される出力バツフアーからなる出力回路に関す
る。
下MOSFETと略記する）により構成される半導
体集積回路に関し、特にトランスフアーゲートで
構成される出力ラツチとプルアツプあるいはプル
ダウン抵抗とドライバー・トランジスタとで構成
される出力バツフアーからなる出力回路に関す
る。
従来のこの種の回路の一例である入出力回路図
を第１図に示す。この様な入出力回路は回路構成
が簡単であり、素子数も少ないため広く用いられ
ているが、電源投入時に外部端子にヒゲ状のパル
スが発生し、この外部端子に接続されている周辺
のIC等が誤動作する欠点があつた。
を第１図に示す。この様な入出力回路は回路構成
が簡単であり、素子数も少ないため広く用いられ
ているが、電源投入時に外部端子にヒゲ状のパル
スが発生し、この外部端子に接続されている周辺
のIC等が誤動作する欠点があつた。
以下に第１図と第２図に依り、従来技術につい
て説明する。
て説明する。
第１図において、９，１０，１１，１８，２
０，２２，２２４，２６，２８，３０はエンハン
スメントタイプのMOSFET１７，１９，２１，
２５，２７，２９はデプレツシヨンの
MOSFET、２３MOSFET等に依り作られる抵
抗であり、１２，１３，１４，１５，１６，３１
は前記トランジスタに依り構成されるインバータ
回路である。７，３２，３３，３４，３５，３
６，３７は説明のために使用する各インバータ回
路の出力等の節点を示し、CSは、節点３２と基板
間に製造時に生ずる容量、CSは同様にして生ずる
節点３２と基板間の抵抗を示す。
０，２２，２２４，２６，２８，３０はエンハン
スメントタイプのMOSFET１７，１９，２１，
２５，２７，２９はデプレツシヨンの
MOSFET、２３MOSFET等に依り作られる抵
抗であり、１２，１３，１４，１５，１６，３１
は前記トランジスタに依り構成されるインバータ
回路である。７，３２，３３，３４，３５，３
６，３７は説明のために使用する各インバータ回
路の出力等の節点を示し、CSは、節点３２と基板
間に製造時に生ずる容量、CSは同様にして生ずる
節点３２と基板間の抵抗を示す。
また、１は双方向データバス、２は出力ラツ
チ、３は出力バツフア、５は入力バツフア、４は
入出力外部端子、９は出力ラツチ２の書き込み用
トランスフアーゲート、６がその書き込み制御信
号、１０は出力ラツチ２の保持用トランスフアー
ゲート、７がその制御信号、１１は入力バツフア
からの読み出し用トランスフアーゲート、８がそ
の読み出し制御信号である。
チ、３は出力バツフア、５は入力バツフア、４は
入出力外部端子、９は出力ラツチ２の書き込み用
トランスフアーゲート、６がその書き込み制御信
号、１０は出力ラツチ２の保持用トランスフアー
ゲート、７がその制御信号、１１は入力バツフア
からの読み出し用トランスフアーゲート、８がそ
の読み出し制御信号である。
前記回路に電源を投入すると、電源電圧VCCは
第２図の様に除々に上昇するがその初期には９，
１０のトランスフアーゲートは何れもオフ状態で
あり、３２の電位は容量CSに電荷が蓄積されてい
ないので基板電位、つまり約θVとなる。故にト
ランジスタ１８はオフ状態であり、３３の電位は
トランジスタ１７を介してVCCに追随して上昇す
る。また、３４の電位はトランジスタ２０のゲー
ト入力３３がしきい値を越えるまでは、オフ状態
であり、トランジスタ１９を介し、VCCに追随し
て電位が上昇する。同様に７，３５および外部端
子４の電位も上昇する。
第２図の様に除々に上昇するがその初期には９，
１０のトランスフアーゲートは何れもオフ状態で
あり、３２の電位は容量CSに電荷が蓄積されてい
ないので基板電位、つまり約θVとなる。故にト
ランジスタ１８はオフ状態であり、３３の電位は
トランジスタ１７を介してVCCに追随して上昇す
る。また、３４の電位はトランジスタ２０のゲー
ト入力３３がしきい値を越えるまでは、オフ状態
であり、トランジスタ１９を介し、VCCに追随し
て電位が上昇する。同様に７，３５および外部端
子４の電位も上昇する。
VCCがエンハンスメントトランジスタのしきい
値まで上昇すると各々のエンハンスメントトラン
ジスタはオン状態となり、３２にはトランスフア
ーゲート１０を介して、３４の電位が伝達される
が、トランスフアーゲート１０のゲート電圧７が
十分高くなつていないためとしきい値による電位
差が生じ３２の電位は３４の電位より低い値とな
る。そこで、３３の電位はさらに上昇して行く事
になる。すると、トランジスタ２０がオン状態に
変化し、３４の電位は下降して行く。従つて、３
２の電位も下降し、３３の電位はさらに上昇、３
４は下降し存安定状態となる。３５の電位は２２
のトランジスタがオン状態に変化する前に３４の
電位が下降し始めるので再度オフ状態となり、さ
らに上昇する。故にトランジスタ２４はオン状態
へと変化し、電源投入直後に一担上昇し始めた外
部端子４の電位は下降して行く。この様にして外
部端子４には第２図の様なヒゲ状のパルスが発生
する。
値まで上昇すると各々のエンハンスメントトラン
ジスタはオン状態となり、３２にはトランスフア
ーゲート１０を介して、３４の電位が伝達される
が、トランスフアーゲート１０のゲート電圧７が
十分高くなつていないためとしきい値による電位
差が生じ３２の電位は３４の電位より低い値とな
る。そこで、３３の電位はさらに上昇して行く事
になる。すると、トランジスタ２０がオン状態に
変化し、３４の電位は下降して行く。従つて、３
２の電位も下降し、３３の電位はさらに上昇、３
４は下降し存安定状態となる。３５の電位は２２
のトランジスタがオン状態に変化する前に３４の
電位が下降し始めるので再度オフ状態となり、さ
らに上昇する。故にトランジスタ２４はオン状態
へと変化し、電源投入直後に一担上昇し始めた外
部端子４の電位は下降して行く。この様にして外
部端子４には第２図の様なヒゲ状のパルスが発生
する。
本発明は電源投入時に外部端子に発生する不必
要なヒゲ状パルスを除く事により周辺ICの誤動
作防ぐ事を目的とする。
要なヒゲ状パルスを除く事により周辺ICの誤動
作防ぐ事を目的とする。
そのために、出力ラツチの書き込みおよび保持
のトランスフアーゲートの出力部を抵抗を介して
電源に接続し、電源投入時に出力ラツチの状態を
初期設定する事に依り、外部端子にパルスが発生
しない様にするものである。
のトランスフアーゲートの出力部を抵抗を介して
電源に接続し、電源投入時に出力ラツチの状態を
初期設定する事に依り、外部端子にパルスが発生
しない様にするものである。
第３図は本発明の一実施例を示す回路図で、以
下に図面を用いて説明する。
下に図面を用いて説明する。
従来公知の回路である第１図に対して節点３２
と電源VCCとの間に抵抗RPを新に接続したのが第
３図であり、抵抗RPは抵抗RSに比し、十分小さ
い事が必要である。
と電源VCCとの間に抵抗RPを新に接続したのが第
３図であり、抵抗RPは抵抗RSに比し、十分小さ
い事が必要である。
次に本発明の実施例の動作を説明する。電源を
投入すると電源圧は第４図に示す様に上昇する。
その初期においては９，１０のトランスフアーゲ
ートは何れもオフ状態であり、３２の電位は抵抗
RPを介してVCCに追随して上昇する。また、７，
３３，３４，３５および外部端子４の各々の電位
も前述と同様にして上昇する。VCCがエンハンス
メントトランジスタのしきい値まで上昇すると、
各々のエンハンスメントトランジスタはオン状態
に変化する訳であるが、３２の電位はさらにVCC
に追随して上昇して行く。すると、３３の電位は
トランジスタ１８がオン状態になつて行くに従い
下降して行き、トランジスタ２０がオフ状態とな
るので３４の電位はさらに上昇して行く。同様に
して、３５は下降、外部端子４は上昇する。以上
の様に各節点の電位は電源投入時には第４図の様
になる。
投入すると電源圧は第４図に示す様に上昇する。
その初期においては９，１０のトランスフアーゲ
ートは何れもオフ状態であり、３２の電位は抵抗
RPを介してVCCに追随して上昇する。また、７，
３３，３４，３５および外部端子４の各々の電位
も前述と同様にして上昇する。VCCがエンハンス
メントトランジスタのしきい値まで上昇すると、
各々のエンハンスメントトランジスタはオン状態
に変化する訳であるが、３２の電位はさらにVCC
に追随して上昇して行く。すると、３３の電位は
トランジスタ１８がオン状態になつて行くに従い
下降して行き、トランジスタ２０がオフ状態とな
るので３４の電位はさらに上昇して行く。同様に
して、３５は下降、外部端子４は上昇する。以上
の様に各節点の電位は電源投入時には第４図の様
になる。
したがつて、複雑な回路構成にする事なく、一
つの抵抗を追加する事に依り従来公知の回路の欠
点であつた外部端子に発生するヒゲ状のパルスを
除去しこの外部端子に接続される周辺IC等の誤
動作を防ぐ事ができる。
つの抵抗を追加する事に依り従来公知の回路の欠
点であつた外部端子に発生するヒゲ状のパルスを
除去しこの外部端子に接続される周辺IC等の誤
動作を防ぐ事ができる。
第１図は従来使用されていた入出力回路図で、
第２図が第１図に示す回路における電源投入時の
各部の電位の変化を示す図である。また、第３図
は第１図の回路は本発明を実施した場合の実施例
を示す回路図で第４図が第３図に示す回路におけ
る電源投入時の各部の電位の変化を示す図であ
る。 １……双方向データバス、２……出力ラツチ、
３……出力バツフアー、４……外部入出力端子、
５……入力バツフアー、６……出力ラツチ書き込
み制御信号、８……入力バツフアー読み出し制御
信号、RS……半導体集積回路製造時に基板との
間に生ずる抵抗。
第２図が第１図に示す回路における電源投入時の
各部の電位の変化を示す図である。また、第３図
は第１図の回路は本発明を実施した場合の実施例
を示す回路図で第４図が第３図に示す回路におけ
る電源投入時の各部の電位の変化を示す図であ
る。 １……双方向データバス、２……出力ラツチ、
３……出力バツフアー、４……外部入出力端子、
５……入力バツフアー、６……出力ラツチ書き込
み制御信号、８……入力バツフアー読み出し制御
信号、RS……半導体集積回路製造時に基板との
間に生ずる抵抗。
１ 電源電圧が印加される第１および第２の端子
と、これら端子間への電源電圧が立ち上がり第１
の電圧レベルを越えたときに第１の安定状態とな
るフリツプフロツプと、このフリツプフロツプの
状態制御端子と前記第１の端子との間に接続され
た第１のトランジスタとを有し、前記フリツプフ
ロツプが前記第１の安定状態となつた後に前記第
１のトランジスタを導通させることにより前記フ
リツプフロツプを前記第１の安定状態から第２の
安定状態に変化させる集積回路において、前記フ
リツプフロツプの状態制御端子と前記第２の端子
との間に第２のトランジスタを設け、前記電源電
圧がその規定の電圧レベルと前記第１の電圧レベ
ルとの間に設定された第２の電圧レベルまで低下
したときに前記第２のトランジスタを導通させて
前記フリツプフロツプを前記第２の安定状態から
前記第１の安定状態に変化させることを特徴とす
る集積回路。
と、これら端子間への電源電圧が立ち上がり第１
の電圧レベルを越えたときに第１の安定状態とな
るフリツプフロツプと、このフリツプフロツプの
状態制御端子と前記第１の端子との間に接続され
た第１のトランジスタとを有し、前記フリツプフ
ロツプが前記第１の安定状態となつた後に前記第
１のトランジスタを導通させることにより前記フ
リツプフロツプを前記第１の安定状態から第２の
安定状態に変化させる集積回路において、前記フ
リツプフロツプの状態制御端子と前記第２の端子
との間に第２のトランジスタを設け、前記電源電
圧がその規定の電圧レベルと前記第１の電圧レベ
ルとの間に設定された第２の電圧レベルまで低下
したときに前記第２のトランジスタを導通させて
前記フリツプフロツプを前記第２の安定状態から
前記第１の安定状態に変化させることを特徴とす
る集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58203999A JPS6096022A (ja) | 1983-10-31 | 1983-10-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58203999A JPS6096022A (ja) | 1983-10-31 | 1983-10-31 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6096022A JPS6096022A (ja) | 1985-05-29 |
| JPH0213963B2 true JPH0213963B2 (ja) | 1990-04-05 |
Family
ID=16483095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58203999A Granted JPS6096022A (ja) | 1983-10-31 | 1983-10-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6096022A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020115841A1 (ja) * | 2018-12-05 | 2020-06-11 | シャープ株式会社 | シフトレジスタ、表示装置、および、シフトレジスタの制御方法 |
-
1983
- 1983-10-31 JP JP58203999A patent/JPS6096022A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020115841A1 (ja) * | 2018-12-05 | 2020-06-11 | シャープ株式会社 | シフトレジスタ、表示装置、および、シフトレジスタの制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6096022A (ja) | 1985-05-29 |
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