WO2020115841A1 - シフトレジスタ、表示装置、および、シフトレジスタの制御方法 - Google Patents

シフトレジスタ、表示装置、および、シフトレジスタの制御方法 Download PDF

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展之 他谷
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Definitions

  • the present invention relates to a shift register having a configuration in which a plurality of unit circuits are connected in multiple stages, and a display device including the shift register.
  • Organic electroluminescence (EL) display devices are widely used as thin, lightweight, and high-quality display devices.
  • a typical organic EL display device includes an organic EL panel, a scanning line drive circuit, a data line drive circuit, and a light emission control line drive circuit.
  • a shift register having a configuration in which a plurality of unit circuits are connected in multiple stages is used for the scanning line driving circuit and the emission control line driving circuit.
  • FIG. 20 is a circuit diagram of a semi-static type unit circuit.
  • the unit circuit 90 shown in FIG. 20 includes four clocked inverters and two inverters. By connecting a plurality of unit circuits 90 in multiple stages, a shift register used as a scanning line driving circuit and an emission control line driving circuit of the organic EL display device can be configured.
  • Patent Document 1 describes a latch circuit in which a depletion type MIS (Metal Insulator Semiconductor) transistor is connected as a pull-down element to the output in order to surely raise an RS latch in a reset state. ..
  • MIS Metal Insulator Semiconductor
  • the shift register included in the display device it is preferable to initialize the internal node of the unit circuit before the display device starts operating. The reason is that when the display device starts to operate without initializing the internal node, the scanning line drive circuit or the light emission control line drive circuit may malfunction and an image may not be displayed normally.
  • the unit circuit 90 shown in FIG. 20 it is preferable to initialize the nodes N1 and N2 or the nodes N3 and N4.
  • initialization wiring is provided to initialize the internal node of the unit circuit (see FIGS. 8 and 9 described later), and after the power is turned on, before the display device starts the operation. An initialization voltage is applied to the initialization wiring. For this reason, in the conventional shift register, it is necessary to provide an input terminal for an initialization signal in the display panel, the size of the display panel increases by the amount of the initialization wiring, and it takes a predetermined time after the power is turned on to initialize the display panel. There is a problem that it is necessary to convert
  • the above problem is, for example, a shift register having a configuration in which a plurality of unit circuits are connected in multiple stages, and the unit circuit has a plurality of control transistors, an internal node connected to the terminals of the control transistors, and an internal node directly.
  • a depletion-type initialization transistor having a first conduction terminal, a second conduction terminal, and a control terminal that are connected via a resistor, and one of a power supply voltage and a ground voltage is applied to the second conduction terminal.
  • the other of the power supply voltage and the ground voltage is applied to the control terminal, and the initialization transistor can be solved by a shift register which is turned on in the power-off state.
  • the above problems include a display panel including a plurality of scanning lines, a plurality of data lines, and a plurality of pixel circuits, a scanning line driving circuit that drives the scanning lines, and a data line driving circuit that drives the data lines,
  • the problem can also be solved by a display device including the above shift register.
  • the above problem is a method of controlling a shift register having a configuration in which a plurality of unit circuits are connected in multiple stages, wherein the unit circuit includes a plurality of control transistors, an internal node connected to the terminals of the control transistors, and an internal node.
  • the unit circuit includes a plurality of control transistors, an internal node connected to the terminals of the control transistors, and an internal node.
  • a depletion type initialization transistor having a first conduction terminal, a second conduction terminal, and a control terminal that are connected directly or via a resistor
  • a shift register including a step of applying the other of the power supply voltage and the ground voltage to the control terminal to operate the shift register, and a step of stopping the supply of the power supply voltage and turning on the initialization transistor. It can also be solved by the control method of.
  • the initialization transistor is turned on in the power-off state, and thus the ground voltage is applied to the internal node by the action of the initialization transistor. Therefore, the internal node of the unit circuit of the shift register can be easily initialized when the power is off without using the initialization signal.
  • FIG. 3 is a block diagram showing a configuration of a shift register according to the first embodiment.
  • FIG. FIG. 3 is a block diagram showing a configuration of an organic EL display device including the shift register shown in FIG. 1.
  • 2 is a circuit diagram of a unit circuit of the shift register shown in FIG. 1.
  • FIG. FIG. 4 is a diagram for explaining the operation of the unit circuit shown in FIG. 3.
  • 3 is a timing chart of the shift register shown in FIG. 1. It is a characteristic view of a depletion type and P channel type transistor.
  • FIG. 4 is a diagram for explaining a method of initializing internal nodes of the unit circuit shown in FIG. 3.
  • FIG. 6 is a circuit diagram of a unit circuit of a shift register according to a first comparative example.
  • FIG. 9 is a circuit diagram of a unit circuit of a shift register according to a second comparative example. 6 is a circuit diagram of a unit circuit of a shift register according to a second embodiment.
  • FIG. It is a figure which shows the structural example of the resistance contained in the unit circuit shown in FIG.
  • FIG. 11 is a diagram for explaining a method of initializing internal nodes of the unit circuit shown in FIG. 10.
  • FIG. 9 is a circuit diagram of a unit circuit of a shift register according to a third embodiment. It is a characteristic view of a depletion type and N channel type transistor.
  • FIG. 14 is a diagram for explaining a method of initializing internal nodes of the unit circuit shown in FIG. 13.
  • FIG. 17 is a diagram for explaining a method of initializing internal nodes of the unit circuit shown in FIG. 16. It is a circuit diagram which shows the other example of the clocked inverter contained in a unit circuit. It is a circuit diagram of a unit circuit of a conventional shift register.
  • a shift register according to each embodiment and a display device including the shift register will be described below with reference to the drawings.
  • a signal input or output via a certain terminal will be referred to by the same name as that terminal.
  • a signal input via the clock terminal CK is called a clock signal CK.
  • m and n are integers of 2 or more
  • i is an integer of 1 or more and m or less
  • j is an integer of 1 or more and n or less.
  • a character string SRi described in the drawing indicates a unit circuit of the i-th stage of the shift register.
  • FIG. 1 is a block diagram showing the configuration of the shift register according to the first embodiment.
  • the shift register 1 shown in FIG. 1 has a configuration in which m unit circuits 10 are connected in multiple stages.
  • the unit circuit 10 has clock terminals CK and CKB, an input terminal IN, and an output terminal OUT.
  • Clock signals CK1 and CK2 and a start signal SP are externally supplied to the shift register 1.
  • the clock signal CK2 is a negative signal of the clock signal CK1.
  • the clock signal CK1 is given to the clock terminal CK of the unit circuit 10 of each stage.
  • the clock signal CK2 is given to the clock terminal CKB of the unit circuit 10 of each stage.
  • the start signal SP is given to the input terminal IN of the unit circuit 10 of the first stage.
  • the output signals OUT of the unit circuits 10 of the 1st to (m-1)th stages are applied to the input terminals IN of the unit circuits 10 of the 2nd to mth stages, respectively.
  • the output signal OUT of the i-th stage unit circuit 10 is output to the outside as the i-th output signal Gi of the shift register 1.
  • FIG. 2 is a block diagram showing a configuration of an organic EL display device including the shift register 1.
  • the organic EL display device 50 shown in FIG. 2 includes an organic EL panel 51, a display control circuit 52, a scanning line drive circuit 53, a data line drive circuit 54, and a light emission control line drive circuit 55.
  • the organic EL panel 51 includes m scanning lines G1 to Gm, n data lines S1 to Sn, m emission control lines E1 to Em, and (m ⁇ n) pixel circuits 56. ..
  • the scanning lines G1 to Gm are arranged in parallel with each other.
  • the data lines S1 to Sn are arranged parallel to each other and orthogonal to the scanning lines G1 to Gm.
  • the emission control lines E1 to Em are arranged in parallel with the scanning lines G1 to Gm.
  • the scanning lines G1 to Gm and the data lines S1 to Sn intersect at (m ⁇ n) points.
  • the (m ⁇ n) pixel circuits 56 are arranged corresponding to the intersections of the scanning lines G1 to Gm and the data lines S1 to Sn, respectively.
  • the pixel circuit 56 includes an organic EL element 57.
  • the organic EL element 57 functions as an electro-optical element that emits light with brightness according to the current.
  • the pixel circuit 56 in the i-th row and the j-th column is connected to the scanning line Gi, the data line Sj, and the emission control line Ei.
  • the display control circuit 52 outputs the control signal C1 to the scanning line drive circuit 53, outputs the control signal C2 and the video signal V1 to the data line drive circuit 54, and controls the light emission control line drive circuit 55.
  • the signal C3 is output.
  • the scanning line driving circuit 53 drives the scanning lines G1 to Gm based on the control signal C1.
  • the data line driving circuit 54 drives the data lines S1 to Sn based on the control signal C2 and the video signal V1.
  • the light emission control line drive circuit 55 drives the light emission control lines E1 to Em based on the control signal C3.
  • the scanning line driving circuit 53 sequentially selects one scanning line from the scanning lines G1 to Gm based on the control signal C1, and selects a selected voltage (for example, a high level voltage) for the selected scanning line. And a non-selection voltage (for example, a low level voltage) is applied to the remaining scanning lines.
  • a selected voltage for example, a high level voltage
  • a non-selection voltage for example, a low level voltage
  • the data line drive circuit 54 applies n voltages corresponding to the video signal V1 to the data lines S1 to Sn based on the control signal C2.
  • n voltages are respectively written in the selected n pixel circuits 56.
  • a current according to the voltage written in the pixel circuit 56 flows through the organic EL element 57, and the organic EL element 57 emits light with a brightness according to the flowing current.
  • the light emitting period of the organic EL element 57 is set for each row of the pixel circuits 56.
  • the light-emission control line drive circuit 55 applies a light-emission voltage (for example, a high level voltage) to the i-th light-emission control line Ei in the light-emission period of the pixel circuit 56 in the i-th row, and does not emit light in other periods.
  • a voltage for example, a low level voltage
  • the shift register 1 shown in FIG. 1 is used for the scanning line driving circuit 53.
  • a shift register having the same configuration as the shift register 1 is used for the light emission control line drive circuit 55.
  • FIG. 3 is a circuit diagram of the unit circuit 10.
  • the unit circuit 10 shown in FIG. 3 includes four clocked inverters 11, 13, 14, 16 and two inverters 12 and 15, and two transistors 17 and 18.
  • the unit circuit 10 is obtained by adding transistors 17 and 18 to the unit circuit 90 shown in FIG.
  • the transistors 17 and 18 are depletion type and P channel type transistors, and function as initialization transistors.
  • the high level power supply voltage VGH is 10V
  • the low level power supply voltage is the ground voltage GND (0V).
  • the P-channel type transistor (including the transistors 17 and 18) included in the unit circuit 10 is formed by using, for example, LTPS (Low Temperature Polycrystalline Silicon).
  • the N-channel type transistor included in the unit circuit 10 is formed using, for example, LTPS, an oxide semiconductor, or the like.
  • As the oxide semiconductor for example, IGZO (Indium Gallium Zinc Oxide) can be used.
  • the clocked inverter 11 includes two P-channel type transistors Q11 and Q12 and two N-channel type transistors Q13 and Q14 connected in series.
  • the high level power supply voltage VGH is applied to the source terminal of the transistor Q11.
  • the drain terminal of the transistor Q11 is connected to the source terminal of the transistor Q12.
  • the drain terminal of the transistor Q12 is connected to the drain terminal of the transistor Q13.
  • the source terminal of the transistor Q13 is connected to the drain terminal of the transistor Q14.
  • the ground voltage GND is applied to the drain terminal of the transistor Q14.
  • Clock signals CKB and CK are applied to the gate terminals of the transistors Q11 and Q14, respectively.
  • the gate terminals of the transistors Q12 and Q13 are connected to the input terminal of the clocked inverter 11.
  • the drain terminals of the transistors Q12 and Q13 are connected to the output terminal of the clocked inverter 11.
  • the inverter 12 includes a P-channel type transistor Q21 and an N-channel type transistor Q22 connected in series.
  • the high level power supply voltage VGH is applied to the source terminal of the transistor Q21.
  • the drain terminal of the transistor Q21 is connected to the drain terminal of the transistor Q22.
  • the ground voltage GND is applied to the source terminal of the transistor Q22.
  • the gate terminals of the transistors Q21 and Q22 are connected to the input terminal of the inverter 12.
  • the drain terminals of the transistors Q21 and Q22 are connected to the output terminal of the inverter 12.
  • the clocked inverter 13 has the same configuration as the clocked inverter 11. However, clock signals CK and CKB are applied to the gate terminals of the transistors Q31 and Q34 included in the clocked inverter 13, respectively.
  • the clocked inverters 14 and 16 have the same configurations as the clocked inverters 13 and 11, respectively.
  • Inverter 15 has the same configuration as inverter 12. The transistors included in the clocked inverters 11, 13, 14, 16 and the inverters 12, 15 function as control transistors.
  • the inverters 12 and 15 output a low level signal when the input signal is at a high level, and output a high level signal when the input signal is at a low level.
  • the clocked inverters 11 and 16 function as inverters when the clock signal CK is at high level. When the clock signal CK is at low level, the outputs of the clocked inverters 11 and 16 are in a high impedance state.
  • the clocked inverters 13 and 14 function as inverters when the clock signal CK is at low level. When the clock signal CK is at high level, the outputs of the clocked inverters 13 and 14 are in a high impedance state.
  • the input terminal of the clocked inverter 11 is connected to the input terminal IN of the unit circuit 10.
  • the output terminals of the clocked inverters 11 and 13 are connected to the input terminal of the inverter 12.
  • the output terminal of the inverter 12 is connected to the input terminals of the clocked inverters 13 and 14.
  • the output terminals of the clocked inverters 14 and 16 are connected to the input terminal of the inverter 15.
  • the output terminal of the inverter 15 is connected to the input terminal of the clocked inverter 16 and the output terminal OUT of the unit circuit 10.
  • the nodes connected to the output terminals of the inverters 12 and 15 are referred to as N1 and N2, respectively.
  • the source terminals (first conduction terminals) of the transistors 17 and 18 are connected to the nodes N1 and N2, respectively.
  • the ground voltage GND is applied to the drain terminals (second conduction terminals) of the transistors 17 and 18.
  • the high-level power supply voltage VGH is applied to the gate terminals (control terminals) of the transistors 17 and 18.
  • the first conduction terminals of the transistors 17 and 18 are directly connected to the nodes N1 and N2, respectively.
  • the transistors 17 and 18 do not affect the operation of the unit circuit 10 in the power-on state. Therefore, in the power-on state, the unit circuit 10 performs the same operation as the unit circuit 90 shown in FIG.
  • the operation of the unit circuit 10 in the power-on state will be described with reference to FIG.
  • the output of the element indicated by the broken line in FIG. 4 is in a high impedance state.
  • the unit circuit 10 holds the input signal IN at the node N1 when the clock signal CK changes from the low level to the high level.
  • the output signal OUT becomes equal to the signal held at the node N1.
  • the clocked inverters 11 and 16 function as inverters, and the outputs of the clocked inverters 13 and 14 are in a high impedance state.
  • the input signal IN is applied to the node N1, and a negative signal of the input signal of the inverter 15 (equal to the signal held in the node N1) is output as the output signal OUT.
  • the output signal OUT does not change.
  • the clocked inverters 13 and 14 function as inverters, and the outputs of the clocked inverters 11 and 16 are in a high impedance state.
  • the input signal IN is not applied to the node N1, and the input signal of the clocked inverter 14 (the signal held in the node N1) is output as the output signal OUT.
  • the signal held at the node N1 does not change and the output signal OUT does not change.
  • FIG. 5 is a timing chart of the shift register 1.
  • N1_i represents the voltage of the node N1 in the unit circuit 10 at the i-th stage.
  • the start signal SP becomes high level for one cycle of the clock signal CK1.
  • the clock signal CK1 changes to the high level at time t11 after the start signal SP changes to the high level
  • the voltage N1_1 of the node N1 of the unit circuit 10 of the first stage changes to the high level.
  • the output signal G1 of the first-stage unit circuit 10 changes to the high level.
  • the output signal G1 of the unit circuit 10 of the first stage goes high for one cycle of the clock signal CK1 after the start signal SP goes high.
  • the output signal G2 of the unit circuit 10 of the second stage is delayed by one cycle of the clock signal CK1 with respect to the output signal G1 of the unit circuit 10 of the first stage, and becomes high level for one cycle of the clock signal CK1.
  • the output signal Gi of the unit circuit 10 of the i-th stage is delayed by one cycle of the clock signal CK1 from the output signal Gi-1 of the unit circuit 10 of the (i-1)th stage, and It goes high for one cycle.
  • the output signals G1 to Gm of the unit circuit 10 become high level for each cycle of the clock signal CK1 in ascending order.
  • FIG. 6 is a characteristic diagram of a depletion type P-channel transistor. As shown in FIG. 6, in the depletion type transistor, the drain current flows when the gate-source voltage is 0V.
  • the transistors 17 and 18 included in the unit circuit 10 have the characteristics shown in FIG.
  • FIG. 7 is a diagram for explaining a method of initializing the internal node of the unit circuit 10.
  • FIG. 7A shows a state in which the transistor Q22 (FIG. 3) is turned on and the ground voltage GND is applied to the node N1 in the power-on state.
  • FIG. 7B shows a state in which the transistor Q21 (FIG. 3) is turned on in the power-on state and the high-level power supply voltage VGH is applied to the node N1.
  • FIG. 7C shows a power-off state. In the power-on state, the high-level power supply voltage VGH is applied to the gate terminal of the transistor 17. In the power-off state, the voltage of the gate terminal of the transistor 17 becomes the ground voltage GND.
  • the transistor 17 When the ground voltage GND is applied to the node N1 in the power-on state (FIG. 7A), the transistor 17 is turned off and the voltage of the node N1 becomes the ground voltage. At this time, the logic level (low level) corresponding to the voltage of the node N1 is the same as the logic level corresponding to the voltage applied to the node N1 using the transistor Q22. Therefore, at this time, the transistor 17 does not affect the operation of the unit circuit 10.
  • the high-level power supply voltage VGH is applied to the node N1 in the power-on state (FIG. 7(b)). If the transistor 17 is off at this time, no current flows through the transistor 17 between the node N1 and the ground, and the voltage of the node N1 becomes the high-level power supply voltage VGH. Since the gate-source voltage of the depletion type transistor 17 becomes 0 V, the transistor 17 is turned on and a current flows through the transistor 17. At this time, the voltage of the node N1 becomes a voltage (hereinafter referred to as Va) according to the ratio of the on resistance of the transistor Q21 and the on resistance of the transistor 17.
  • the unit circuit 10 is designed so that the logic level corresponding to the voltage Va is a high level. Therefore, the unit circuit 10 is designed, for example, so that the on-resistance of the transistor 17 is sufficiently higher than the on-resistance of the transistor Q21.
  • the threshold voltage of the transistor 17 is Vthp (>0)
  • Va ⁇ VGH ⁇ Vthp there are cases where Va ⁇ VGH ⁇ Vthp and cases where Va ⁇ VGH ⁇ Vthp
  • the former is the first case
  • the latter is the second case). That's the case).
  • the first case even after the voltage of the node N1 becomes Va, the transistor 17 remains in the ON state, and the current passing through the transistor 17 continues to flow. Therefore, in the first case, the voltage of the node N1 does not change from Va.
  • the second case when the voltage of the node N1 becomes the voltage Vaa below (VGH-Vthp), the transistor 17 is turned off, and the voltage of the node N1 becomes the high level power supply voltage VGH again.
  • the transistor 17 is turned on again, and the voltage of the node N1 becomes Vaa again. After that, the same situation occurs repeatedly. Therefore, in the second case, the transistor 17 is repeatedly turned on and off, and the voltage of the node N1 alternately becomes Vaa and VGH.
  • the logic level corresponding to the voltage Va of the node N1 corresponds to the voltage applied to the node N1 using the transistor Q21 (corresponding to the high level power supply voltage VGH). High level). Therefore, the clocked inverter 14 provided next to the node N1 performs the same operation as when the transistor 17 is not provided. Therefore, the transistor 17 does not affect the operation of the unit circuit 10 even when the high-level power supply voltage VGH is applied to the node N1.
  • the voltage of the node N1 is initialized to the ground voltage GND when the power is turned off by the action of the transistor 17.
  • the voltage of the node N2 is initialized to the ground voltage GND by the action of the transistor 18 when the power is off.
  • FIG. 8 is a circuit diagram of a unit circuit of the shift register according to the first comparative example.
  • the unit circuit 91 shown in FIG. 8 is obtained by adding enhancement type P-channel transistors 92 and 93 to the unit circuit 90 shown in FIG.
  • the drain terminals of the transistors 92 and 93 are connected to the nodes N3 and N4, which are connected to the input terminals of the inverters 12 and 15, respectively.
  • the high level power supply voltage VGH is applied to the source terminals of the transistors 92 and 93.
  • An initialization signal INITB is applied to the gate terminals of the transistors 92 and 93.
  • the initialization signal INITB is controlled to the low level when the initialization is performed.
  • the transistors 92 and 93 are turned on, and the voltages of the nodes N3 and N4 are initialized to the high level power supply voltage VGH.
  • FIG. 9 is a circuit diagram of a unit circuit of the shift register according to the second comparative example.
  • a unit circuit 95 shown in FIG. 9 is obtained by adding enhancement type N-channel type transistors 96 and 97 to the unit circuit 90 shown in FIG.
  • the drain terminals of the transistors 96 and 97 are connected to the nodes N1 and N2, respectively.
  • the ground voltage GND is applied to the source terminals of the transistors 96 and 97.
  • An initialization signal INIT is applied to the gate terminals of the transistors 96 and 97.
  • the initialization signal INIT is controlled to a high level when performing initialization. At this time, the transistors 96 and 97 are turned on, and the voltages of the nodes N1 and N2 are initialized to the ground voltage GND.
  • the initialization signal is used when initializing the internal node of the unit circuit. Therefore, an initialization wiring for propagating the initialization signal is provided, and after the power is turned on, the initialization voltage is applied to the initialization wiring before the display device starts operating.
  • the shift registers according to the first and second comparative examples it is necessary to provide an input terminal for an initialization signal in the organic EL panel, and the size of the organic EL panel is increased by the amount of the initialization wiring. There is a problem that it is necessary to perform initialization for a predetermined time after charging.
  • the logic level corresponding to the voltage of the node N1 corresponds to the voltage applied to the node N1 using the transistor Q21 or Q22. Same as the level. Further, in the power-on state, the logic level corresponding to the voltage of node N2 is the same as the logic level corresponding to the voltage applied to node N2 using transistor Q51 or Q52. Therefore, the transistors 17 and 18 do not affect the operation of the unit circuit 10. Since the transistors 17 and 18 are turned on in the power-off state, the ground voltage GND is applied to the nodes N1 and N2 by the action of the transistors 17 and 18.
  • the internal nodes (nodes N1 and N2) of the unit circuit 10 can be initialized when the power is turned off without using the initialization signal. Therefore, it is not necessary to provide an input terminal for the initialization signal in the organic EL panel 51, the size of the organic EL panel 51 does not increase by the amount of the initialization wiring, and the initialization is automatically performed when the power is turned off. You can Therefore, the internal node of the unit circuit 10 of the shift register 1 can be easily initialized when the power is off.
  • the shift register 1 has a configuration in which a plurality of unit circuits 10 are connected in multiple stages.
  • the unit circuit 10 includes a plurality of control transistors (transistors Q11 to Q14, Q21, Q22, Q31 to Q34, Q41 to Q44, Q51, Q52, Q61 to Q64) and an internal node (node N1 connected to the terminals of the control transistor). , N2), a first conduction terminal (source terminal) directly connected to the internal node, a second conduction terminal (drain terminal), and a control terminal (gate terminal), a depletion-type and P-channel initialization transistor. (Transistors 17, 18) are included.
  • the ground voltage GND is applied to the second conduction terminal of the initialization transistor, and the power supply voltage (high-level power supply voltage VGH) is applied to the control terminal of the initialization transistor.
  • the initialization transistor is turned on when the power is off. Therefore, according to the shift register 1, the internal node of the unit circuit 10 can be easily initialized when the power is turned off.
  • the logic level corresponding to the voltage of the internal node is the same as the logic level corresponding to the voltage applied to the internal node using the control transistors (Q21, Q22, Q51, Q52). Therefore, in the power-on state, the initialization transistor does not affect the operation of the unit circuit 10.
  • the unit circuit 10 includes two or more initialization transistors. Therefore, a plurality of internal nodes included in the unit circuit 10 can be easily initialized when the power is turned off. Further, the plurality of control transistors include both P-channel type transistors and N-channel type transistors. Therefore, the above effect can be obtained in the shift register including both the P-channel transistor and the N-channel transistor.
  • the display device includes a plurality of scanning lines G1 to Gm, a plurality of data lines S1 to Sn, a plurality of emission control lines E1 to Em, and a plurality of pixel circuits 56.
  • Panel organic EL panel 51
  • scanning line driving circuit 53 for driving scanning lines G1 to Gm
  • data line driving circuit 54 for driving data lines S1 to Sn
  • light emission control for driving light emission control lines E1 to Em
  • a line drive circuit 55 is the shift register 1 described above.
  • the light emission control line drive circuit 55 has the same configuration as the shift register 1 described above.
  • an internal node of the unit circuit 10 of the shift register 1 is easily initialized when the power is turned off, so that the malfunction of the scanning line drive circuit 53 and the emission control line drive circuit 55 after the power is turned on can be prevented. Therefore, the image can be normally displayed after the power is turned on.
  • the pixel circuit 56 includes an electro-optical element (organic EL element 57) that emits light with a brightness according to the current.
  • the display panel is the organic EL panel 51. Therefore, the above-mentioned effects can be achieved in the organic EL display device including the organic EL panel 51.
  • the shift register according to the second embodiment has the same configuration as the shift register 1 according to the first embodiment and is used in the same manner as the shift register 1 (see FIGS. 1 and 2).
  • the differences from the first embodiment will be described.
  • FIG. 10 is a circuit diagram of a unit circuit of the shift register according to this embodiment.
  • the unit circuit 20 shown in FIG. 10 includes four clocked inverters 11, 13, 14, 16, two inverters 12, 15, two transistors 17, 18, and two resistors 21, 22. I'm out.
  • the unit circuit 20 is obtained by adding transistors 17 and 18 and resistors 21 and 22 to the unit circuit 90 shown in FIG.
  • the upper terminal of the resistors 21 and 22 is called the first terminal, and the lower terminal is called the second terminal.
  • the first terminals of the resistors 21 and 22 are connected to the nodes N1 and N2, respectively.
  • the source terminals (first conduction terminals) of the transistors 17 and 18 are connected to the second terminals of the resistors 21 and 22, respectively.
  • the first conduction terminals of the transistors 17 and 18 are connected to the nodes N1 and N2 via the resistors 21 and 22, respectively.
  • a semiconductor layer (including an intrinsic semiconductor and a conductor region) of a transistor ITO (Indium Tin Oxide), IZO (Indium Zinc Oxide), and a metal layer are used. It is formed.
  • ITO Indium Tin Oxide
  • IZO Indium Zinc Oxide
  • a metal layer In order to increase the resistance value of the resistors 21 and 22, it is preferable to form the resistors 21 and 22 by using the conductor region of the semiconductor layer of the transistor.
  • the material is an intrinsic semiconductor, as shown in FIG. 11, a depletion-type and P-channel type in which a gate terminal (control terminal) and a source terminal (conduction terminal connected to the node N1) are short-circuited. It is preferable to use the transistor 23 as the resistors 21 and 22.
  • the transistors 17 and 18 do not affect the operation of the unit circuit 20. Therefore, in the power-on state, the unit circuit 20 performs the same operation as the unit circuit 90 shown in FIG.
  • the shift register according to the present embodiment operates according to the timing chart shown in FIG. 5, similarly to the shift register 1 according to the first embodiment.
  • FIG. 12 is a diagram for explaining a method of initializing the internal node of the unit circuit 20.
  • a method of initializing the voltage of the node N1 using the transistor 17 will be described.
  • the node connected to the second terminal of the resistor 21 and the source terminal of the transistor 17 is referred to as N11, and the voltage of the node N11 is referred to as Vn11.
  • the transistor 17 When the ground voltage GND is applied to the node N1 in the power-on state (FIG. 12(a)), the transistor 17 is turned off and the voltage of the node N1 becomes the ground voltage. At this time, the logic level (low level) corresponding to the voltage of the node N1 is the same as the logic level corresponding to the voltage applied to the node N1 using the transistor Q22. Therefore, at this time, the transistor 17 does not affect the operation of the unit circuit 10.
  • the transistor 17 repeats on and off.
  • the transistor 17 is turned on while Vn11 ⁇ VGH ⁇ Vthp, and turned off while Vn11 ⁇ VGH ⁇ Vthp.
  • the voltage Vn11 fluctuates, but the voltage of the node N1 is substantially equal to the high-level power supply voltage VGH.
  • the logic level (high level) corresponding to the voltage of the node N1 is the same as the logic level corresponding to the voltage applied to the node N1 using the transistor Q21. Therefore, the clocked inverter 14 provided next to the node N1 performs the same operation as when the transistor 17 is not provided. Therefore, the transistor 17 does not affect the operation of the unit circuit 10 even when the high level power supply voltage VGH is applied to the node N1.
  • the absolute value of the threshold voltage of the transistor 17 is preferably 0 V or more and 1 V or less.
  • the voltage of the node N1 is initialized to the ground voltage GND when the power is turned off by the action of the transistor 17.
  • the voltage of the node N2 is initialized to the ground voltage GND by the action of the transistor 18 when the power is off.
  • the unit circuit 20 has the first conduction terminal (source terminal) connected to the internal nodes (nodes N1 and N2) via the resistors (resistors 21 and 22). , A depletion type P-channel type initialization transistor (transistors 17, 18) having a second conduction terminal (drain terminal) and a control terminal (gate terminal). According to the shift register according to the present embodiment, by providing the resistor, it is possible to easily initialize the internal node of the unit circuit 20 when the power is off while suppressing the change in the voltage of the internal node in the power on state. ..
  • the shift register according to the third embodiment has the same configuration as the shift register 1 according to the first embodiment and is used in the same manner as the shift register 1 (see FIGS. 1 and 2).
  • the differences from the first embodiment will be described.
  • FIG. 13 is a circuit diagram of a unit circuit of the shift register according to this embodiment.
  • the unit circuit 30 shown in FIG. 13 includes four clocked inverters 11, 13, 14, 16, two inverters 12, 15, and two transistors 31, 32.
  • the unit circuit 30 is obtained by adding transistors 31 and 32 to the unit circuit 90 shown in FIG.
  • the transistors 31 and 32 are depletion type and N channel type transistors, and function as initialization transistors.
  • the source terminals (first conduction terminals) of the transistors 31 and 32 are connected to the nodes N1 and N2, respectively.
  • the high-level power supply voltage VGH is applied to the drain terminals (second conduction terminals) of the transistors 31 and 32.
  • the ground voltage GND is applied to the gate terminals (control terminals) of the transistors 31 and 32.
  • the first conduction terminals of the transistors 31 and 32 are directly connected to the nodes N1 and N2, respectively.
  • the transistors 31 and 32 do not affect the operation of the unit circuit 30. Therefore, in the power-on state, the unit circuit 30 performs the same operation as the unit circuit 90 shown in FIG.
  • the shift register according to the present embodiment operates according to the timing chart shown in FIG. 5, similarly to the shift register 1 according to the first embodiment.
  • FIG. 14 is a characteristic diagram of a depletion type and N channel type transistor. As shown in FIG. 14, in the depletion type transistor, the drain current flows when the gate-source voltage is 0V.
  • the transistors 31 and 32 included in the unit circuit 30 have the characteristics shown in FIG.
  • FIG. 15 is a diagram for explaining a method of initializing the internal node of the unit circuit 30.
  • a method of initializing the voltage of the node N1 using the transistor 31 will be described.
  • FIG. 15A shows a state in which the transistor Q21 (FIG. 3) is turned on in the power-on state and the high-level power supply voltage VGH is applied to the node N1.
  • FIG. 15B shows a state in which the transistor Q22 (FIG. 3) is turned on in the power-on state and the ground voltage GND is applied to the node N1.
  • FIG. 15C shows a power-off state. In the power-on state, the high level power supply voltage VGH is applied to the drain terminal (second conduction terminal) of the transistor 31. In the power-off state, the voltage of the drain terminal of the transistor 31 becomes the ground voltage GND.
  • the transistor 31 When the high-level power supply voltage VGH is applied to the node N1 in the power-on state (FIG. 15(a)), the transistor 31 is turned off, and the voltage of the node N1 becomes the high-level power supply voltage VGH. At this time, the logic level (high level) corresponding to the voltage of the node N1 is the same as the logic level corresponding to the voltage applied to the node N1 using the transistor Q21. Therefore, at this time, the transistor 31 does not affect the operation of the unit circuit 30.
  • the former is the third case
  • the latter is the fourth case. That.
  • the transistor 31 In the third case, even after the voltage of the node N1 becomes Vb, the transistor 31 remains in the ON state, and the current passing through the transistor 31 continues to flow. Therefore, in the third case, the voltage of the node N1 does not change from Vb.
  • the fourth case when the voltage of the node N1 becomes the voltage Vbb exceeding -Vthn, the transistor 31 is turned off, and the voltage of the node N1 becomes the ground voltage GND again.
  • the transistor 31 is turned on again, and the voltage of the node N1 becomes Vbb again. After that, the same situation occurs repeatedly. Therefore, in the fourth case, the transistor 31 is repeatedly turned on and off, and the voltage of the node N1 alternately becomes Vbb and GND.
  • the logic level corresponding to the voltage Vb of the node N1 is the logic level corresponding to the voltage applied to the node N1 using the transistor Q22 (low level corresponding to the ground voltage GND). Level). Therefore, the clocked inverter 14 provided at the next stage of the node N1 performs the same operation as when the transistor 31 is not provided. Therefore, the transistor 31 does not affect the operation of the unit circuit 30 even when the ground voltage GND is applied to the node N1.
  • the voltage of the drain terminal (second conduction terminal) of the transistor 31 is the high-level power supply voltage.
  • the voltage VGH drops to the ground voltage GND.
  • this voltage becomes lower than a predetermined level, the transistor 31 turns on and a current flows through the transistor 31. Therefore, the voltage of the node N1 becomes the ground voltage GND.
  • the voltage of the node N1 is initialized to the ground voltage GND when the power is turned off by the action of the transistor 31.
  • the voltage of the node N2 is initialized to the ground voltage GND by the action of the transistor 32 when the power is off.
  • the unit circuit 30 includes the first conduction terminal (source terminal) and the second conduction terminal (drain terminal) that are directly connected to the internal nodes (nodes N1 and N2). , And depletion type and N-channel type initialization transistors (transistors 31 and 32) having control terminals (gate terminals).
  • the power supply voltage high level power supply voltage VGH
  • VGH high level power supply voltage
  • GND ground voltage
  • the initialization transistor is turned on when the power is off. Therefore, the shift register according to the present embodiment can easily initialize the internal node of the unit circuit 30 when the power is off.
  • the logic level corresponding to the voltage of the internal node is the same as the logic level corresponding to the voltage applied to the internal node using the control transistors (Q21, Q22, Q51, Q52). Therefore, in the power-on state, the initialization transistor does not affect the operation of the unit circuit 30.
  • the shift register according to the fourth embodiment has the same configuration as the shift register 1 according to the first embodiment and is used in the same manner as the shift register 1 (see FIGS. 1 and 2). Hereinafter, the differences from the first embodiment will be described.
  • FIG. 16 is a circuit diagram of a unit circuit of the shift register according to this embodiment.
  • the unit circuit 40 shown in FIG. 16 includes four clocked inverters 11, 13, 14, 16, two inverters 12, 15, two transistors 31, 32, and two resistors 41, 42. I'm out.
  • the unit circuit 40 is obtained by adding transistors 31, 32 and resistors 41, 42 to the unit circuit 90 shown in FIG.
  • the lower terminals of the resistors 41 and 42 are called the first terminal, and the upper terminals are called the second terminal.
  • the first terminals of the resistors 41 and 42 are connected to the nodes N1 and N2, respectively.
  • the source terminals (first conduction terminals) of the transistors 31 and 32 are connected to the second terminals of the resistors 41 and 42, respectively.
  • the first conduction terminals of the transistors 31 and 32 are connected to the nodes N1 and N2 via the resistors 41 and 42, respectively.
  • the resistors 41 and 42 are formed by the same method as the resistors 21 and 22 according to the second embodiment. In order to form the resistors 41 and 42 large, it is preferable that the resistance values of the resistors 41 and 42 be formed using the conductor region of the semiconductor layer of the transistor. In particular, when the material is an intrinsic semiconductor, as shown in FIG. 17, a depletion-type and N-channel type in which a gate terminal (control terminal) and a source terminal (conduction terminal connected to the node N1) are short-circuited It is preferable to use the transistor 43 as the resistors 41 and 42.
  • the transistors 31 and 32 do not affect the operation of the unit circuit 40. Therefore, in the power-on state, the unit circuit 40 performs the same operation as the unit circuit 90 shown in FIG.
  • the shift register according to the present embodiment operates according to the timing chart shown in FIG. 5, similarly to the shift register 1 according to the first embodiment.
  • FIG. 18 is a diagram for explaining a method of initializing the internal node of the unit circuit 40.
  • a method of initializing the voltage of the node N1 using the transistor 31 will be described.
  • the node connected to the second terminal of the resistor 41 and the source terminal of the transistor 31 is referred to as N12
  • the voltage of the node N12 is referred to as Vn12.
  • the transistor 31 When the high level power supply voltage VGH is applied to the node N1 in the power-on state (FIG. 18(a)), the transistor 31 is turned off and the voltage of the node N1 becomes the high level power supply voltage VGH. At this time, the logic level (high level) corresponding to the voltage of the node N1 is the same as the logic level corresponding to the voltage applied to the node N1 using the transistor Q21. Therefore, at this time, the transistor 31 does not affect the operation of the unit circuit 40.
  • the transistor 31 repeats on and off.
  • the transistor 31 is turned on while Vn12 ⁇ Vthn, and turned off while Vn12> ⁇ Vthn.
  • the voltage Vn12 fluctuates, but the voltage of the node N1 is substantially equal to the ground voltage GND.
  • the logic level (low level) corresponding to the voltage of the node N1 is the same as the logic level corresponding to the voltage applied to the node N1 using the transistor Q22. Therefore, the clocked inverter 14 provided at the next stage of the node N1 performs the same operation as when the transistor 31 is not provided.
  • the transistor 31 does not affect the operation of the unit circuit 10 even when the ground voltage GND is applied to the node N1.
  • the absolute value of the threshold voltage of the transistor 31 is preferably 0 V or more and 1 V or less.
  • the voltage of the drain terminal (second conduction terminal) of the transistor 31 is the high-level power supply voltage.
  • the voltage VGH drops to the ground voltage GND.
  • this voltage becomes lower than a predetermined level, the transistor 31 turns on and a current flows through the transistor 31. Therefore, the voltage of the node N1 becomes the ground voltage GND.
  • the voltage of the node N1 is initialized to the ground voltage GND when the power is turned off by the action of the transistor 31.
  • the voltage of the node N2 is initialized to the ground voltage GND by the action of the transistor 32 when the power is off.
  • the unit circuit 40 has the first conduction terminal (source terminal) connected to the internal nodes (nodes N1 and N2) via the resistors (resistances 41 and 42). , A depletion type N-channel type initialization transistor (transistors 31, 32) having a second conduction terminal (drain terminal) and a control terminal (gate terminal). According to the shift register according to the present embodiment, by providing the resistor, it is possible to easily initialize the internal node of the unit circuit 40 when the power is turned off while suppressing the change in the voltage of the internal node in the power-on state. ..
  • the unit circuits 10, 20, 30, 40 of the shift register In the unit circuits 10, 20, 30, 40 of the shift register according to the first to fourth embodiments, two P-channel type transistors are connected in reverse order and two N-channel type transistors are connected in reverse order.
  • the clocked inverter may be included.
  • the unit circuits 10, 20, 30, 40 may include the clocked inverter 19 shown in FIG. 19 instead of the clocked inverter 11.
  • the transistors Q11 and Q12 are connected in reverse order, and the transistors Q13 and Q14 are connected in reverse order.
  • the unit circuit may include one initialization transistor.
  • the plurality of control transistors may be P-channel transistors or N-channel transistors, and the conductivity type of the initialization transistor may be the same as the conductivity type of the control transistor. ..
  • the above-described effect can be obtained for the shift register configured using only the P-channel type transistor or the N-channel type transistor.
  • an organic EL panel including a pixel circuit including an organic EL element has been used as an example of a display device having a shift register having a configuration in which a plurality of unit circuits including depletion type initialization transistors are connected in multiple stages.
  • a liquid crystal display device having a liquid crystal panel having a pixel circuit including a liquid crystal element and an inorganic EL display device having a display panel including a pixel circuit including an inorganic light emitting diode are described in the same manner.
  • a QLED (Quantum-dot Light Emitting Diode) display device including a display panel including a pixel circuit including a quantum dot light emitting diode may be configured.

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Abstract

表示装置の走査線駆動回路として、複数の単位回路を多段接続した構成を有するシフトレジスタを使用する。単位回路は、複数の制御トランジスタと、制御トランジスタの端子に接続された内部ノードと、内部ノードに直接または抵抗を介して接続された第１導通端子、第２導通端子、および、制御端子を有するデプレッション型の初期化トランジスタとを含む。第２導通端子に電源電圧およびグランド電圧の一方を印加し、制御端子に他方の電圧を印加する。初期化トランジスタは、電源オフ状態ではオンする。

Description

シフトレジスタ、表示装置、および、シフトレジスタの制御方法
　本発明は、複数の単位回路を多段接続した構成を有するシフトレジスタ、および、これを備えた表示装置に関する。
　有機エレクトロルミネッセンス（Electro Luminescence：以下、ＥＬという）表示装置は、薄型、軽量、高画質の表示装置として広く利用されている。典型的な有機ＥＬ表示装置は、有機ＥＬパネル、走査線駆動回路、データ線駆動回路、および、発光制御線駆動回路を備えている。走査線駆動回路と発光制御線駆動回路には、複数の単位回路を多段接続した構成を有するシフトレジスタが使用される。
　シフトレジスタの単位回路については、従来から各種の回路が知られている。図２０は、セミスタテッィク型の単位回路の回路図である。図２０に示す単位回路９０は、４個のクロックドインバータと２個のインバータを含んでいる。複数の単位回路９０を多段接続することにより、有機ＥＬ表示装置の走査線駆動回路と発光制御線駆動回路として使用されるシフトレジスタを構成することができる。
　本願発明に関連して、特許文献１には、ＲＳラッチを確実にリセット状態で立ち上げるために、出力にデプレッション型ＭＩＳ（Metal Insulator Semiconductor ）トランジスタをプルダウン素子として接続したラッチ回路が記載されている。
日本国特開２００３－３３２８９２号公報
　表示装置に含まれるシフトレジスタについては、表示装置が動作を開始する前に、単位回路の内部ノードを初期化することが好ましい。その理由は、内部ノードを初期化せずに表示装置が動作を開始した場合、走査線駆動回路や発光制御線駆動回路が誤動作し、画像を正常に表示できないことがあるからである。例えば、図２０に示す単位回路９０では、ノードＮ１、Ｎ２を初期化するか、ノードＮ３、Ｎ４を初期化することが好ましい。
　従来のシフトレジスタでは、単位回路の内部ノードを初期化するために、初期化用配線が設けられ（後述する図８および図９を参照）、電源投入後、表示装置が動作を開始する前に初期化用配線に初期化電圧が印加される。このため、従来のシフトレジスタには、初期化信号の入力端子を表示パネルに設ける必要がある、初期化用配線の分だけ表示パネルのサイズが大きくなる、電源投入後に所定の時間をかけて初期化を行う必要があるという問題がある。
　それ故に、単位回路の内部ノードを容易に初期化できるシフトレジスタ、および、これを備えた表示装置を提供することが課題として挙げられる。
　上記の課題は、例えば、複数の単位回路を多段接続した構成を有するシフトレジスタであって、単位回路は、複数の制御トランジスタと、制御トランジスタの端子に接続された内部ノードと、内部ノードに直接または抵抗を介して接続された第１導通端子、第２導通端子、および、制御端子を有するデプレッション型の初期化トランジスタとを含み、第２導通端子には電源電圧およびグランド電圧の一方が印加され、制御端子には電源電圧およびグランド電圧の他方が印加され、初期化トランジスタは、電源オフ状態ではオンするシフトレジスタによって解決することができる。
　上記の課題は、複数の走査線と、複数のデータ線と、複数の画素回路とを含む表示パネルと、走査線を駆動する走査線駆動回路と、データ線を駆動するデータ線駆動回路と、上記のシフトレジスタとを備えた表示装置によっても解決することができる。
　上記の課題は、複数の単位回路を多段接続した構成を有するシフトレジスタの制御方法であって、単位回路が、複数の制御トランジスタと、制御トランジスタの端子に接続された内部ノードと、内部ノードに直接または抵抗を介して接続された第１導通端子、第２導通端子、および、制御端子を有するデプレッション型の初期化トランジスタとを含む場合に、第２導通端子に電源電圧およびグランド電圧の一方を印加し、制御端子に電源電圧およびグランド電圧の他方を印加して、シフトレジスタを動作させるステップと、電源電圧の供給を停止して、初期化トランジスタをオン状態にするステップとを備えたシフトレジスタの制御方法によっても解決することができる。
　上記のシフトレジスタ、表示装置、および、シフトレジスタの制御方法によれば、電源オフ状態では、初期化トランジスタはオンするので、初期化トランジスタの作用によって内部ノードにグランド電圧が与えられる。したがって、初期化信号を用いることなく、電源オフ時にシフトレジスタの単位回路の内部ノードを容易に初期化することができる。
第１の実施形態に係るシフトレジスタの構成を示すブロック図である。 図１に示すシフトレジスタを含む有機ＥＬ表示装置の構成を示すブロック図である。 図１に示すシフトレジスタの単位回路の回路図である。 図３に示す単位回路の動作を説明するための図である。 図１に示すシフトレジスタのタイミングチャートである。 デプレッション型かつＰチャネル型のトランジスタの特性図である。 図３に示す単位回路の内部ノードの初期化方法を説明するための図である。 第１比較例に係るシフトレジスタの単位回路の回路図である。 第２比較例に係るシフトレジスタの単位回路の回路図である。 第２の実施形態に係るシフトレジスタの単位回路の回路図である。 図１０に示す単位回路に含まれる抵抗の構成例を示す図である。 図１０に示す単位回路の内部ノードの初期化方法を説明するための図である。 第３の実施形態に係るシフトレジスタの単位回路の回路図である。 デプレッション型かつＮチャネル型のトランジスタの特性図である。 図１３に示す単位回路の内部ノードの初期化方法を説明するための図である。 第４の実施形態に係るシフトレジスタの単位回路の回路図である。 図１６に示す単位回路に含まれる抵抗の構成例を示す図である。 図１６に示す単位回路の内部ノードの初期化方法を説明するための図である。 単位回路に含まれるクロックドインバータの他の例を示す回路図である。 従来のシフトレジスタの単位回路の回路図である。
　以下、図面を参照して、各実施形態に係るシフトレジスタ、および、これを備えた表示装置について説明する。以下の説明では、ある端子経由で入力または出力される信号をその端子と同じ名前で呼ぶ。例えば、クロック端子ＣＫ経由で入力される信号をクロック信号ＣＫという。ｍおよびｎは２以上の整数、ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数であるとする。図面に記載された文字列ＳＲｉは、シフトレジスタのｉ段目の単位回路を示す。
　（第１の実施形態）
　図１は、第１の実施形態に係るシフトレジスタの構成を示すブロック図である。図１に示すシフトレジスタ１は、ｍ個の単位回路１０を多段接続した構成を有する。単位回路１０は、クロック端子ＣＫ、ＣＫＢ、入力端子ＩＮ、および、出力端子ＯＵＴを有する。
　シフトレジスタ１には、外部からクロック信号ＣＫ１、ＣＫ２とスタート信号ＳＰが供給される。クロック信号ＣＫ２は、クロック信号ＣＫ１の否定信号である。クロック信号ＣＫ１は、各段の単位回路１０のクロック端子ＣＫに与えられる。クロック信号ＣＫ２は、各段の単位回路１０のクロック端子ＣＫＢに与えられる。スタート信号ＳＰは、１段目の単位回路１０の入力端子ＩＮに与えられる。２～ｍ段目の単位回路１０の入力端子ＩＮには、それぞれ、１～（ｍ－１）段目の単位回路１０の出力信号ＯＵＴが与えられる。ｉ段目の単位回路１０の出力信号ＯＵＴは、シフトレジスタ１のｉ番目の出力信号Ｇｉとして外部に出力される。
　図２は、シフトレジスタ１を含む有機ＥＬ表示装置の構成を示すブロック図である。図２に示す有機ＥＬ表示装置５０は、有機ＥＬパネル５１、表示制御回路５２、走査線駆動回路５３、データ線駆動回路５４、および、発光制御線駆動回路５５を含んでいる。有機ＥＬパネル５１は、ｍ本の走査線Ｇ１～Ｇｍ、ｎ本のデータ線Ｓ１～Ｓｎ、ｍ本の発光制御線Ｅ１～Ｅｍ、および、（ｍ×ｎ）個の画素回路５６を含んでいる。走査線Ｇ１～Ｇｍは、互いに平行に配置される。データ線Ｓ１～Ｓｎは、互いに平行に走査線Ｇ１～Ｇｍと直交するように配置される。発光制御線Ｅ１～Ｅｍは、走査線Ｇ１～Ｇｍと平行に配置される。走査線Ｇ１～Ｇｍとデータ線Ｓ１～Ｓｎは、（ｍ×ｎ）箇所で交差する。（ｍ×ｎ）個の画素回路５６は、それぞれ、走査線Ｇ１～Ｇｍとデータ線Ｓ１～Ｓｎの交点に対応して配置される。画素回路５６は、有機ＥＬ素子５７を含んでいる。有機ＥＬ素子５７は、電流に応じた輝度で発光する電気光学素子として機能する。ｉ行ｊ列目の画素回路５６は、走査線Ｇｉ、データ線Ｓｊ、および、発光制御線Ｅｉに接続される。
　表示制御回路５２は、走査線駆動回路５３に対して制御信号Ｃ１を出力し、データ線駆動回路５４に対して制御信号Ｃ２と映像信号Ｖ１を出力し、発光制御線駆動回路５５に対して制御信号Ｃ３を出力する。走査線駆動回路５３は、制御信号Ｃ１に基づき、走査線Ｇ１～Ｇｍを駆動する。データ線駆動回路５４は、制御信号Ｃ２と映像信号Ｖ１に基づき、データ線Ｓ１～Ｓｎを駆動する。発光制御線駆動回路５５は、制御信号Ｃ３に基づき、発光制御線Ｅ１～Ｅｍを駆動する。
　より詳細には、走査線駆動回路５３は、制御信号Ｃ１に基づき走査線Ｇ１～Ｇｍの中から１本の走査線を順に選択し、選択された走査線に選択電圧（例えば、ハイレベル電圧）を印加し、残余の走査線に非選択電圧（例えば、ローレベル電圧）を印加する。これにより、選択された走査線に接続されたｎ個の画素回路５６が一括して選択される。データ線駆動回路５４は、制御信号Ｃ２に基づき、映像信号Ｖ１に応じたｎ個の電圧をデータ線Ｓ１～Ｓｎにそれぞれ印加する。これにより、選択されたｎ個の画素回路５６にｎ個の電圧がそれぞれ書き込まれる。有機ＥＬ素子５７には画素回路５６に書き込まれた電圧に応じた電流が流れ、有機ＥＬ素子５７は流れる電流に応じた輝度で発光する。
　有機ＥＬ表示装置５０では、画素回路５６の行ごとに有機ＥＬ素子５７の発光期間が設定される。発光制御線駆動回路５５は、ｉ番目の発光制御線Ｅｉに対して、ｉ行目の画素回路５６の発光期間では発光電圧（例えば、ハイレベル電圧）を印加し、それ以外の期間では非発光電圧（例えば、ローレベル電圧）を印加する。走査線駆動回路５３には、図１に示すシフトレジスタ１が用いられる。発光制御線駆動回路５５には、シフトレジスタ１と同様の構成を有するシフトレジスタが用いられる。
　図３は、単位回路１０の回路図である。図３に示す単位回路１０は、４個のクロックドインバータ１１、１３、１４、１６、２個のインバータ１２、１５、および、２個のトランジスタ１７、１８を含んでいる。単位回路１０は、図２０に示す単位回路９０にトランジスタ１７、１８を追加したものである。トランジスタ１７、１８は、デプレッション型かつＰチャネル型のトランジスタであり、初期化トランジスタとして機能する。例えば、ハイレベル電源電圧ＶＧＨは１０Ｖであり、ローレベル電源電圧はグランド電圧ＧＮＤ（０Ｖ）である。
　単位回路１０に含まれるＰチャネル型のトランジスタ（トランジスタ１７、１８を含む）は、例えば、ＬＴＰＳ（Low Temperature Polycrystalline Silicon ：低温ポリシリコン）などを用いて形成される。単位回路１０に含まれるＮチャネル型のトランジスタは、例えば、ＬＴＰＳ、酸化物半導体などを用いて形成される。酸化物半導体には、例えば、ＩＧＺＯ（Indium Gallium Zinc Oxide）を用いることができる。
　クロックドインバータ１１は、直列に接続された２個のＰチャネル型トランジスタＱ１１、Ｑ１２と２個のＮチャネル型トランジスタＱ１３、Ｑ１４とを含んでいる。トランジスタＱ１１のソース端子には、ハイレベル電源電圧ＶＧＨが印加される。トランジスタＱ１１のドレイン端子は、トランジスタＱ１２のソース端子に接続される。トランジスタＱ１２のドレイン端子は、トランジスタＱ１３のドレイン端子に接続される。トランジスタＱ１３のソース端子は、トランジスタＱ１４のドレイン端子に接続される。トランジスタＱ１４のドレイン端子には、グランド電圧ＧＮＤが印加される。トランジスタＱ１１、Ｑ１４のゲート端子には、それぞれ、クロック信号ＣＫＢ、ＣＫが与えられる。トランジスタＱ１２、Ｑ１３のゲート端子は、クロックドインバータ１１の入力端子に接続される。トランジスタＱ１２、Ｑ１３のドレイン端子は、クロックドインバータ１１の出力端子に接続される。
　インバータ１２は、直列に接続されたＰチャネル型トランジスタＱ２１とＮチャネル型トランジスタＱ２２とを含んでいる。トランジスタＱ２１のソース端子には、ハイレベル電源電圧ＶＧＨが印加される。トランジスタＱ２１のドレイン端子は、トランジスタＱ２２のドレイン端子に接続される。トランジスタＱ２２のソース端子には、グランド電圧ＧＮＤが印加される。トランジスタＱ２１、Ｑ２２のゲート端子は、インバータ１２の入力端子に接続される。トランジスタＱ２１、Ｑ２２のドレイン端子は、インバータ１２の出力端子に接続される。
　クロックドインバータ１３は、クロックドインバータ１１と同様の構成を有する。ただし、クロックドインバータ１３に含まれるトランジスタＱ３１、Ｑ３４のゲート端子には、それぞれ、クロック信号ＣＫ、ＣＫＢが与えられる。クロックドインバータ１４、１６は、それぞれ、クロックドインバータ１３、１１と同じ構成を有する。インバータ１５は、インバータ１２と同じ構成を有する。クロックドインバータ１１、１３、１４、１６、および、インバータ１２、１５に含まれるトランジスタは、制御トランジスタとして機能する。
　インバータ１２、１５は、入力信号がハイレベルのときにはローレベルの信号を出力し、入力信号がローレベルのときにはハイレベルの信号を出力する。クロックドインバータ１１、１６は、クロック信号ＣＫがハイレベルのときにはインバータとして機能する。クロック信号ＣＫがローレベルのときには、クロックドインバータ１１、１６の出力はハイインピーダンス状態になる。クロックドインバータ１３、１４は、クロック信号ＣＫがローレベルのときにはインバータとして機能する。クロック信号ＣＫがハイレベルのときには、クロックドインバータ１３、１４の出力はハイインピーダンス状態になる。
　クロックドインバータ１１の入力端子は、単位回路１０の入力端子ＩＮに接続される。クロックドインバータ１１、１３の出力端子は、インバータ１２の入力端子に接続される。インバータ１２の出力端子は、クロックドインバータ１３、１４の入力端子に接続される。クロックドインバータ１４、１６の出力端子は、インバータ１５の入力端子に接続される。インバータ１５の出力端子は、クロックドインバータ１６の入力端子と単位回路１０の出力端子ＯＵＴに接続される。
　以下、インバータ１２、１５の出力端子に接続されたノードを、それぞれ、Ｎ１、Ｎ２という。トランジスタ１７、１８のソース端子（第１導通端子）は、それぞれ、ノードＮ１、Ｎ２に接続される。トランジスタ１７、１８のドレイン端子（第２導通端子）には、グランド電圧ＧＮＤが印加される。トランジスタ１７、１８のゲート端子（制御端子）には、ハイレベル電源電圧ＶＧＨが印加される。単位回路１０では、トランジスタ１７、１８の第１導通端子は、それぞれ、ノードＮ１、Ｎ２に直接接続される。後述するように、電源オン状態では、トランジスタ１７、１８は単位回路１０の動作に影響を与えない。したがって、電源オン状態では、単位回路１０は図２０に示す単位回路９０と同じ動作を行う。
　図４を参照して、電源オン状態における単位回路１０の動作を説明する。図４に破線で記載した素子の出力は、ハイインピーダンス状態である。以下に示すように、単位回路１０は、クロック信号ＣＫがローレベルからハイレベルに変化するときに、入力信号ＩＮをノードＮ１に保持する。クロック信号ＣＫがハイレベルからローレベルに変化するときに、出力信号ＯＵＴはノードＮ１に保持された信号に等しくなる。
　クロック信号ＣＫがハイレベルのとき（図４（ａ））には、クロックドインバータ１１、１６はインバータとして機能し、クロックドインバータ１３、１４の出力はハイインピーダンス状態になる。このとき、入力信号ＩＮはノードＮ１に与えられ、インバータ１５の入力信号の否定信号（ノードＮ１に保持された信号に等しい）が出力信号ＯＵＴとして出力される。クロック信号ＣＫがハイレベルである間に入力信号ＩＮが変化しても、出力信号ＯＵＴは変化しない。
　クロック信号ＣＫがローレベルのとき（図４（ｂ））には、クロックドインバータ１３、１４はインバータとして機能し、クロックドインバータ１１、１６の出力はハイインピーダンス状態になる。このとき、入力信号ＩＮはノードＮ１に与えられず、クロックドインバータ１４の入力信号（ノードＮ１に保持された信号）が出力信号ＯＵＴとして出力される。クロック信号ＣＫがローレベルである間に入力信号ＩＮが変化しても、ノードＮ１に保持された信号は変化せず、出力信号ＯＵＴも変化しない。
　図５は、シフトレジスタ１のタイミングチャートである。図５において、Ｎ１＿ｉは、ｉ段目の単位回路１０内のノードＮ１の電圧を示す。スタート信号ＳＰは、クロック信号ＣＫ１の１周期分だけハイレベルになる。スタート信号ＳＰがハイレベルに変化した後、時刻ｔ１１においてクロック信号ＣＫ１がハイレベルに変化すると、１段目の単位回路１０のノードＮ１の電圧Ｎ１＿１はハイレベルに変化する。次に、時刻ｔ１２においてクロック信号ＣＫ１がローレベルに変化すると、１段目の単位回路１０の出力信号Ｇ１はハイレベルに変化する。次に、時刻ｔ１３においてクロック信号ＣＫ１がハイレベルに変化すると、１段目の単位回路１０のノードＮ１の電圧Ｎ１＿１はローレベルに変化し、２段目の単位回路１０のノードＮ１の電圧Ｎ１＿２はハイレベルに変化する。次に、時刻ｔ１４においてクロック信号ＣＫ１がローレベルに変化すると、１段目の単位回路１０の出力信号Ｇ１はローレベルに変化し、２段目の単位回路１０の出力信号Ｇ２はハイレベルに変化する。時刻ｔ１４以降、シフトレジスタ１は同様に動作する。
　１段目の単位回路１０の出力信号Ｇ１は、スタート信号ＳＰがハイレベルになった後、クロック信号ＣＫ１の１周期分だけハイレベルになる。２段目の単位回路１０の出力信号Ｇ２は、１段目の単位回路１０の出力信号Ｇ１よりもクロック信号ＣＫ１の１周期分だけ遅れて、クロック信号ＣＫ１の１周期分だけハイレベルになる。同様に、ｉ段目の単位回路１０の出力信号Ｇｉは、（ｉ－１）段目の単位回路１０の出力信号Ｇｉ－１よりもクロック信号ＣＫ１の１周期分だけ遅れて、クロック信号ＣＫ１の１周期分だけハイレベルになる。単位回路１０の出力信号Ｇ１～Ｇｍは、昇順にクロック信号ＣＫ１の１周期ずつハイレベルになる。
　図６は、デプレッション型かつＰチャネル型のトランジスタの特性図である。図６に示すように、デプレッション型トランジスタでは、ゲート－ソース間電圧が０Ｖのときにドレイン電流が流れる。単位回路１０に含まれるトランジスタ１７、１８は、図６に示す特性を有する。
　図７は、単位回路１０の内部ノードの初期化方法を説明するための図である。ここでは、トランジスタ１７を用いてノードＮ１の電圧を初期化する方法を説明する。図７（ａ）は、電源オン状態においてトランジスタＱ２２（図３）がオンし、ノードＮ１にグランド電圧ＧＮＤが印加されているときの状態を示す。図７（ｂ）は、電源オン状態においてトランジスタＱ２１（図３）がオンし、ノードＮ１にハイレベル電源電圧ＶＧＨが印加されているときの状態を示す。図７（ｃ）は、電源オフ状態を示す。電源オン状態では、トランジスタ１７のゲート端子には、ハイレベル電源電圧ＶＧＨが印加される。電源オフ状態では、トランジスタ１７のゲート端子の電圧は、グランド電圧ＧＮＤになる。
　電源オン状態でノードＮ１にグランド電圧ＧＮＤが印加されているとき（図７（ａ））には、トランジスタ１７はオフし、ノードＮ１の電圧はグランド電圧になる。このときノードＮ１の電圧に対応する論理レベル（ローレベル）は、トランジスタＱ２２を用いてノードＮ１に印加されている電圧に対応する論理レベルと同じである。したがって、このときトランジスタ１７は単位回路１０の動作に影響を与えない。
　電源オン状態でノードＮ１にハイレベル電源電圧ＶＧＨが印加されているとき（図７（ｂ））を考える。このときにトランジスタ１７がオフ状態であるとすると、ノードＮ１とグランドの間にトランジスタ１７を経由する電流は流れないので、ノードＮ１の電圧はハイレベル電源電圧ＶＧＨになる。デプレッション型のトランジスタ１７のゲート－ソース間電圧が０Ｖになるので、トランジスタ１７はオンし、トランジスタ１７を経由する電流が流れる。このときノードＮ１の電圧は、トランジスタＱ２１のオン抵抗とトランジスタ１７のオン抵抗との比に応じた電圧（以下、Ｖａという）になる。単位回路１０は、電圧Ｖａに対応する論理レベルがハイレベルであるように設計される。このため、単位回路１０は、例えば、トランジスタ１７のオン抵抗がトランジスタＱ２１のオン抵抗よりも十分に大きくなるように設計される。
　トランジスタ１７の閾値電圧をＶｔｈｐ（＞０）としたとき、Ｖａ≧ＶＧＨ－Ｖｔｈｐである場合と、Ｖａ＜ＶＧＨ－Ｖｔｈｐである場合とがある（以下、前者を第１の場合、後者を第２の場合という）。第１の場合には、ノードＮ１の電圧がＶａになった後も、トランジスタ１７はオン状態を保ち、トランジスタ１７を経由する電流が流れ続ける。したがって、第１の場合には、ノードＮ１の電圧はＶａから変化しない。第２の場合には、ノードＮ１の電圧が（ＶＧＨ－Ｖｔｈｐ）を下回る電圧Ｖａａになると、トランジスタ１７はオフし、ノードＮ１の電圧は再びハイレベル電源電圧ＶＧＨになる。このため、トランジスタ１７は再びオンし、ノードＮ１の電圧は再びＶａａになる。これ以降も、同じ状況が繰り返し発生する。したがって、第２の場合には、トランジスタ１７はオンとオフを繰り返し、ノードＮ１の電圧は交互にＶａａとＶＧＨになる。
　第１の場合でも、第２の場合でも、ノードＮ１の電圧Ｖａに対応する論理レベルは、トランジスタＱ２１を用いてノードＮ１に印加されている電圧に対応する論理レベル（ハイレベル電源電圧ＶＧＨに対応するハイレベル）と同じである。このため、ノードＮ１の次段に設けられたクロックドインバータ１４は、トランジスタ１７が設けられていないときと同じ動作を行う。したがって、ノードＮ１にハイレベル電源電圧ＶＧＨが印加されているときにも、トランジスタ１７は単位回路１０の動作に影響を与えない。
　ハイレベル電源電圧ＶＧＨの供給を停止して、電源オン状態から電源オフ状態（図７（ｃ））に遷移するときに、トランジスタ１７のゲート端子の電圧はハイレベル電源電圧ＶＧＨからグランド電圧ＧＮＤに低下する。この電圧が所定レベルよりも低くなると、トランジスタ１７はオンし、トランジスタ１７を経由する電流が流れる。したがって、ノードＮ１の電圧はグランド電圧ＧＮＤになる。
　このようにノードＮ１の電圧は、トランジスタ１７の作用によって電源オフ時にグランド電圧ＧＮＤに初期化される。同様に、ノードＮ２の電圧は、トランジスタ１８の作用によって電源オフ時にグランド電圧ＧＮＤに初期化される。
　図８は、第１比較例に係るシフトレジスタの単位回路の回路図である。図８に示す単位回路９１は、図２０に示す単位回路９０にエンハンスメント型かつＰチャネル型のトランジスタ９２、９３を追加したものである。トランジスタ９２、９３のドレイン端子は、それぞれ、インバータ１２、１５の入力端子に接続されたノードＮ３、Ｎ４に接続される。トランジスタ９２、９３のソース端子には、ハイレベル電源電圧ＶＧＨが印加される。トランジスタ９２、９３のゲート端子には、初期化信号ＩＮＩＴＢが与えられる。第１比較例に係るシフトレジスタでは、初期化を行うときに初期化信号ＩＮＩＴＢをローレベルに制御する。このとき、トランジスタ９２、９３はオンし、ノードＮ３、Ｎ４の電圧はハイレベル電源電圧ＶＧＨに初期化される。
　図９は、第２比較例に係るシフトレジスタの単位回路の回路図である。図９に示す単位回路９５は、図２０に示す単位回路９０にエンハンスメント型かつＮチャネル型のトランジスタ９６、９７を追加したものである。トランジスタ９６、９７のドレイン端子は、それぞれ、ノードＮ１、Ｎ２に接続される。トランジスタ９６、９７のソース端子には、グランド電圧ＧＮＤが印加される。トランジスタ９６、９７のゲート端子には、初期化信号ＩＮＩＴが与えられる。第２比較例に係るシフトレジスタでは、初期化を行うときに初期化信号ＩＮＩＴをハイレベルに制御する。このとき、トランジスタ９６、９７はオンし、ノードＮ１、Ｎ２の電圧はグランド電圧ＧＮＤに初期化される。
　第１および第２比較例に係るシフトレジスタでは、単位回路の内部ノードを初期化するときに初期化信号が用いられる。このため、初期化信号を伝搬する初期化用配線が設けられ、電源投入後、表示装置が動作を開始する前に初期化用配線に初期化電圧が印加される。この結果、第１および第２比較例に係るシフトレジスタには、初期化信号の入力端子を有機ＥＬパネルに設ける必要がある、初期化用配線の分だけ有機ＥＬパネルのサイズが大きくなる、電源投入後に所定の時間をかけて初期化を行う必要があるという問題がある。
　これに対して、本実施形態に係るシフトレジスタ１では、電源オン状態では、ノードＮ１の電圧に対応する論理レベルは、トランジスタＱ２１またはＱ２２を用いてノードＮ１に印加されている電圧に対応する論理レベルと同じである。また、電源オン状態では、ノードＮ２の電圧に対応する論理レベルは、トランジスタＱ５１またはＱ５２を用いてノードＮ２に印加されている電圧に対応する論理レベルと同じである。このため、トランジスタ１７、１８は単位回路１０の動作に影響を与えない。電源オフ状態では、トランジスタ１７、１８はオンするので、トランジスタ１７、１８の作用によってノードＮ１、Ｎ２にグランド電圧ＧＮＤが与えられる。したがって、初期化信号を用いることなく、電源オフ時に単位回路１０の内部ノード（ノードＮ１、Ｎ２）を初期化することができる。したがって、初期化信号の入力端子を有機ＥＬパネル５１に設ける必要がなく、初期化用配線の分だけ有機ＥＬパネル５１のサイズが大きくなることがなく、電源オフ時に自動的に初期化を行うことができる。よって、電源オフ時にシフトレジスタ１の単位回路１０の内部ノードを容易に初期化することができる。
　以上に示すように、本実施形態に係るシフトレジスタ１は、複数の単位回路１０を多段接続した構成を有する。単位回路１０は、複数の制御トランジスタ（トランジスタＱ１１～Ｑ１４、Ｑ２１、Ｑ２２、Ｑ３１～Ｑ３４、Ｑ４１～Ｑ４４、Ｑ５１、Ｑ５２、Ｑ６１～Ｑ６４）と、制御トランジスタの端子に接続された内部ノード（ノードＮ１、Ｎ２）と、内部ノードに直接接続された第１導通端子（ソース端子）、第２導通端子（ドレイン端子）、および、制御端子（ゲート端子）を有するデプレッション型かつＰチャネル型の初期化トランジスタ（トランジスタ１７、１８）とを含んでいる。初期化トランジスタの第２導通端子にはグランド電圧ＧＮＤが印加され、初期化トランジスタの制御端子には電源電圧（ハイレベル電源電圧ＶＧＨ）が印加されている。初期化トランジスタは、電源オフ状態ではオンする。したがって、シフトレジスタ１によれば、電源オフ時に単位回路１０の内部ノードを容易に初期化することができる。
　また、電源オン状態では、内部ノードの電圧に対応する論理レベルは、制御トランジスタ（Ｑ２１、Ｑ２２、Ｑ５１、Ｑ５２）を用いて内部ノードに印加されている電圧に対応する論理レベルと同じである。したがって、電源オン状態では初期化トランジスタは単位回路１０の動作に影響を与えない。また、単位回路１０は、初期化トランジスタを２個以上含んでいる。したがって、電源オフ時に単位回路１０に含まれる複数の内部ノードを容易に初期化することができる。また、複数の制御トランジスタは、Ｐチャネル型トランジスタおよびＮチャネル型トランジスタの両方を含んでいる。したがって、Ｐチャネル型トランジスタおよびＮチャネル型トランジスタの両方を用いて構成されたシフトレジスタについて、上記の効果を奏することができる。
　上記の表示装置（有機ＥＬ表示装置５０）は、複数の走査線Ｇ１～Ｇｍと、複数のデータ線Ｓ１～Ｓｎと、複数の発光制御線Ｅ１～Ｅｍと、複数の画素回路５６とを含む表示パネル（有機ＥＬパネル５１）と、走査線Ｇ１～Ｇｍを駆動する走査線駆動回路５３と、データ線Ｓ１～Ｓｎを駆動するデータ線駆動回路５４と、発光制御線Ｅ１～Ｅｍを駆動する発光制御線駆動回路５５とを備えている。走査線駆動回路５３は、上記のシフトレジスタ１である。発光制御線駆動回路５５は、上記のシフトレジスタ１と同様の構成を有する。このような表示装置によれば、電源オフ時にシフトレジスタ１の単位回路１０の内部ノードを容易に初期化することにより、電源オン後の走査線駆動回路５３や発光制御線駆動回路５５の誤動作を防止し、電源オン後に画像を正常に表示することができる。
　また、画素回路５６は、電流に応じた輝度で発光する電気光学素子（有機ＥＬ素子５７）を含んでいる。表示パネルは、有機ＥＬパネル５１である。したがって、有機ＥＬパネル５１を備えた有機ＥＬ表示装置について、上記の効果を奏することができる。
　（第２の実施形態）
　第２の実施形態に係るシフトレジスタは、第１の実施形態に係るシフトレジスタ１と同じ構成を有し、シフトレジスタ１と同様の態様で使用される（図１および図２を参照）。以下、第１の実施形態との相違点を説明する。
　図１０は、本実施形態に係るシフトレジスタの単位回路の回路図である。図１０に示す単位回路２０は、４個のクロックドインバータ１１、１３、１４、１６、２個のインバータ１２、１５、２個のトランジスタ１７、１８、および、２個の抵抗２１、２２を含んでいる。単位回路２０は、図２０に示す単位回路９０にトランジスタ１７、１８と抵抗２１、２２を追加したものである。
　以下、抵抗２１、２２の上側の端子を第１端子、下側の端子を第２端子という。抵抗２１、２２の第１端子は、それぞれ、ノードＮ１、Ｎ２に接続される。トランジスタ１７、１８のソース端子（第１導通端子）は、それぞれ、抵抗２１、２２の第２端子に接続される。単位回路２０では、トランジスタ１７、１８の第１導通端子は、それぞれ、抵抗２１、２２を介してノードＮ１、Ｎ２に接続される。
　抵抗２１、２２は、例えば、トランジスタの半導体層（真性半導体、導体領域を含む）、ＩＴＯ（Indium Tin Oxide：酸化インジウムスズ）、ＩＺＯ（Indium Zinc Oxide ：酸化インジウム亜鉛）、金属層などを用いて形成される。抵抗２１、２２の抵抗値を大きく形成するためには、抵抗２１、２２をトランジスタの半導体層の導体領域を用いて形成することが好ましい。特に、材料が真性半導体である場合には、図１１に示すように、ゲート端子（制御端子）とソース端子（ノードＮ１に接続された導通端子）が短絡された、デプレッション型かつＰチャネル型のトランジスタ２３を抵抗２１、２２として用いることが好ましい。
　後述するように、電源オン状態では、トランジスタ１７、１８は単位回路２０の動作に影響を与えない。したがって、電源オン状態では、単位回路２０は図２０に示す単位回路９０と同じ動作を行う。本実施形態に係るシフトレジスタは、第１の実施形態に係るシフトレジスタ１と同様に、図５に示すタイミングチャートに従い動作する。
　図１２は、単位回路２０の内部ノードの初期化方法を説明するための図である。ここでは、トランジスタ１７を用いてノードＮ１の電圧を初期化する方法を説明する。以下、抵抗２１の第２端子とトランジスタ１７のソース端子に接続されたノードをＮ１１といい、ノードＮ１１の電圧をＶｎ１１とする。
　電源オン状態でノードＮ１にグランド電圧ＧＮＤが印加されているとき（図１２（ａ））には、トランジスタ１７はオフし、ノードＮ１の電圧はグランド電圧になる。このときノードＮ１の電圧に対応する論理レベル（ローレベル）は、トランジスタＱ２２を用いてノードＮ１に印加されている電圧に対応する論理レベルと同じである。したがって、このときトランジスタ１７は単位回路１０の動作に影響を与えない。
　電源オン状態でノードＮ１にハイレベル電源電圧ＶＧＨが印加されているとき（図１２（ｂ））を考える。このときにトランジスタ１７がオフ状態であるとすると、ノードＮ１とグランドの間にトランジスタ１７を経由する電流は流れないので、ノードＮ１、Ｎ１１の電圧はどちらもハイレベル電源電圧ＶＧＨになる。デプレッション型のトランジスタ１７のゲート－ソース間電圧が０Ｖになるので、トランジスタ１７はオンし、トランジスタ１７を経由する電流が流れる。このとき、ノードＮ１１の電圧は、ノードＮ１の電圧よりも抵抗２１における電圧降下分だけ低くなる。ノードＮ１１の電圧が所定レベルよりも低くなると、トランジスタ１７はオフする。このため、トランジスタ１７を経由する電流は流れなくなり、ノードＮ１、Ｎ１１の電圧はどちらも再びハイレベル電源電圧ＶＧＨになる。
　したがって、電源オン状態でノードＮ１にハイレベル電源電圧ＶＧＨが印加されているときには、トランジスタ１７はオンとオフを繰り返す。トランジスタ１７は、Ｖｎ１１≧ＶＧＨ－Ｖｔｈｐである間はオンし、Ｖｎ１１＜ＶＧＨ－Ｖｔｈｐである間はオフする。このとき電圧Ｖｎ１１は変動するが、ノードＮ１の電圧はハイレベル電源電圧ＶＧＨにほぼ等しい。このときノードＮ１の電圧に対応する論理レベル（ハイレベル）は、トランジスタＱ２１を用いてノードＮ１に印加されている電圧に対応する論理レベルと同じである。このため、ノードＮ１の次段に設けられたクロックドインバータ１４は、トランジスタ１７が設けられていないときと同じ動作を行う。したがって、ノードＮ１にハイレベル電源電圧ＶＧＨが印加されているときでも、トランジスタ１７は単位回路１０の動作に影響を与えない。
　ノードＮ１にハイレベル電源電圧ＶＧＨが印加されているときのハイレベル電源電圧とノードＮ１の電圧との差は、トランジスタ１７の閾値電圧の絶対値が小さいほど小さくなる。このため、単位回路２０では、トランジスタ１７の閾値電圧の絶対値は０Ｖ以上１Ｖ以下であることが好ましい。
　ハイレベル電源電圧ＶＧＨの供給を停止して、電源オン状態から電源オフ状態（図１２（ｃ））に遷移するときに、トランジスタ１７のゲート端子の電圧はハイレベル電源電圧ＶＧＨからグランド電圧ＧＮＤに低下する。この電圧が所定レベルよりも低くなると、トランジスタ１７はオンし、トランジスタ１７を経由する電流が流れる。したがって、ノードＮ１の電圧はグランド電圧ＧＮＤになる。
　このようにノードＮ１の電圧は、トランジスタ１７の作用によって電源オフ時にグランド電圧ＧＮＤに初期化される。同様に、ノードＮ２の電圧は、トランジスタ１８の作用によって電源オフ時にグランド電圧ＧＮＤに初期化される。
　以上に示すように、本実施形態に係るシフトレジスタでは、単位回路２０は、内部ノード（ノードＮ１、Ｎ２）に抵抗（抵抗２１、２２）を介して接続された第１導通端子（ソース端子）、第２導通端子（ドレイン端子）、および、制御端子（ゲート端子）を有するデプレッション型かつＰチャネル型の初期化トランジスタ（トランジスタ１７、１８）を含んでいる。本実施形態に係るシフトレジスタによれば、抵抗を設けることにより、電源オン状態では内部ノードの電圧の変化を抑制しながら、電源オフ時に単位回路２０の内部ノードを容易に初期化することができる。
　（第３の実施形態）
　第３の実施形態に係るシフトレジスタは、第１の実施形態に係るシフトレジスタ１と同じ構成を有し、シフトレジスタ１と同様の態様で使用される（図１および図２を参照）。以下、第１の実施形態との相違点を説明する。
　図１３は、本実施形態に係るシフトレジスタの単位回路の回路図である。図１３に示す単位回路３０は、４個のクロックドインバータ１１、１３、１４、１６、２個のインバータ１２、１５、および、２個のトランジスタ３１、３２を含んでいる。単位回路３０は、図２０に示す単位回路９０にトランジスタ３１、３２を追加したものである。
　トランジスタ３１、３２は、デプレッション型かつＮチャネル型のトランジスタであり、初期化トランジスタとして機能する。トランジスタ３１、３２のソース端子（第１導通端子）は、それぞれ、ノードＮ１、Ｎ２に接続される。トランジスタ３１、３２のドレイン端子（第２導通端子）には、ハイレベル電源電圧ＶＧＨが印加される。トランジスタ３１、３２のゲート端子（制御端子）には、グランド電圧ＧＮＤが印加される。単位回路３０では、トランジスタ３１、３２の第１導通端子は、それぞれ、ノードＮ１、Ｎ２に直接接続される。
　後述するように、電源オン状態では、トランジスタ３１、３２は単位回路３０の動作に影響を与えない。したがって、電源オン状態では、単位回路３０は図２０に示す単位回路９０と同じ動作を行う。本実施形態に係るシフトレジスタは、第１の実施形態に係るシフトレジスタ１と同様に、図５に示すタイミングチャートに従い動作する。
　図１４は、デプレッション型かつＮチャネル型のトランジスタの特性図である。図１４に示すように、デプレッション型トランジスタでは、ゲート－ソース間電圧が０Ｖのときにドレイン電流が流れる。単位回路３０に含まれるトランジスタ３１、３２は、図１４に示す特性を有する。
　図１５は、単位回路３０の内部ノードの初期化方法を説明するための図である。ここでは、トランジスタ３１を用いてノードＮ１の電圧を初期化する方法を説明する。図１５（ａ）は、電源オン状態においてトランジスタＱ２１（図３）がオンし、ノードＮ１にハイレベル電源電圧ＶＧＨが印加されているときの状態を示す。図１５（ｂ）は、電源オン状態においてトランジスタＱ２２（図３）がオンし、ノードＮ１にグランド電圧ＧＮＤが印加されているときの状態を示す。図１５（ｃ）は、電源オフ状態を示す。電源オン状態では、トランジスタ３１のドレイン端子（第２導通端子）には、ハイレベル電源電圧ＶＧＨが印加される。電源オフ状態では、トランジスタ３１のドレイン端子の電圧は、グランド電圧ＧＮＤになる。
　電源オン状態でノードＮ１にハイレベル電源電圧ＶＧＨが印加されているとき（図１５（ａ））には、トランジスタ３１はオフし、ノードＮ１の電圧はハイレベル電源電圧ＶＧＨになる。このときノードＮ１の電圧に対応する論理レベル（ハイレベル）は、トランジスタＱ２１を用いてノードＮ１に印加されている電圧に対応する論理レベルと同じである。したがって、このときトランジスタ３１は単位回路３０の動作に影響を与えない。
　電源オン状態でノードＮ１にグランド電圧ＧＮＤが印加されているとき（図１５（ｂ））を考える。このときにトランジスタ３１がオフ状態であるとすると、ノードＮ１とハイレベル電源線の間にトランジスタ３１を経由する電流は流れないので、ノードＮ１の電圧はグランド電圧ＧＮＤになる。デプレッション型のトランジスタ１７のゲート－ソース間電圧が０Ｖになるので、トランジスタ３１はオンし、トランジスタ３１を経由する電流が流れる。このときノードＮ１の電圧は、トランジスタＱ２２のオン抵抗とトランジスタ３１のオン抵抗との比に応じた電圧（以下、Ｖｂという）になる。単位回路３０は、電圧Ｖｂに対応する論理レベルがローレベルであるように設計される。このため、単位回路３０は、例えば、トランジスタ３１のオン抵抗がトランジスタＱ２２のオン抵抗よりも十分に大きくなるように設計される。
　トランジスタ３１の閾値電圧をＶｔｈｎ（＜０）としたとき、Ｖｂ≦－Ｖｔｈｎである場合と、Ｖｂ＞－Ｖｔｈｎである場合とがある（以下、前者を第３の場合、後者を第４の場合という）。第３の場合には、ノードＮ１の電圧がＶｂになった後も、トランジスタ３１はオン状態を保ち、トランジスタ３１を経由する電流が流れ続ける。したがって、第３の場合には、ノードＮ１の電圧はＶｂから変化しない。第４の場合には、ノードＮ１の電圧が－Ｖｔｈｎを上回る電圧Ｖｂｂになると、トランジスタ３１はオフし、ノードＮ１の電圧は再びグランド電圧ＧＮＤになる。このため、トランジスタ３１は再びオンし、ノードＮ１の電圧は再びＶｂｂになる。これ以降も、同じ状況が繰り返し発生する。したがって、第４の場合には、トランジスタ３１はオンとオフを繰り返し、ノードＮ１の電圧は交互にＶｂｂとＧＮＤになる。
　第３の場合でも、第４の場合でも、ノードＮ１の電圧Ｖｂに対応する論理レベルは、トランジスタＱ２２を用いてノードＮ１に印加されている電圧に対応する論理レベル（グランド電圧ＧＮＤに対応するローレベル）と同じである。このため、ノードＮ１の次段に設けられたクロックドインバータ１４は、トランジスタ３１が設けられていないときと同じ動作を行う。したがって、ノードＮ１にグランド電圧ＧＮＤが印加されているときにも、トランジスタ３１は単位回路３０の動作に影響を与えない。
　ハイレベル電源電圧ＶＧＨの供給を停止して、電源オン状態から電源オフ状態（図１５（ｃ））に遷移するときに、トランジスタ３１のドレイン端子（第２導通端子）の電圧はハイレベル電源電圧ＶＧＨからグランド電圧ＧＮＤに低下する。この電圧が所定レベルよりも低くなると、トランジスタ３１はオンし、トランジスタ３１を経由する電流が流れる。したがって、ノードＮ１の電圧はグランド電圧ＧＮＤになる。
　このようにノードＮ１の電圧は、トランジスタ３１の作用によって電源オフ時にグランド電圧ＧＮＤに初期化される。同様に、ノードＮ２の電圧は、トランジスタ３２の作用によって電源オフ時にグランド電圧ＧＮＤに初期化される。
　以上に示すように、本実施形態に係るシフトレジスタでは、単位回路３０は、内部ノード（ノードＮ１、Ｎ２）に直接接続された第１導通端子（ソース端子）、第２導通端子（ドレイン端子）、および、制御端子（ゲート端子）を有するデプレッション型かつＮチャネル型の初期化トランジスタ（トランジスタ３１、３２）を含んでいる。初期化トランジスタの第２導通端子には電源電圧（ハイレベル電源電圧ＶＧＨ）が印加され、初期化トランジスタの制御端子にはグランド電圧ＧＮＤが印加されている。初期化トランジスタは、電源オフ状態ではオンする。したがって、本実施形態に係るシフトレジスタによれば、電源オフ時に単位回路３０の内部ノードを容易に初期化することができる。
　また、電源オン状態では、内部ノードの電圧に対応する論理レベルは、制御トランジスタ（Ｑ２１、Ｑ２２、Ｑ５１、Ｑ５２）を用いて内部ノードに印加されている電圧に対応する論理レベルと同じである。したがって、電源オン状態では初期化トランジスタは単位回路３０の動作に影響を与えない。
　（第４の実施形態）
　第４の実施形態に係るシフトレジスタは、第１の実施形態に係るシフトレジスタ１と同じ構成を有し、シフトレジスタ１と同様の態様で使用される（図１および図２を参照）。以下、第１の実施形態との相違点を説明する。
　図１６は、本実施形態に係るシフトレジスタの単位回路の回路図である。図１６に示す単位回路４０は、４個のクロックドインバータ１１、１３、１４、１６、２個のインバータ１２、１５、２個のトランジスタ３１、３２、および、２個の抵抗４１、４２を含んでいる。単位回路４０は、図２０に示す単位回路９０にトランジスタ３１、３２と抵抗４１、４２を追加したものである。
　以下、抵抗４１、４２の下側の端子を第１端子、上側の端子を第２端子という。抵抗４１、４２の第１端子は、それぞれ、ノードＮ１、Ｎ２に接続される。トランジスタ３１、３２のソース端子（第１導通端子）は、それぞれ、抵抗４１、４２の第２端子に接続される。単位回路４０では、トランジスタ３１、３２の第１導通端子は、それぞれ、抵抗４１、４２を介してノードＮ１、Ｎ２に接続される。
　抵抗４１、４２は、第２の実施形態に係る抵抗２１、２２と同じ方法で形成される。抵抗４１、４２を大きく形成するためには、抵抗４１、４２の抵抗値をトランジスタの半導体層の導体領域を用いて形成することが好ましい。特に、材料が真性半導体である場合には、図１７に示すように、ゲート端子（制御端子）とソース端子（ノードＮ１に接続された導通端子）が短絡された、デプレッション型かつＮチャネル型のトランジスタ４３を抵抗４１、４２として用いることが好ましい。
　後述するように、電源オン状態では、トランジスタ３１、３２は単位回路４０の動作に影響を与えない。したがって、電源オン状態では、単位回路４０は図２０に示す単位回路９０と同じ動作を行う。本実施形態に係るシフトレジスタは、第１の実施形態に係るシフトレジスタ１と同様に、図５に示すタイミングチャートに従い動作する。
　図１８は、単位回路４０の内部ノードの初期化方法を説明するための図である。ここでは、トランジスタ３１を用いてノードＮ１の電圧を初期化する方法を説明する。以下、抵抗４１の第２端子とトランジスタ３１のソース端子に接続されたノードをＮ１２といい、ノードＮ１２の電圧をＶｎ１２とする。
　電源オン状態でノードＮ１にハイレベル電源電圧ＶＧＨが印加されているとき（図１８（ａ））には、トランジスタ３１はオフし、ノードＮ１の電圧はハイレベル電源電圧ＶＧＨになる。このときノードＮ１の電圧に対応する論理レベル（ハイレベル）は、トランジスタＱ２１を用いてノードＮ１に印加されている電圧に対応する論理レベルと同じである。したがって、このときトランジスタ３１は単位回路４０の動作に影響を与えない。
　電源オン状態でノードＮ１にグランド電圧ＧＮＤが印加されているとき（図１８（ｂ））を考える。このときにトランジスタ３１がオフ状態であるとすると、ノードＮ１とハイレベル電源線の間にトランジスタ３１を経由する電流は流れないので、ノードＮ１、Ｎ１２の電圧はどちらもグランド電圧ＧＮＤになる。デプレッション型のトランジスタ３１のゲート－ソース間電圧が０Ｖになるので、トランジスタ３１はオンし、トランジスタ３１を経由する電流が流れる。このとき、ノードＮ１２の電圧は、ノードＮ１の電圧よりも抵抗４１における電圧降下分だけ高くなる。ノードＮ１２の電圧が所定レベルよりも高くなると、トランジスタ３１はオフする。このため、トランジスタ３１を経由する電流は流れなくなり、ノードＮ１、Ｎ１２はどちらも再びグランド電圧ＧＮＤになる。
　したがって、電源オン状態でノードＮ１にグランド電圧ＧＮＤが印加されているときには、トランジスタ３１はオンとオフを繰り返す。トランジスタ３１は、Ｖｎ１２≦－Ｖｔｈｎである間はオンし、Ｖｎ１２＞－Ｖｔｈｎである間はオフする。このとき電圧Ｖｎ１２は変動するが、ノードＮ１の電圧はグランド電圧ＧＮＤにほぼ等しい。このときノードＮ１の電圧に対応する論理レベル（ローレベル）は、トランジスタＱ２２を用いてノードＮ１に印加されている電圧に対応する論理レベルと同じである。このため、ノードＮ１の次段に設けられたクロックドインバータ１４は、トランジスタ３１が設けられていないときと同じ動作を行う。したがって、ノードＮ１にグランド電圧ＧＮＤが印加されているときでも、トランジスタ３１は単位回路１０の動作に影響を与えない。トランジスタ３２についても、これと同様である。単位回路４０でも、トランジスタ３１の閾値電圧の絶対値は０Ｖ以上１Ｖ以下であることが好ましい。
　ハイレベル電源電圧ＶＧＨの供給を停止して、電源オン状態から電源オフ状態（図１８（ｃ））に遷移するときに、トランジスタ３１のドレイン端子（第２導通端子）の電圧はハイレベル電源電圧ＶＧＨからグランド電圧ＧＮＤに低下する。この電圧が所定レベルよりも低くなると、トランジスタ３１はオンし、トランジスタ３１を経由する電流が流れる。したがって、ノードＮ１の電圧はグランド電圧ＧＮＤになる。
　このようにノードＮ１の電圧は、トランジスタ３１の作用によって電源オフ時にグランド電圧ＧＮＤに初期化される。同様に、ノードＮ２の電圧は、トランジスタ３２の作用によって電源オフ時にグランド電圧ＧＮＤに初期化される。
　以上に示すように、本実施形態に係るシフトレジスタでは、単位回路４０は、内部ノード（ノードＮ１、Ｎ２）に抵抗（抵抗４１、４２）を介して接続された第１導通端子（ソース端子）、第２導通端子（ドレイン端子）、および、制御端子（ゲート端子）を有するデプレッション型かつＮチャネル型の初期化トランジスタ（トランジスタ３１、３２）を含んでいる。本実施形態に係るシフトレジスタによれば、抵抗を設けることにより、電源オン状態では内部ノードの電圧の変化を抑制しながら、電源オフ時に単位回路４０の内部ノードを容易に初期化することができる。
　なお、第１～第４の実施形態に係るシフトレジスタの単位回路１０、２０、３０、４０は、２個のＰチャネル型トランジスタを逆順に接続し、２個のＮチャネル型トランジスタを逆順に接続したクロックドインバータを含んでいてもよい。例えば、単位回路１０、２０、３０、４０は、クロックドインバータ１１に代えて、図１９に示すクロックドインバータ１９を含んでいてもよい。クロックドインバータ１９では、クロックドインバータ１１と比べて、トランジスタＱ１１、Ｑ１２は逆順で接続され、トランジスタＱ１３、Ｑ１４は逆順で接続されている。
　変形例に係るシフトレジスタでは、単位回路は、初期化トランジスタを１個含んでいてもよい。これにより、電源オフ時に単位回路に含まれる１個の内部ノードを容易に初期化することができる。また、変形例に係るシフトレジスタでは、複数の制御トランジスタはすべてＰチャネル型トランジスタであるか、Ｎチャネル型トランジスタであり、初期化トランジスタの導電型は制御トランジスタの導電型と同じであってもよい。これにより、Ｐチャネル型トランジスタまたはＮチャネル型トランジスタだけを用いて構成されたシフトレジスタについて、上記の効果を奏することができる。
　ここまで、デプレッション型の初期化トランジスタを含む複数の単位回路を多段接続した構成を有するシフトレジスタを有する表示装置の例として、有機ＥＬ素子（有機発光ダイオード）を含む画素回路を含む有機ＥＬパネルを備えた有機ＥＬ表示装置について説明したが、同様の方法で、液晶素子を含む画素回路を液晶パネルを備えた液晶表示装置、無機発光ダイオードを含む画素回路を含む表示パネルを備えた無機ＥＬ表示装置、量子ドット発光ダイオードを含む画素回路を含む表示パネルを備えたＱＬＥＤ（Quantum-dot Light Emitting Diode）表示装置などを構成してもよい。
　１…シフトレジスタ
　１０、２０、３０、４０…単位回路
　１１、１３、１４、１６、１９…クロックドインバータ
　１２、１５…インバータ
　１７、１８、２３、３１、３２、４３…トランジスタ
　２１、２２、４１、４２…抵抗
　５０…有機ＥＬ表示装置
　５１…有機ＥＬパネル
　５２…表示制御回路
　５３…走査線駆動回路
　５４…データ線駆動回路
　５５…発光制御線駆動回路
　５６…画素回路
　５７…有機ＥＬ素子

Claims (20)

  1. 　複数の単位回路を多段接続した構成を有するシフトレジスタであって、
    　前記単位回路は、
    　　複数の制御トランジスタと、
    　　前記制御トランジスタの端子に接続された内部ノードと、
    　　前記内部ノードに直接または抵抗を介して接続された第１導通端子、第２導通端子、および、制御端子を有するデプレッション型の初期化トランジスタとを含み、
    　前記第２導通端子には電源電圧およびグランド電圧の一方が印加され、
    　前記制御端子には前記電源電圧および前記グランド電圧の他方が印加され、
    　前記初期化トランジスタは、電源オフ状態ではオンすることを特徴とする、シフトレジスタ。
  2. 　前記初期化トランジスタは、Ｐチャネル型トランジスタであり、
    　前記第２導通端子には前記グランド電圧が印加され、
    　前記制御端子には前記電源電圧が印加されていることを特徴とする、請求項１に記載のシフトレジスタ。
  3. 　前記初期化トランジスタは、Ｎチャネル型トランジスタであり、
    　前記第２導通端子には前記電源電圧が印加され、
    　前記制御端子には前記グランド電圧が印加されていることを特徴とする、請求項１に記載のシフトレジスタ。
  4. 　電源オン状態では、前記内部ノードの電圧に対応する論理レベルは、前記制御トランジスタを用いて前記内部ノードに印加されている電圧に対応する論理レベルと同じであることを特徴とする、請求項１～３のいずれかに記載のシフトレジスタ。
  5. 　前記単位回路は、前記初期化トランジスタを１個含むことを特徴とする、請求項１～４のいずれかに記載のシフトレジスタ。
  6. 　前記単位回路は、前記初期化トランジスタを２個以上含むことを特徴とする、請求項１～４のいずれかに記載のシフトレジスタ。
  7. 　前記複数の制御トランジスタは、Ｐチャネル型トランジスタおよびＮチャネル型トランジスタの両方を含むことを特徴とする、請求項１～６のいずれかに記載のシフトレジスタ。
  8. 　前記複数の制御トランジスタは、すべてＰチャネル型トランジスタであるか、すべてＮチャネル型トランジスタであるかのいずれかであり、
    　前記初期化トランジスタの導電型は、前記制御トランジスタの導電型と同じであることを特徴とする、請求項１～６のいずれかに記載のシフトレジスタ。
  9. 　前記第１導通端子は、前記抵抗を介して前記内部ノードに接続され、
    　前記抵抗は、制御端子と前記内部ノードに接続された導通端子とが短絡されたトランジスタであることを特徴とする、請求項１～８のいずれかに記載のシフトレジスタ。
  10. 　前記第１導通端子は、前記抵抗を介して前記内部ノードに接続され、
    　前記初期化トランジスタの閾値電圧の絶対値は、０Ｖ以上１Ｖ以下であることを特徴とする、請求項１～８のいずれかに記載のシフトレジスタ。
  11. 　複数の走査線と、複数のデータ線と、複数の画素回路とを含む表示パネルと、
    　前記走査線を駆動する走査線駆動回路と、
    　前記データ線を駆動するデータ線駆動回路と、
    　請求項１～１０のいずれかに記載のシフトレジスタとを備えた、表示装置。
  12. 　前記走査線駆動回路は、前記シフトレジスタであることを特徴とする、請求項１１に記載の表示装置。
  13. 　前記表示パネルは、複数の発光制御線をさらに含み、
    　前記発光制御線を駆動する発光制御線駆動回路をさらに備え、
    　前記発光制御線駆動回路は、前記シフトレジスタであることを特徴とする、請求項１１または１２に記載の表示装置。
  14. 　前記画素回路は、電流に応じた輝度で発光する電気光学素子を含むことを特徴とする、請求項１１～１３のいずれかに記載の表示装置。
  15. 　前記表示パネルは、有機エレクトロルミネッセンスパネルであることを特徴とする、請求項１４に記載の表示装置。
  16. 　前記表示パネルは、液晶パネルであることを特徴とする、請求項１１または１２に記載の表示装置。
  17. 　複数の単位回路を多段接続した構成を有するシフトレジスタの制御方法であって、
    　前記単位回路が、複数の制御トランジスタと、前記制御トランジスタの端子に接続された内部ノードと、前記内部ノードに直接または抵抗を介して接続された第１導通端子、第２導通端子、および、制御端子を有するデプレッション型の初期化トランジスタとを含む場合に、
    　前記第２導通端子に電源電圧およびグランド電圧の一方を印加し、前記制御端子に前記電源電圧および前記グランド電圧の他方を印加して、前記シフトレジスタを動作させるステップと、
    　前記電源電圧の供給を停止して、前記初期化トランジスタをオン状態にするステップとを備えた、シフトレジスタの制御方法。
  18. 　前記初期化トランジスタは、Ｐチャネル型トランジスタであり、
    　前記シフトレジスタを動作させるステップは、前記第２導通端子に前記グランド電圧を印加し、前記制御端子に前記電源電圧を印加することを特徴とする、請求項１７に記載のシフトレジスタの制御方法。
  19. 　前記初期化トランジスタは、Ｎチャネル型トランジスタであり、
    　前記シフトレジスタを動作させるステップは、前記第２導通端子に前記電源電圧を印加し、前記制御端子に前記グランド電圧を印加することを特徴とする、請求項１７に記載のシフトレジスタの制御方法。
  20. 　電源オン状態では、前記内部ノードの電圧に対応する論理レベルは、前記制御トランジスタを用いて前記内部ノードに印加されている電圧に対応する論理レベルと同じであることを特徴とする、請求項１７～１９のいずれかに記載のシフトレジスタの制御方法。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54159153A (en) * 1978-06-07 1979-12-15 Toshiba Corp Flip flop circuit
JPS61157113A (ja) * 1984-12-28 1986-07-16 Nec Corp フリツプフロツプ回路
JPH0213963B2 (ja) * 1983-10-31 1990-04-05 Nippon Denki Aishii Maikon Shisutemu Kk
JPH0340535B2 (ja) * 1985-01-18 1991-06-19
JPH07262775A (ja) * 1994-03-18 1995-10-13 Fujitsu Ltd 内部電位発生回路
JP2003332892A (ja) * 2002-05-14 2003-11-21 Seiko Instruments Inc ラッチ回路及び半導体集積回路装置
JP2005038482A (ja) * 2003-07-17 2005-02-10 Toshiba Microelectronics Corp 半導体装置
JP2016181704A (ja) * 2009-09-24 2016-10-13 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204703B1 (en) * 1998-12-21 2001-03-20 Samsung Electronics Co., Ltd. Power on reset circuit with power noise immunity

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54159153A (en) * 1978-06-07 1979-12-15 Toshiba Corp Flip flop circuit
JPH0213963B2 (ja) * 1983-10-31 1990-04-05 Nippon Denki Aishii Maikon Shisutemu Kk
JPS61157113A (ja) * 1984-12-28 1986-07-16 Nec Corp フリツプフロツプ回路
JPH0340535B2 (ja) * 1985-01-18 1991-06-19
JPH07262775A (ja) * 1994-03-18 1995-10-13 Fujitsu Ltd 内部電位発生回路
JP2003332892A (ja) * 2002-05-14 2003-11-21 Seiko Instruments Inc ラッチ回路及び半導体集積回路装置
JP2005038482A (ja) * 2003-07-17 2005-02-10 Toshiba Microelectronics Corp 半導体装置
JP2016181704A (ja) * 2009-09-24 2016-10-13 株式会社半導体エネルギー研究所 半導体装置

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