JPS61126816A - 電源イニシヤライズ信号発生回路 - Google Patents
電源イニシヤライズ信号発生回路Info
- Publication number
- JPS61126816A JPS61126816A JP59247105A JP24710584A JPS61126816A JP S61126816 A JPS61126816 A JP S61126816A JP 59247105 A JP59247105 A JP 59247105A JP 24710584 A JP24710584 A JP 24710584A JP S61126816 A JPS61126816 A JP S61126816A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ等のＬＳＩ回路において用いられ
る電源イニシャライス信号発生回路に関する。
る電源イニシャライス信号発生回路に関する。
従来、半導体メモリ等のＬＳＩ回路において、電源投入
時に、回路上の論理機能を保つため、特定の回路接点レ
ベルを論理″′Ｏ″レベル、すなわチ低レベルにイニシ
ャライズする必要性のある回路があり、その友めの電源
イニシャライズ信号発生口締が考案されている。
時に、回路上の論理機能を保つため、特定の回路接点レ
ベルを論理″′Ｏ″レベル、すなわチ低レベルにイニシ
ャライズする必要性のある回路があり、その友めの電源
イニシャライズ信号発生口締が考案されている。
ｆ８３図において、ＮチャネルＭＯＢ トランジスタ（
以下、ＭＯ８Ｔ という。）Ｑｌ〜Ｑ５で構成されるフ
リップフロップ回路が電源イニシャライズのために設け
ら几た回路で、その出力が接点Ｎ１のレベルである。電
源投入時、接点Ｎ１は電源レベルＶＣＣよシＭＯ８ＴＱ
Ｉの閾値電圧（以下、ＶＴという。）分だけ低下し比電
圧値へと上昇する。これに対して接点Ｎ２は、ＶＣＣよ
ｆｉＭＯ８ＴＱ３．Ｑ４の２段分のＶＴ分だけ低下した
電圧値へと上昇する。従って、フリップフロップ回路に
おいて、接点Ｎ１はＮ２より高レベルが保たれた状態で
上昇し、電源が上昇し終えた状態では、必ず接点Ｎ１が
高レベル、接点Ｎ２が低レベルの状態で電位が決定され
る。
以下、ＭＯ８Ｔ という。）Ｑｌ〜Ｑ５で構成されるフ
リップフロップ回路が電源イニシャライズのために設け
ら几た回路で、その出力が接点Ｎ１のレベルである。電
源投入時、接点Ｎ１は電源レベルＶＣＣよシＭＯ８ＴＱ
Ｉの閾値電圧（以下、ＶＴという。）分だけ低下し比電
圧値へと上昇する。これに対して接点Ｎ２は、ＶＣＣよ
ｆｉＭＯ８ＴＱ３．Ｑ４の２段分のＶＴ分だけ低下した
電圧値へと上昇する。従って、フリップフロップ回路に
おいて、接点Ｎ１はＮ２より高レベルが保たれた状態で
上昇し、電源が上昇し終えた状態では、必ず接点Ｎ１が
高レベル、接点Ｎ２が低レベルの状態で電位が決定され
る。
この接点Ｎ１の高レベルを用いて、電源投入直後必要と
する接点Ｎ３のレベルを低レベルにイニシャライズする
事ができる。トランジスタＱ６は電源イニシャライズ信
号発生回路のリセットトランジスタで、電源投入後の活
性化信号φによシミ源イニシャライズ信号発生回路の出
力を低レベルとして、回路動作開始後の電源イニシャラ
イズ信号発生回路を非活性とするものである。
する接点Ｎ３のレベルを低レベルにイニシャライズする
事ができる。トランジスタＱ６は電源イニシャライズ信
号発生回路のリセットトランジスタで、電源投入後の活
性化信号φによシミ源イニシャライズ信号発生回路の出
力を低レベルとして、回路動作開始後の電源イニシャラ
イズ信号発生回路を非活性とするものである。
しかし、今日半導体ダイナミックメモリで代表される様
（、高速化、低電力化が進んでおシ、上記従来の電源イ
ニシャライズ信号発生回路には、以下の問題点かあっ九
。
（、高速化、低電力化が進んでおシ、上記従来の電源イ
ニシャライズ信号発生回路には、以下の問題点かあっ九
。
ｌ）常に直流電流が流れ、ドライバ、バッファが分離し
ていないため消費電力大であること。
ていないため消費電力大であること。
２）イニシャライズ終了後に、内部の動作活性化信号に
よシ、電源イニシャライズ信号発生回路のリセットが必
要で、このリセット動作終了までは、本来の回路動作を
スタートさせる事が出来ないため、このリセット終了ま
での速度ロスを生じること。
よシ、電源イニシャライズ信号発生回路のリセットが必
要で、このリセット動作終了までは、本来の回路動作を
スタートさせる事が出来ないため、このリセット終了ま
での速度ロスを生じること。
３）上記の理由により、電源イニシャライズ信号発生回
路により、イニシャライズする接点が速度に影響を与え
ない回路部分に限定される可能性があること。
路により、イニシャライズする接点が速度に影響を与え
ない回路部分に限定される可能性があること。
従って、本発明の目的は、発生した電源イニシャライズ
信号のリセットが不要で、電源のオ／。
信号のリセットが不要で、電源のオ／。
オフによってのみ制御さｎｌかつ、ドライバ、バッファ
分離形式によシ低電力化した電源投入時にイニシャライ
ズ用ワンーショノトハルスｅ発生ｆる電源イニシャライ
ズ信号発生回路を提供する事である。
分離形式によシ低電力化した電源投入時にイニシャライ
ズ用ワンーショノトハルスｅ発生ｆる電源イニシャライ
ズ信号発生回路を提供する事である。
本発明の電源イニシャライズ信号発生回路は、インバー
タ回路と、該インバータ回路の出力をドライバ用トラン
ジスタのゲートに接続してなるドライバ回路と、該ドラ
イバ回路及び前記インバータ回路の接地側トラ７ジスメ
のゲートにその出力が共通接続された遅延回路とを有し
ている。
タ回路と、該インバータ回路の出力をドライバ用トラン
ジスタのゲートに接続してなるドライバ回路と、該ドラ
イバ回路及び前記インバータ回路の接地側トラ７ジスメ
のゲートにその出力が共通接続された遅延回路とを有し
ている。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
ＭＯ８Ｔ Ｑｌ ４及びＱｌ６はイ／バータ回路１２ｔ
−構成してお夛、レシオ型回路で、従って、ＭＯ８ＴＱ
１６のゲート電位が高レベル（Ｖｃｃ−３ＶＴ ）に
達すると、インバータの出力である接点Ｎ１５すなわち
ＭＯ８Ｔ Ｑｌ５のゲート電位は低レベルとなってＭＯ
８Ｔ Ｑｌ５はオフ状態となる。
−構成してお夛、レシオ型回路で、従って、ＭＯ８ＴＱ
１６のゲート電位が高レベル（Ｖｃｃ−３ＶＴ ）に
達すると、インバータの出力である接点Ｎ１５すなわち
ＭＯ８Ｔ Ｑｌ５のゲート電位は低レベルとなってＭＯ
８Ｔ Ｑｌ５はオフ状態となる。
ＭＯｓＴ Ｑｌ５ 、Ｑｌ７はイニシャライズ接点の充
放電を行うドライバー回路１３で、接点Ｎ１６に接続さ
れる容量負荷の大きさ及びワン−７ヨツトパルスの必要
パルス幅により、その必要トラ／ラスタ寸法が決定され
るし７才レス回路である。
放電を行うドライバー回路１３で、接点Ｎ１６に接続さ
れる容量負荷の大きさ及びワン−７ヨツトパルスの必要
パルス幅により、その必要トラ／ラスタ寸法が決定され
るし７才レス回路である。
従って、ＭＯ８Ｔ Ｑｌ４はＭＯ８ＴＱ１５の充電用と
してのみ動作し、実際にイニシャライズ必要接点の負荷
ドライブは、ドライバ用ＭＯ８ＴＱ１５によるため、大
きなドライブ能力を必要とせず、従って直流電流を小さ
くする事が出来る。
してのみ動作し、実際にイニシャライズ必要接点の負荷
ドライブは、ドライバ用ＭＯ８ＴＱ１５によるため、大
きなドライブ能力を必要とせず、従って直流電流を小さ
くする事が出来る。
抵抗Ｒ１１，容量ｅｌｌ及びＭＯ８Ｔ Ｑｌ ｌ 、
Ｑｌ２゜Ｑｌ３は、インバータ回路１２のインバーメト
ラ／ジスタＭＯ８ＴＱ１６のゲート電位である接点Ｎ１
４を電源投入時に、インバータ回路１２の負荷トランジ
スタであるＭＯ８ＴＱ１４によシ充電される接点Ｎ１５
の上昇に対して、必要な遅延時間後に上昇する様設けら
れた遅延回路１１ｔ−構成し、又さらに抵抗Ｒ１１及び
容量Ｃ１ｌ は電源遮断時に、この遅延回路１１の接点
Ｎｉｌ 、Ｎ１２゜Ｎ１３及びＮ１４ を電源遮断レベ
ル（接地レベル）に放電させる目的としても設けられ九
ものである。
Ｑｌ２゜Ｑｌ３は、インバータ回路１２のインバーメト
ラ／ジスタＭＯ８ＴＱ１６のゲート電位である接点Ｎ１
４を電源投入時に、インバータ回路１２の負荷トランジ
スタであるＭＯ８ＴＱ１４によシ充電される接点Ｎ１５
の上昇に対して、必要な遅延時間後に上昇する様設けら
れた遅延回路１１ｔ−構成し、又さらに抵抗Ｒ１１及び
容量Ｃ１ｌ は電源遮断時に、この遅延回路１１の接点
Ｎｉｌ 、Ｎ１２゜Ｎ１３及びＮ１４ を電源遮断レベ
ル（接地レベル）に放電させる目的としても設けられ九
ものである。
電源投入時、遅延回路１１により接点Ｎ１４は、電源レ
ベルよシＭＯ８ＴＱ１１ 、Ｑｌ２及びＱｌ３の閾値電
圧低下レベル、すなわちｖＣＣ−３ｖＴのレベルに向っ
て上昇する。一方ドライバ用ＭＯ８ＴＱ１５のゲート電
位は、ＭＯ８ＴＱ１４の閾値電圧低下レベル、すなわち
ｖｃｃ−■Ｔ に向って上昇する。接点Ｎ１４．Ｎ１５
は、低レベルすなわち接地レベルよりそれぞれ上昇を開
始するが、正確には以下の順となる。電源電圧の上昇に
より接点Ｎｌ ４ カＭＯ８Ｔ Ｑｌ ｌ ＯＶＴ Ｌ
／ヘルＩＣ達すると、ＭＯ３Ｔ Ｑｌ２のゲートレベル
である接点Ｎ１２の充′ＦｉＬｔ−開始する。この時同
時にＭＯ８ＴＱ１４ もドライバ用ＭＯ８Ｔ Ｑｌ５
のゲートである接点Ｎ１５の充電を開始する。接点Ｎ１
２．Ｎ１５ の接点がさらに電源レベルの上昇につれて
、ＭＯ８Ｔ Ｑｌ２゜Ｑｌ５のｖＴ以上に充電されると
、ＭＯ８Ｔ Ｑｌ２及びＱｌ５はオン状態となり、接点
Ｎ１３ 及び電源イニシャライズ信号発生回路の出力
である接点Ｎ１６の充電を開始する。接点Ｎ１６のレベ
ルは、電源レベルの上昇につれて接点Ｎ１３のレベルが
ＭＯ８Ｔ Ｑｌ３のＶｒｔ”越えて、ＭＯ８ＴＱ１３が
オン状態とな９、さらに接点Ｎ１４の充電を開始し、Ｍ
Ｏ８ＴＱ１６のＶＴを越えるまで上昇ｔ−続ける。
ベルよシＭＯ８ＴＱ１１ 、Ｑｌ２及びＱｌ３の閾値電
圧低下レベル、すなわちｖＣＣ−３ｖＴのレベルに向っ
て上昇する。一方ドライバ用ＭＯ８ＴＱ１５のゲート電
位は、ＭＯ８ＴＱ１４の閾値電圧低下レベル、すなわち
ｖｃｃ−■Ｔ に向って上昇する。接点Ｎ１４．Ｎ１５
は、低レベルすなわち接地レベルよりそれぞれ上昇を開
始するが、正確には以下の順となる。電源電圧の上昇に
より接点Ｎｌ ４ カＭＯ８Ｔ Ｑｌ ｌ ＯＶＴ Ｌ
／ヘルＩＣ達すると、ＭＯ３Ｔ Ｑｌ２のゲートレベル
である接点Ｎ１２の充′ＦｉＬｔ−開始する。この時同
時にＭＯ８ＴＱ１４ もドライバ用ＭＯ８Ｔ Ｑｌ５
のゲートである接点Ｎ１５の充電を開始する。接点Ｎ１
２．Ｎ１５ の接点がさらに電源レベルの上昇につれて
、ＭＯ８Ｔ Ｑｌ２゜Ｑｌ５のｖＴ以上に充電されると
、ＭＯ８Ｔ Ｑｌ２及びＱｌ５はオン状態となり、接点
Ｎ１３ 及び電源イニシャライズ信号発生回路の出力
である接点Ｎ１６の充電を開始する。接点Ｎ１６のレベ
ルは、電源レベルの上昇につれて接点Ｎ１３のレベルが
ＭＯ８Ｔ Ｑｌ３のＶｒｔ”越えて、ＭＯ８ＴＱ１３が
オン状態とな９、さらに接点Ｎ１４の充電を開始し、Ｍ
Ｏ８ＴＱ１６のＶＴを越えるまで上昇ｔ−続ける。
ＭＯ８ＴＱ１６がオン状態となシ、さらに電源レベルが
上昇すると、ＭＯ８ＴＱ１６は十分にオン状態となシ、
同時に接点Ｎ１５のレベルを低レベルすなわちＭＯ８Ｔ
Ｑ１５のカットオフレベル以下へと引き落とす。従って
、電源イニクヤライズ信号発生回路のドライバ用ＭＯ８
ＴＱ１５Ｕカットオフとなり、ＭＯ８ＴＱ１７はＭＯ８
ＴＱ１６と同様にオン状態であるから、接点Ｎ１６のレ
ベルを接地レヘルヘト引キ抜く。従って、電源イニシャ
ライズ信号発生回路の出力は、電源投入時、電源電圧の
上昇に従ってワン−ショットのパルス状の電源イニシャ
ライズ信号を出力する事となる。
上昇すると、ＭＯ８ＴＱ１６は十分にオン状態となシ、
同時に接点Ｎ１５のレベルを低レベルすなわちＭＯ８Ｔ
Ｑ１５のカットオフレベル以下へと引き落とす。従って
、電源イニクヤライズ信号発生回路のドライバ用ＭＯ８
ＴＱ１５Ｕカットオフとなり、ＭＯ８ＴＱ１７はＭＯ８
ＴＱ１６と同様にオン状態であるから、接点Ｎ１６のレ
ベルを接地レヘルヘト引キ抜く。従って、電源イニシャ
ライズ信号発生回路の出力は、電源投入時、電源電圧の
上昇に従ってワン−ショットのパルス状の電源イニシャ
ライズ信号を出力する事となる。
又、電源遮断時には、電源レベルが接地レベルへと低下
する際、接点Ｎｌｌが抵抗Ｒ１を及び容量Ｃ１ｌの時定
数で放電される間に、接点Ｎ１４ 。
する際、接点Ｎｌｌが抵抗Ｒ１を及び容量Ｃ１ｌの時定
数で放電される間に、接点Ｎ１４ 。
接点Ｎ１３及び接点Ｎ１２ の順に接地レベルへと放電
され、最後に接点Ｎ１１が接地レベルとなり、初期状態
へとリセットされる。
され、最後に接点Ｎ１１が接地レベルとなり、初期状態
へとリセットされる。
すなわち、本実施例によると、電源イニシャライズ信号
として、ワン−ショットのパルス信号カミ源の投入時に
発生され、そのリセットは不要である。
として、ワン−ショットのパルス信号カミ源の投入時に
発生され、そのリセットは不要である。
第２図は本発明の他の実施例を示す回路図である。
本実施例は、ＭＯ５ＴＱ２２ 、Ｑ２３からなるインバ
ータ回路２２と、その出力をドライバ用ＭＯ８ＴＱ２４
のゲートに接続してなるドライバ回路２３と、ドライバ
回路２３とインバータ回路２１の接地側ＭＯ８ＴＱ２５
、Ｑ２３のゲートにその出力が共通接続されたＭＯ８
ＴＱ２１．抵抗Ｒ２１，Ｒ２２及び容量Ｃ２１、Ｃ２２
からなる遅延回路２１とを含んで構成され、接点Ｎ２４
からワノーシ雪ットパルスの電源イニシャライズ信号を
出力する。
ータ回路２２と、その出力をドライバ用ＭＯ８ＴＱ２４
のゲートに接続してなるドライバ回路２３と、ドライバ
回路２３とインバータ回路２１の接地側ＭＯ８ＴＱ２５
、Ｑ２３のゲートにその出力が共通接続されたＭＯ８
ＴＱ２１．抵抗Ｒ２１，Ｒ２２及び容量Ｃ２１、Ｃ２２
からなる遅延回路２１とを含んで構成され、接点Ｎ２４
からワノーシ雪ットパルスの電源イニシャライズ信号を
出力する。
本実施例が第１図の実施例と異なるのは、第１図の実施
例においては、電源イニシャライズ信号のワン−７ヨツ
トパルスのパルス幅の制御ｔ 、ゲートの段数差を設け
て遅延回路を構成しているのに対して、抵抗Ｒ２２，容
量Ｃ２２ｔ−設けて、必要な遅延回路を構成している点
であり、基本動作は第１図の実施例と全く同様である。
例においては、電源イニシャライズ信号のワン−７ヨツ
トパルスのパルス幅の制御ｔ 、ゲートの段数差を設け
て遅延回路を構成しているのに対して、抵抗Ｒ２２，容
量Ｃ２２ｔ−設けて、必要な遅延回路を構成している点
であり、基本動作は第１図の実施例と全く同様である。
なお、第１図、第２図において、ＭＯ８Ｔのドレイ／の
側に・印？付し７ｊＭＯ８Ｔは、その他のＭＯ８Ｔ と
は異る閾値電圧を有する事を示す。
側に・印？付し７ｊＭＯ８Ｔは、その他のＭＯ８Ｔ と
は異る閾値電圧を有する事を示す。
さらに、上記説明はトランジスタとしてＮチャネル間Ｏ
８トランジスタを代表として取り上げたが、これは絶縁
ゲート型電界効果トランジスタ全般に適用てれる事はい
うまでもない。
８トランジスタを代表として取り上げたが、これは絶縁
ゲート型電界効果トランジスタ全般に適用てれる事はい
うまでもない。
以上、詳細説明したとおり、本発明によると次の様な効
果が得られる。
果が得られる。
（１） 電源投入時に、他のクロック等−切の外部信
号なしにワンーシ冒ノドパルスを発生する事ができる。
号なしにワンーシ冒ノドパルスを発生する事ができる。
従って、電源投入直後、接地レベルにイニシャライズす
る信号として有効に使用できる。
る信号として有効に使用できる。
（２）ワン−ショットパルスを発生するｋめリセットク
ロックが不要である。
ロックが不要である。
（３）バッファ、ドライバ分離型であるため低電力でか
つ、ドライブ能力の大きい電源イニシャライズ信号発生
回路を構成できる。
つ、ドライブ能力の大きい電源イニシャライズ信号発生
回路を構成できる。
（４）電源遮断時に、すべての接点をリセット状態に保
つ事が出来従って、次の電源投入時に、常に安定なワン
−７ヨツトパルスを発生する事が出来る。すなわち回路
動作は、電源オノ、オフのみによって制御される。
つ事が出来従って、次の電源投入時に、常に安定なワン
−７ヨツトパルスを発生する事が出来る。すなわち回路
動作は、電源オノ、オフのみによって制御される。
以上の様に本発明によｎば、電源投入時に、外部クロッ
ク等−切の制御信号不用な電源イニシャライズ信号発生
回路を提供する事が出来、複雑な論理回路を有するＬＳ
Ｉのイニシャライズ及びメモ１ＪＬ８Ｉのイニシャライ
ズ等に利用出来、電源投入直後に安定な動作を保証する
事を可能とするものである。
ク等−切の制御信号不用な電源イニシャライズ信号発生
回路を提供する事が出来、複雑な論理回路を有するＬＳ
Ｉのイニシャライズ及びメモ１ＪＬ８Ｉのイニシャライ
ズ等に利用出来、電源投入直後に安定な動作を保証する
事を可能とするものである。
第１図は本発明の一冥施例を示す回路図、第２図は本発
明の他の実施例を示す回路図、第３図は従来の電源イニ
シャライズ信号発生回路の一例を示す回路図である。 １１．２１・・・・・・遅延回路、１２．２２・旧・・
イノパータ回路、１３．２３・出・・ドライバ回路、Ｃ
Ｉｌ。
明の他の実施例を示す回路図、第３図は従来の電源イニ
シャライズ信号発生回路の一例を示す回路図である。 １１．２１・・・・・・遅延回路、１２．２２・旧・・
イノパータ回路、１３．２３・出・・ドライバ回路、Ｃ
Ｉｌ。
Claims (1)
- インバータ回路と、該インバータ回路の出力をドライバ
用トランジスタのゲートに接続してなるドライバ回路と
、該ドライバ回路及び前記インバータ回路の接地側トラ
ンジスタのゲートにその出力が共通接続された遅延回路
とを含むことを特徴とする電源イニシャライズ信号発生
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59247105A JPS61126816A (ja) | 1984-11-22 | 1984-11-22 | 電源イニシヤライズ信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59247105A JPS61126816A (ja) | 1984-11-22 | 1984-11-22 | 電源イニシヤライズ信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61126816A true JPS61126816A (ja) | 1986-06-14 |
Family
ID=17158501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59247105A Pending JPS61126816A (ja) | 1984-11-22 | 1984-11-22 | 電源イニシヤライズ信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61126816A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6323417A (ja) * | 1986-03-20 | 1988-01-30 | ザイリンクス，インコ−ポレイテツド | Ｃｍｏｓパワ−オンリセツト回路 |
-
1984
- 1984-11-22 JP JP59247105A patent/JPS61126816A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6323417A (ja) * | 1986-03-20 | 1988-01-30 | ザイリンクス，インコ−ポレイテツド | Ｃｍｏｓパワ−オンリセツト回路 |
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