JPS6323417A - Ｃｍｏｓパワ−オンリセツト回路 - Google Patents

Ｃｍｏｓパワ−オンリセツト回路

Info

Publication number
JPS6323417A
JPS6323417A JP62062757A JP6275787A JPS6323417A JP S6323417 A JPS6323417 A JP S6323417A JP 62062757 A JP62062757 A JP 62062757A JP 6275787 A JP6275787 A JP 6275787A JP S6323417 A JPS6323417 A JP S6323417A
Authority
JP
Japan
Prior art keywords
transistor
lead
circuit
source
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62062757A
Other languages
English (en)
Inventor
ジョン　イー．マホニイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xilinx Inc
Original Assignee
Xilinx Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xilinx Inc filed Critical Xilinx Inc
Publication of JPS6323417A publication Critical patent/JPS6323417A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はパワーオンリセット回路に関するものであって
、更に詳細には、ＣＭＯ５！積回路に使用する為のパワ
ーオンリセット回路に関するものである。
パワーオンリセット回路は、パワーが回路へ印加された
場合に、回路の種々の部品を初期化させる為にリセット
信号を供給する。典型的に、論理要素及びフリップフロ
ップを包含する幾つかの回路部品は、リセット信号を受
け取った後に、安定な動作状態（即ち、「セトル」する
）に到達する迄に成る時間を必要とする。従って、回路
部品がセトルする即ち安定化するのに十分な選択時間に
渡ってリセット信号を第１選択レベルへ維持することが
重要であるにの選択時間の後に、リセット信号は、パワ
ー即ち電力が該回路へ印加される限り、第２選択レベル
に維持される。
集積回路に使用される電源は種々のライズタイム即ち立
上り時間を持っており、従って電源のライスタイムが遅
いか又は極端に早いかどうかに拘らず、回路部品が安定
化するのに十分な期間の遅延を提供するＣＭＯＳパワー
オンリセット回路を提供することが望ましい。
本発明は以上の点に鑑みなされたものであって。
上述した如き従来技術の欠点を解消し、共通の供給電圧
がターンオンされた時に回路の部品を所定の初期状態と
させる為のリセット信号を供給するＣＭＯＳパワーオン
リセット回路を提供することを目的とする。
該リセット信号は、該回路の部品を安定化させることが
可能な十分な選択時間の間第１一定値に維持され、且つ
次いで該リセット信号は該第１−定値と補完的な第２一
定値へ強制的に変化される。
該リセット信号は初期化バッファの出力信号である。該
出力信号は、該供給電圧の大きさが初期化バッファ内の
初期化インバータ内のプルダウントランジスタをターン
オンさせるのに必要なレベルを越えて上昇すると、第１
一定値を取る。遅延回路は、該初期化バッファの出力信
号をして該回路の部品を安定化させるのに十分な選択遅
延期間の間該筒１一定値に維持させる。次いで、該出力
信号は第２一定値へ変化する。
該遅延回路は抵抗手段を有しており、それは該初期化イ
ンバータ内のプルダウントランジスタをターンオンさせ
るのに必要な電圧レベルよりも一層高い選択電圧レベル
を越えて該供給電圧が上昇する迄導通状態となることは
ない。該供給電圧が該初期化インバータ内のプルダウン
トランジスタをターンオンさせるのに必要なレベルから
該抵抗手段を導通状態とさせるのに必要なレベルへ上昇
するのに必要な時間は、該選択遅延時間の一部を構成す
る。該遅延時間の第２部分は、該抵抗手段の出力ノード
へ接続されている選択容量を持ったコンデンサによって
与えられ、それは、該抵抗手段によって与えられる抵抗
値と関連して、該抵抗手段の出力ノード上の電圧レベル
の第２選択レベルへの上昇を第２時間の間遅延させる。
該抵抗手段の出力ノード上の電圧が第２選択レベルを越
えて上昇する場合、該初期化バッファ内の入力（二次的
）インバータは低となり、それにより該初期化インバー
タの出力信号をその第２一定値とさせる。
本発明のＣＭＯＳパワーオンリセット回路は、ゆっくり
と上昇する供給電圧（ＤＣスイープ即ち掃引）と共に、
又は非常に急激に上昇する供給電圧２例えば１００ナノ
秒未満でその最大値の半分へ上昇する供給電圧、又は中
間上昇時間を持った供給電圧と共に使用するのに適して
いる。
ゆっくりと上昇する供給電圧の場合、遅延時間の主要部
分は該遅延時間の第１部分、即ち該初期化インバータ内
のプルダウントランジスタをターンオンするのに必要な
レベルから該抵抗手段を導通状態とさせるのに必要なレ
ベルへ該供給電圧が上昇するのに必要な時間によって与
えられる。−方、急激に上昇する供給電圧の場合、該遅
延時間の主要な部分は第２部分、即ち該抵抗手段の抵抗
値と関連して該コンデンサによって与えられる部分であ
り、それは該初期化バッファの入力（二次的）インバー
タへ供給される電圧信号が該入力（二次的）インバータ
のトリガー点を越えて上昇する時間を遅延させる。
以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。
図面は本発明の１実施例に基づいて構成されたＣＭＯＳ
パワーオンリセット回路１００を示している。回路１０
０は、供給電圧ＶＤＤの広範なライズタイム即ち立上り
時間又は上昇時間と適合性の成る集積回路用のパワーオ
ンリセット回路である。
パワーオンリセット回路１００は、初期化バッファ７０
、遅延回路３０、及び放電回路４０を有している。初期
化バッファ７０は、入力（二次的）インバータ５０及び
初期化回路６ｏを有している。
初期化回路６０は、コンデンサＣ２及び初期化インバー
タ２７を有している。インバータ２７は、Ｐチャンネル
エンハンスメント型トランジスタＰ３及びＮチャンネル
エンハンスメント型トランジスタＮ３を有している。コ
ンデンサＣ２のプレート１８は正の供給電圧ＶＤＤへ接
続されており、且つコンデンサＣ２のプレート１９はノ
ードＢへ接続されており、該ノードはトランジスタＰ３
及びＮ３の夫々のゲート２ｏ及び２１へ接続されている
。トランジスタＰ３のソース２２は正電圧源■ＤＤへ接
続されており、且つトランジスタＮ３のソース２５は接
地接続されている。トランジスタＰ３及びＮ３のドレイ
ン２３及び２４は夫々出力ノードＣへ接続されている。
入力（二次的）インバータ５ｏは、イオン注入していな
いＰチャンネルエンハンスメント型トランジスタＰ傘２
及びエンハンスメント型ＮチャンネルトランジスタＮ２
を有している。（アステリスク申は本明細書においては
イオン注入していないトランジスタを示すものとして使
用されている）トランジスタＰ傘２及びＮ２のゲート１
２及び１３はノードＡへ接続されており、且つトランジ
スタＰ本２及びＮ２のドレイン１５及び１６は夫々ノー
ドＢへ接続されており、該ノードＢは初期化インバータ
２７のトランジスタＰ３及びＮ３のゲート２０及び２１
へ接続されている。トランジスタ１’Ｍ２のソース１４
はＶＤＤへ接続されており、且つトランジスタＮ２のソ
ース１７は接地接続されている。
遅延回路３０は、Ｎチャンネルエンハンスメント型トラ
ンジスタＮ１及びイオン注入していないＰチャンネルト
ランジスタＰ＊１を有している。
トランジスタＮ１のゲート２及びドレイン１は供給電圧
ＶＤＤへ接続されており、且つＮ１のソース３はトラン
ジスタＰ率１のソース４へ接続されている。トランジス
タＩ’Ｍ１のゲート５は接地接続されており、且つトラ
ンジスタＰ’＊１のドレイン６はコンデンサＣ１のプレ
ート７へ接続されており、該コンデンサＣ１のプレート
８は接地接続されている。出力ノードＡはコンデンサＣ
１のプレート７へ接続されており、該コンデンサは１実
施例においては１０ピコフアラツドの容量を持つ様に選
択される。
放電回路４０は、寄生ダイオードＤ１及びＤ２とＮチャ
ンネルヘンハンスメント型トランジスタＮ４を有してい
る。ダイオードＤ１のアノードはノードＡへ接続されて
おり、且つそのカソードは供給電圧ＶＤＤへ接続されて
おり、それはトランジスタＰ串１のドレインと基板との
間の寄生ダイオードを表している。ダイオードＤ２のア
ノードは接地接続されており且つそのカソードはＮチャ
ンネルトランジスタＮ４のソースへ接続されており、そ
れはＮチャンネルトランジスタＮ４のソースｌＯと基板
との間の接合ダイオードを表す。トランジスタＮ４のド
レイン１１は正の電源ＶＤＤへ接続されている。トラン
ジスタＮ４のゲート９及びソース１０はノードＡへ接続
されている。
回路１００の動作は以下の記載を参考により良く理解す
ることが可能である。
（１）　　供給電圧ＶＤＤが上昇する速度が非常に高速
であると仮定する。例えば、回路１００が一部を構成す
る集積回路用の５■電源のライズタイムが１００ナノ秒
又はそれ以下のオーダであると仮定する。該集積回路用
の５ｖ電源が１００ナノ秒又はそれ以下で少なくとも２
．５ｖへ充電すると仮定する。
又、初期条件として、時間Ｔａにおいて、ＶＤＤがＯｖ
であり、且つノードＡ上の電圧がＯｖであり、従ってＮ
チャンネルエンハンスメント型トランジスタＮ２がオフ
であると仮定する。Ｎチャンネルエンハンスメント型ト
ランジスタＮ２がオフであるから、コンデンサＣ２（５
ピコフアラツド）のプレート１８上で電圧が上昇すると
、コンデンサＣ２のプレート１９（ノードＢへ接続され
ている）上の電圧もＶＤＤと共に上昇する。Ｐチャンネ
ルトランジスタＰ３のゲート２０へ接続されているノー
ドＢ上の電圧がＶＤＤと共に上昇し且っＶＤＤは又トラ
ンジスタＰ３のソース２２上の電圧であるから、Ｐチャ
ンネルトランジスタＰ３はオフのままである。Ｎチャン
ネルトランジスタＮ３のゲートへも接続されているノー
ドＢ上の電圧がトランジスタＮ３のスレッシュホールド
電圧を越えて上昇すると、プルダウントランジスタＮ３
がターンオンし且つノードＣ上の電圧が低となり且っＯ
Ｖに維持される。ノードＣ上のゼロ出力電圧は、ノード
Ｃへ接続されている集積回路の残部（不図示）へのリセ
ット信号である。遅延回路３０は、ノードＣ上の出力電
圧が論理１へ強制的に変化される前に、集積回路の残部
（不図示）が「セトル」する即ち安定化することを可能
とするのに十分な時間（典型的には、１乃至２マイクロ
秒）の間、ノードＣ上の出力信号がＯｖに維持すること
を確保するべく構成されている。
遅延回路３０のコンデンサＣ１は、トランジスタＮ１及
びトランジスタＰ申１の両方がターンオン（即ち導通）
する迄、充電を開始しない。トランジスタＮ１は、ゲー
ト２に接続されている電圧ＶＤＤがトランジスタＮ１の
Ｎチャンネルスレッシュホールドを越えて上昇する迄、
ターンオンすることは出来ない。同様に、トランジスタ
Ｐ申１は、ソース４とゲート５との間の電圧がトランジ
スタＰａｌのイオン注入していないＰチャンネルスレッ
シュホールド電圧よりも上になる迄、ターンオンするこ
とはない。従って、ＶＤＤは、トランジスタＮ１及びＰ
Ｉ３の両方がターンオンする前に、イオン注入していな
いＰチャンネルトランジスタＰ＊１の基板効果を持った
スレッシュホールド電圧とトランジスタＮ１の基板効果
を持ったスレッシュホールド電圧との和よりも大きくな
ければならない。この和は初期化回路６ｏ内のＮチャン
ネルトランジスタＮ３のスレッシュホールド電圧よりも
一層高いので、トランジスタＮ３はターンオンされ、Ｎ
チャンネルトランジスタＮ１とイオン注入していないＰ
チャンネルトランジスタｐＨがターンオンされる前に、
ノードＣ上の出力電圧をＯｖとさせる。然し乍ら、コン
デンサＣ１が存在しない場合、電圧信号ＶＤＤは仮定に
より迅速に上昇しているので（ライズタイムは１００ナ
ノ秒又はそれ以下）、トランジスタＮ３がターンオンす
る時間とトランジスタＮ１及びＰ串１がターンオンする
時間との間の遅延は、出力ノードＣに接続されている集
積回路の残部（不図示）が、ノードＡ上の電圧が入力（
二次的）インバータ５０のトリガー点を越えて上昇し、
インバータ５０からの中間信号を低とさせ、それが初期
化インバータ２７の出力電圧を高とさせる前に、セトル
する即ち安定化させるのに必ずしも十分ではない。
コンデンサＣ１は１実施例においては１０ピコフアラツ
ドの容量を持っており、そのコンデンサを設ける目的は
、トランジスタＮ１及びＰＩ３がターンオンした後に、
ノードＡ上の電圧の上昇に更に遅延を持たせる為である
。トランジスタＮ１及びｐＨは９例えば１００にΩの高
いオン抵抗を持つ様に選択されている。これは、チャン
ネル幅とチャネル長さＱの比を調節することによって達
成することが可能である。１実施例においては、ｗ　／
　ｆｌの比が１１５を使用している。このことは、コン
デンサＣ１を充電するのに必要とされるＲＣ時間は２乃
至１０マイクロ秒である。この付加的な遅延時間は、初
期化バッファ７０の入力（二次的）インバータ５０のト
リガー点をノードＡ上の電圧が越えて上昇し、ノードＢ
上の電圧を低としてそれがインバータ２７をしてノード
Ｃ上に高出力信号を供給する前に、出力ノードＣに接続
されている該集積回路の残部（不図示）がセトルする即
ち安定化することを可能とするのに十分である。
（２）供給電圧の上昇する速度が非常に遅い（ＤＣスイ
ープ）ものと仮定する。更に、初期条件として、時間Ｔ
。において、ＶＤＤがｏｖであり且つノードＡ上の電圧
がｏｖであり、従ってＮチャンネルエンハンスメント型
トランジスタＮ２がオフであると仮定する。この場合、
該回路は、ＶＤＤがイオン注入されていないＰチャンネ
ルスレッシュホールドを越えて上昇し、ＰＩ２をターン
オンさせることによって、ノードＢがイオン注入されて
いないＰチャンネルエンハンスメント型トランジスタＰ
本２によって高とされる以外は、上述した如くに動作す
る。然し乍ら、トランジスタＮ３がターンオンしてノー
ドＣ上に低出力信号を供給する時間とトランジスタＮ１
とＰＩ３がターンオンする時間との間の時間は、それ自
身（即ち、コンデンサＣ１無しでも）がノードＣに接続
されている集積回路の残部（不図示）がセトルする即ち
安定化するのに十分な時間である。従って、該集積回路
の残部は、ノードＡ上の電圧が入力（二次的）インバー
タ５０のトリガー点を越えて上昇し、そのことがノード
Ｂ上の電圧を低とさせ、インバータ２７をしてノードＣ
上に高出力信号を供給させる前に、セトルしてしまう。
この場合、コンデンサＣも前と同様に２−１０マイクロ
秒の付加的な遅延を与えるが、このことは、ＶＤＤがゆ
っくりと上昇（ＤＣスイープ）する場合には必要とはさ
れない。何故ならば、インバータ２７が低となる時間と
トランジスＮ１及びｐＨとがターンオンする時間との間
の遅延時間は該回路がセトルするのに十分な時間だから
である。
従って、供給電圧ＶＤＤのライズタイムが早いか又は遅
いかに拠らず、パワーオンリセット回路１００によって
供給されるリセット信号は、回路１ｏＯの出力信号が高
となる前に、集積回路の残部がセトルするのに十分な期
間の間ゼロ電圧を維持する。
注意すべきことであるが、放電回路４０内のダイオード
Ｄ１　（トランジスタＰ阜１の寄生Ｐチャンネルドレイ
ンダイオード）は漏れ電流を持っており、該漏れ電流は
コンデンサＣ１を充電する。
然し乍ら、この電流は小さく且つコンデンサＣ１のプレ
ート７からの接地への漏れ電流及び寄生ダイオードＤ２
を介してのＮチャンネルトランジスタＮ４のソース１０
から接地への漏れ電流によるオフセットを越えている。
重要なことであるが、ダイオードＤ１は、電源電圧ＶＤ
Ｄがターンオフされると、有用な機能を発揮する。この
状況下において、ダイオードＤ１は順方向バイアスされ
且つコンデンサＣ１を迅速に放電させ、従って遅延回路
３０は、電源電圧Ｖ［ｌＤが再度ターンオンされると、
適切に機能すべき準備がなされる。ダイオードＤ１はコ
ンデンサＣ１を約０．６Ｖの電圧レベルへ放電するのみ
であり。
この電圧レベルにおいてトランジスタＮ２は未だオンの
ままである場合が成る。ダイオード接続されたトランジ
スタＮ４がノードＡへ接続されて、コンデンサＣ１をト
ランジスタＮ２がオフであることを確保するのに十分に
低いＮチャンネルスレシュホールドレベル電圧レベルへ
放電させる。
ＶＤＤが５ｖであると、ノードＡ上の電圧は、トランジ
スタＮ１を横断してのスレッシュホールド降下の為に、
約３．６ｖ上昇するのみである。従って、ノードＡ上の
電圧が約３．６ｖである場合には、それがオフであるこ
とを確保する為に、トランジスタ１’Ｍ２はイオン注入
されていない。このことは、定常状態電流は入力（二次
的）インバータ５０を介して散逸されることがないこと
を確保している。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが１本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
【図面の簡単な説明】
添付の図面は本発明の具体的実施の１例に基づいて構成
されたパワーオンリセット回路を示した概略図である。 （符号の説明） ３０：遅延回路 ４０：放電回路 ５０：入力インバータ ６０：初期化回路 ７０：初期化バッファ １ｏＯ：パワーオンリセット回路 手続補正書　（斌） 昭和６２年８月２１日 特許庁長官　　小　川　邦　夫　殿 １、事件の表示　　　昭和６２年　特　許　願　第６２
７５７号２、発明の名称　　　ＣＭＯＳパワーオンリセ
ット回路３、補正をする者 事件との関係　　　特許出顕人 氏名　　　　ザイリンクス、　インコーホレイテッド４
、代理人 ５、補正命令の日付

Claims (1)

  1. 【特許請求の範囲】 １、ＣＭＯＳパワーオンリセット回路において、第１選
    択値を越えて上昇する供給電圧信号に応答して第１一定
    電圧出力信号を供給する初期化回路、第１中間電圧信号
    を供給する為に前記供給電圧信号に応答する遅延回路で
    あって前記第１中間電圧信号は前記供給電圧信号が前記
    第１選択値を越えて上昇した後に選択時間に第２選択値
    を越えて上昇するものである遅延回路、前記第１中間信
    号を受け取り且つ且つ前記第１中間信号が前記第１選択
    値を越えて上昇することに応答して前記初期化回路へ前
    記第１中間信号と補完的な第２中間信号を供給する反転
    手段、を有しており前記第２中間信号が前記初期化回路
    をして第２一定電圧出力信号を供給させることを特徴と
    する回路。 ２、特許請求の範囲第１項において、前記遅延回路が、
    出力端子を具備すると共に前記供給電圧信号を受け取る
    為に第１端子を具備する抵抗手段、第１及び第２プレー
    トを具備するコンデンサを有しており、前記コンデンサ
    の前記第１プレートは前記抵抗手段の前記出力端子へ接
    続されており、前記コンデンサの前記第２プレートは基
    準電圧へ接続しており、前記抵抗手段は前記供給電圧信
    号が第３選択値を越えて上昇する場合にのみ導通するこ
    とを特徴とする回路。 ３、特許請求の範囲第２項において、前記第３選択値は
    前記第１選択値よりも大きいことを特徴とする回路。 ４、特許請求の範囲第２項において、前記抵抗手段は、
    ゲートと第１ドレイン／ソースと第２ドレイン／ソース
    とを具備する第１トランジスタ、ゲートと第１ドレイン
    ／ソースと第２ドレイン／ソースとを具備する第２トラ
    ンジスタ、を有しており、前記第１トランジスタの前記
    ゲート及び前記第１ドレイン／ソースは前記抵抗手段の
    前記第１端子へ接続されており、前記第１トランジスタ
    の前記第２ドレイン／ソースは前記第２トランジスタの
    前記第１ドレイン／ソースへ接続されており、前記第２
    トランジスタの前記ゲートは基準電圧へ接続されており
    、前記第２トランジスタの前記第２ドレイン／ソースは
    前記抵抗手段の前記第２端子と接続されており、前記選
    択時間は前記第１及び第２トランジスタのスレッシュホ
    ールド電圧と前記第１及び第２トランジスタのオン抵抗
    と前記コンデンサの容量によって決定されることを特徴
    とする回路。 ５、特許請求の範囲第４項において、前記第１トランジ
    スタはＮチャンネルエンハンスメント型トランジスタで
    あり、且つ前記第２トランジスタはＰチャンネルエンハ
    ンスメント型トランジスタであることを特徴とする回路
    。 ６、特許請求の範囲第５項において、前記Ｐチャンネル
    エンハンスメント型トランジスタはイオン注入されてい
    ないことを特徴とする回路。 ７、特許請求の範囲第１項において、前記反転手段はＣ
    ＭＯＳインタバータを有しており、且つ前記第２選択値
    は前記ＣＭＯＳインバータのトリガー点であることを特
    徴とする回路。 ８、特許請求の範囲第７項において、前記ＣＭＯＳイン
    バータはＰチャンネルエンハンスメント型トランジスタ
    及びＮチャンネルエンハンスメント型トランジスタを有
    することを特徴とする回路。 ９、特許請求の範囲第８項において、前記Ｐチャンネル
    エンハンスメント型トランジスタはイオン注入されてい
    ないことを特徴とする回路。 １０、特許請求の範囲第１項において、前記初期化回路
    はコンデンサに接続されているＣＭＯＳインバータを有
    することを特徴とする回路。 １１、特許請求の範囲第１０項において、前記ＣＭＯＳ
    インバータは、ゲートとソースとドレインとを具備する
    Ｐチャンネルエンハンスメント型トランジスタ、ゲート
    とソースとドレインとを具備するＮチャンネルエンハン
    スメント型トランジスタ、を具備しており、前記コンデ
    ンサは第１及び第２プレートを具備しており、前記コン
    デンサの前記第１プレートは前記供給電圧信号へ接続さ
    れており、前記コンデンサの前記第２プレートは前記Ｐ
    チャンネルトランジスタの前記ゲートへ接続されると共
    に前記Ｎチャンネルトランジスタの前記ゲートへ接続さ
    れており、前記Ｐチャンネルトランジスタの前記ソース
    は前記供給電圧へ接続され、前記Ｐチャンネルトランジ
    スタの前記ドレインは前記Ｎチャンネルトランジスタの
    前記ドレインへ接続されており、前記Ｎチャンネルトラ
    ンジスタの前記ソースは基準電圧へ接続されることを特
    徴とする回路。 １２、特許請求の範囲第１１項において、前記Ｎチャン
    ネルトランジスタのスレッシュホールド電圧は前記選択
    値であることを特徴とする回路。 １３、特許請求の範囲第２項乃至第６項の内のいずれか
    １項において、前記コンデンサの前記第１プレートへ接
    続されている第１リードを具備すると共に前記供給電圧
    へ接続する為の第２リードを具備する放電回路を有して
    おり、前記放電回路は前記供給電圧がゼロ電圧となる時
    に前記コンデンサを迅速に放電させることを特徴とする
    回路。 １４、特許請求の範囲第１３項において、前記放電回路
    は、ゲートと第１ドレイン／ソースと第２ドレイン／ソ
    ースとを具備するＮチャンネルエンハンスメント型トラ
    ンジスタを有しており、前記第１ドレイン／ソースは前
    記放電回路の前記第２入力リードへ接続されており、前
    記第２ドレン／ソースは前記放電回路の前記第２リード
    へ接続されており、且つ前記ゲートは前記放電回路の前
    記第１リードへ接続されていることを特徴とする回路。 １５、ＣＭＯＳパワーオンリセット回路において、入力
    リードと出力リードと第１電源へ接続する為の第２電源
    リードと第２電源へ接続する為の第２電源リードとを具
    備する初期化バッファ、前記第１電源へ接続する為の第
    １電源リードと前記第２電源へ接続する為の第２電源リ
    ードと前記初期化バッファの前記入力リードへ接続され
    ている出力リードとを具備する遅延回路、を有しており
    、前記初期化バッファは前記第１電源リード上の電圧が
    第１選択レベルを越えて上昇することに応答して第１一
    定出力信号を供給し、前記遅延回路は前記第１電源供給
    リード上の前記電圧が前記第１選択値を越えて上昇する
    のに要する時間よりも大きな第１期間の間その出力リー
    ド上に第２選択値よりも小さな大きさを持った中間信号
    を供給し、前記中間信号は前記第１期間の後に前記第２
    レベルを越えて上昇し、前記初期化バッファをして第２
    一定出力信号を供給させることを特徴とする回路。 １６、特許請求の範囲第１５項において、前記遅延回路
    は、前記遅延回路の前記第１電源リードへ接続されてい
    る第１リード及び前記遅延回路の前記出力リードへ接続
    されている出力リードを具備する抵抗手段、第１及び第
    ２プレートを具備するコンデンサ、を有しており、前記
    コンデンサの前記第１プレートは前記抵抗手段の前記出
    力リードへ接続されており、前記コンデンサの前記第２
    プレートは前記遅延手段の前記第２電源リードへ接続さ
    れており、前記抵抗手段は前記供給電圧信号が第３選択
    値を越えて上昇する時にのみ導通することを特徴とする
    回路。 １７、特許請求の範囲第１６項において、前記抵抗手段
    は、ゲートと第１ドレイン／ソースと第２ドレイン／ソ
    ースとを具備する第１トランジスタ、ゲートと第１ドレ
    イン／ソースと第２ドレイン／ソースとを具備する第２
    トランジスタ、を有しており、前記第１トランジスタの
    前記ゲートと前記第１ドレイン／ソースは前記抵抗手段
    の前記第１リードへ接続されており、前記第１トランジ
    スタの前記第２ドレイン／ソースは前記第２トランジス
    タの前記第１ドレイン／ソースへ接続されており、前記
    第２トランジスタの前記ゲートは前記遅延手段の前記第
    ２電源リードへ接続されており、前記第２トランジスタ
    の前記第２ドレイン／ソースは前記抵抗手段の前記出力
    リードへ接続されていることを特徴とする回路。 １８、特許請求の範囲第１７項において、前記コンデン
    サの前記第１プレートへ接続されている第１リードを具
    備すると共に前記遅延回路の前記第１電源リードへ接続
    されている第２リードを具備する放電回路を有しており
    、前記放電回路は前記第１電源が前記第１電源リードへ
    ゼロ電圧の信号を供給する時に前記コンデンサを迅速に
    放電させることを特徴とする回路。 １９、特許請求の範囲第１５項において、前記初期化バ
    ッファは、前記初期化バッファの前記入力リードへ接続
    されている入力リード、出力リード、前記初期化バッフ
    ァの前記第１電源リードへ接続されている第１プレート
    及び前記第１インバータの前記出力リードへ接続されて
    いる第２プレートを具備するコンデンサ、前記コンデン
    サの前記第２プレートへ接続されている入力リード及び
    前記初期化バッファの前記出力リードへ接続されている
    出力リードを具備する第２インバータ、を有することを
    特徴とする回路。 ２０、特許請求の範囲第１９項において、前記第２選択
    値は前記第１インバータのトリガー点であることを特徴
    とする回路。
JP62062757A 1986-03-20 1987-03-19 Ｃｍｏｓパワ−オンリセツト回路 Pending JPS6323417A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/841,910 US4746822A (en) 1986-03-20 1986-03-20 CMOS power-on reset circuit
US841910 1986-03-20

Publications (1)

Publication Number Publication Date
JPS6323417A true JPS6323417A (ja) 1988-01-30

Family

ID=25286017

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62062757A Pending JPS6323417A (ja) 1986-03-20 1987-03-19 Ｃｍｏｓパワ−オンリセツト回路

Country Status (2)

Country Link
US (1) US4746822A (ja)
JP (1) JPS6323417A (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2606530A1 (fr) * 1986-11-07 1988-05-13 Eurotechnique Sa Circuit integre pour la memorisation et le traitement d'informations de maniere confidentielle comportant un dispositif anti-fraude
US5068603A (en) * 1987-10-07 1991-11-26 Xilinx, Inc. Structure and method for producing mask-programmed integrated circuits which are pin compatible substitutes for memory-configured logic arrays
FR2641083B1 (ja) * 1988-12-22 1991-05-10 Sgs Thomson Microelectronics
US4983857A (en) * 1989-07-31 1991-01-08 Sgs-Thomson Microelectronics, Inc. Power-up reset circuit
US5030845A (en) * 1989-10-02 1991-07-09 Texas Instruments Incorporated Power-up pulse generator circuit
US4970408A (en) * 1989-10-30 1990-11-13 Motorola, Inc. CMOS power-on reset circuit
US5121015A (en) * 1990-11-14 1992-06-09 Zenith Electronics Corporation Voltage controlled delay element
US5322812A (en) * 1991-03-20 1994-06-21 Crosspoint Solutions, Inc. Improved method of fabricating antifuses in an integrated circuit device and resulting structure
JP2748950B2 (ja) * 1991-12-25 1998-05-13 日本電気株式会社 パワーオンリセット回路
EP0665648A1 (en) * 1994-01-31 1995-08-02 STMicroelectronics S.r.l. Circuit for recovering initial condictions when starting-up an integrated circuit device
US6204701B1 (en) * 1994-05-31 2001-03-20 Texas Instruments Incorporated Power up detection circuit
US5552736A (en) * 1995-04-19 1996-09-03 Hewlett-Packard Company Power supply detect circuit operable shortly after an on/off cycle of the power supply
JPH09186569A (ja) * 1996-01-08 1997-07-15 Mitsubishi Electric Corp 半導体集積回路装置
US5686848A (en) * 1996-04-29 1997-11-11 Mosaid Technologies Inc. Power-up/power-down reset circuit for low voltage interval
DE19742389A1 (de) * 1997-09-25 1998-12-10 Siemens Ag Schaltung zur Erzeugung eines das Einschalten einer Versorgungsspannung signalisierenden Reset-Signals
US5936444A (en) * 1997-11-25 1999-08-10 Atmel Corporation Zero power power-on reset circuit
KR100296323B1 (ko) 1998-12-29 2001-08-07 박종섭 플래쉬 메모리 장치의 파워 리셋 회로
US6288584B1 (en) 2000-10-05 2001-09-11 Pericom Semiconductor Corp. Zero standby-current power-on reset circuit with Schmidt trigger sensing
JP4172378B2 (ja) * 2003-11-14 2008-10-29 沖電気工業株式会社 パワーオンリセット回路
US11581888B1 (en) 2021-12-17 2023-02-14 Xilinx, Inc. Power-on reset circuit with reduced detection time

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5518381A (en) * 1978-07-28 1980-02-08 Minami Kogyo Kk Polisher for chain saw blade
JPS61126816A (ja) * 1984-11-22 1986-06-14 Nec Corp 電源イニシヤライズ信号発生回路
JPS61248615A (ja) * 1985-04-26 1986-11-05 Toshiba Corp パルス発生回路
JPS62133432A (ja) * 1985-12-02 1987-06-16 ライカ　インドゥストリーフェルヴァルツング　ゲゼルシャフト　ミット　ベシュレンクテル　ハフツング 露出値を自動的に決定する方法及び回路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4300065A (en) * 1979-07-02 1981-11-10 Motorola, Inc. Power on reset circuit
JPS58140649A (ja) * 1982-02-16 1983-08-20 Fujitsu Ltd 電圧検出回路
US4446381A (en) * 1982-04-22 1984-05-01 Zilog, Inc. Circuit and technique for initializing the state of bistable elements in an integrated electronic circuit
DE3336640A1 (de) * 1982-10-13 1984-04-19 General Electric Co., Schenectady, N.Y. Elektrische steueranordnung mit netz-ein-reset-schaltung
US4553054A (en) * 1983-02-04 1985-11-12 Motorola, Inc. Power on reset circuit for microprocessor
US4591745A (en) * 1984-01-16 1986-05-27 Itt Corporation Power-on reset pulse generator
US4581552A (en) * 1984-02-17 1986-04-08 Texas Instruments Incorporated Power-up clear circuitry having two thresholds

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5518381A (en) * 1978-07-28 1980-02-08 Minami Kogyo Kk Polisher for chain saw blade
JPS61126816A (ja) * 1984-11-22 1986-06-14 Nec Corp 電源イニシヤライズ信号発生回路
JPS61248615A (ja) * 1985-04-26 1986-11-05 Toshiba Corp パルス発生回路
JPS62133432A (ja) * 1985-12-02 1987-06-16 ライカ　インドゥストリーフェルヴァルツング　ゲゼルシャフト　ミット　ベシュレンクテル　ハフツング 露出値を自動的に決定する方法及び回路

Also Published As

Publication number Publication date
US4746822A (en) 1988-05-24

Similar Documents

Publication Publication Date Title
JPS6323417A (ja) Ｃｍｏｓパワ−オンリセツト回路
US6236249B1 (en) Power-on reset circuit for a high density integrated circuit
US4591745A (en) Power-on reset pulse generator
US5321324A (en) Low-to-high voltage translator with latch-up immunity
KR960003529B1 (ko) 반도체 메모리 장치의 칩 초기화 신호 발생회로
US4983857A (en) Power-up reset circuit
US20040041601A1 (en) Power-on reset circuit
US4902907A (en) Reset signal generating circuit
US4698530A (en) Power switch for dual power supply circuit
EP1190487B1 (en) High voltage protection circuit on standard cmos process
JPS62203416A (ja) 特にマイクロプロセツサの周辺装置用の、ｍｏｓ技術の論理回路のためのパワ−オンリセツテイング回路
JPH0158896B2 (ja)
US6292123B1 (en) Digital-to-analog converter with CMOS-compatible power-on reset circuit
US20020109535A1 (en) Power on reset circuit arrangement
EP0032017A1 (en) Bootstrap circuit
US4239991A (en) Clock voltage generator for semiconductor memory
US5818264A (en) Dynamic circuit having improved noise immunity and method therefor
JPS6339214A (ja) 入力バッファ回路
JPS61222318A (ja) パワ−オンリセツト回路
US4239990A (en) Clock voltage generator for semiconductor memory with reduced power dissipation
JP2703890B2 (ja) 半導体集積回路
US5578951A (en) CMOS circuit for improved power-on reset timing
JP3261151B2 (ja) リセット信号発生回路装置
JP2001217683A (ja) Ｒｃ時定数回路
JPH04212783A (ja) メモリバスのプリチャージ回路