JP2001217683A - Ｒｃ時定数回路 - Google Patents
Ｒｃ時定数回路Info
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- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/28—Modifications for introducing a time delay before switching
- H03K17/284—Modifications for introducing a time delay before switching in field effect transistor switches
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- H03K—PULSE TECHNIQUE
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- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
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Abstract
(57)【要約】
【課題】 小さいキャパシタで所望のＲＣ時定数を得
る。 【解決手段】 キャパシタの放電を十分に行い、それに
より所望のＲＣ時定数を達成するのに必要なキャパシタ
ンスを低減させるための新規な構造および方法が開示さ
れる。本発明は、大きく、かつ面積的に非効率的なキャ
パシタを使用するという従来の問題点を解消する。本発
明は集積回路の空間を節約し、かつコストを節減するこ
とを可能にする。本発明の回路３０はキャパシタ３２、
４２、端子３４、４４、５４、Ｐチャネルトランジスタ
３１、５１、Ｎチャネルトランジスタ４１、６１、７
１、蓄電回路１３０、および放電回路２３０を含む。
る。 【解決手段】 キャパシタの放電を十分に行い、それに
より所望のＲＣ時定数を達成するのに必要なキャパシタ
ンスを低減させるための新規な構造および方法が開示さ
れる。本発明は、大きく、かつ面積的に非効率的なキャ
パシタを使用するという従来の問題点を解消する。本発
明は集積回路の空間を節約し、かつコストを節減するこ
とを可能にする。本発明の回路３０はキャパシタ３２、
４２、端子３４、４４、５４、Ｐチャネルトランジスタ
３１、５１、Ｎチャネルトランジスタ４１、６１、７
１、蓄電回路１３０、および放電回路２３０を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ集積回路
に関し、特に、キャパシタがより完全に放電することを
可能とし、それにより所望のＲＣ時定数を達成するのに
必要なキャパシタンスを低減させる放電回路を含む時間
遅延回路に関する。
に関し、特に、キャパシタがより完全に放電することを
可能とし、それにより所望のＲＣ時定数を達成するのに
必要なキャパシタンスを低減させる放電回路を含む時間
遅延回路に関する。
【０００２】
【従来の技術】相補型金属酸化膜シリコン（ＣＭＯＳ）
構造においては、正帰還路を形成する一対の交差結合さ
れた寄生ｐｎｐおよびｎｐｎバイポーラトランジスタの
間で、良く知られた寄生効果が生じる。２つのトランジ
スタにおける電流利得は、回路が外乱によって容易にト
リガされて再生状態を生じかつトランジスタが互いに駆
動されるようなポイントに到達することができる。両ト
ランジスタの電流は、それらのトランジスタが自己制限
するまで、あるいはそれらのトランジスタが集積回路の
破壊を起こすに至るまで増大し得る。この状態はラッチ
アップとして知られ、逆バイアスジェネレータが集積回
路内に組み込まれ、かつその集積回路に通電される時に
起こり得る。通電中には、逆バイアスジェネレータの電
圧は明確に規定できず、ウエル領域は正しいレベルにバ
イアスされておらず、そのため、そのような条件の下で
は、ラッチアップが起こり易い。しかしながら、逆バイ
アスジェネレータは、それがバイアス電圧をウエル領域
に印加することによってトランジスタのしきい値電流を
減少させて動作のアクティブモード中よりも大きいしき
い値電圧を達成する時には、集積回路のスタンバイ（待
機）モード中において有用である。たとえば、最近のデ
ィープサブミクロンプロセス技術においては、ＭＯＳト
ランジスタのしきい値電圧は、通常０．２５ボルトから
０．４ボルトの範囲である。このようなしきい値電圧
で、かつ漏れが最悪の動作条件（たとえば、高温かつ高
速処理の部位）の場合、そのオフ状態におけるトランジ
スタのドレン漏れが、単位寸法あたりナノアンペアの数
十分の一の範囲で起こり得る。特にバッテリ電源式の用
途において、多数のトランジスタを使用している場合、
総漏れは問題のレベルまで増大し得る（すなわち、マイ
クロプロセッサのような集積回路の場合、数百ｍＡの総
漏れが起こり得る）。したがって、逆バイアスジェネレ
ータが使用され、ウエル領域にバイアスを印加して、し
きい値電圧を増大させ、スタンバイモード中におけるト
ランジスタの漏れを著しく減少させる。
構造においては、正帰還路を形成する一対の交差結合さ
れた寄生ｐｎｐおよびｎｐｎバイポーラトランジスタの
間で、良く知られた寄生効果が生じる。２つのトランジ
スタにおける電流利得は、回路が外乱によって容易にト
リガされて再生状態を生じかつトランジスタが互いに駆
動されるようなポイントに到達することができる。両ト
ランジスタの電流は、それらのトランジスタが自己制限
するまで、あるいはそれらのトランジスタが集積回路の
破壊を起こすに至るまで増大し得る。この状態はラッチ
アップとして知られ、逆バイアスジェネレータが集積回
路内に組み込まれ、かつその集積回路に通電される時に
起こり得る。通電中には、逆バイアスジェネレータの電
圧は明確に規定できず、ウエル領域は正しいレベルにバ
イアスされておらず、そのため、そのような条件の下で
は、ラッチアップが起こり易い。しかしながら、逆バイ
アスジェネレータは、それがバイアス電圧をウエル領域
に印加することによってトランジスタのしきい値電流を
減少させて動作のアクティブモード中よりも大きいしき
い値電圧を達成する時には、集積回路のスタンバイ（待
機）モード中において有用である。たとえば、最近のデ
ィープサブミクロンプロセス技術においては、ＭＯＳト
ランジスタのしきい値電圧は、通常０．２５ボルトから
０．４ボルトの範囲である。このようなしきい値電圧
で、かつ漏れが最悪の動作条件（たとえば、高温かつ高
速処理の部位）の場合、そのオフ状態におけるトランジ
スタのドレン漏れが、単位寸法あたりナノアンペアの数
十分の一の範囲で起こり得る。特にバッテリ電源式の用
途において、多数のトランジスタを使用している場合、
総漏れは問題のレベルまで増大し得る（すなわち、マイ
クロプロセッサのような集積回路の場合、数百ｍＡの総
漏れが起こり得る）。したがって、逆バイアスジェネレ
ータが使用され、ウエル領域にバイアスを印加して、し
きい値電圧を増大させ、スタンバイモード中におけるト
ランジスタの漏れを著しく減少させる。
【０００３】図１ａに示すように、ＲＣ時定数を与える
ために抵抗１１とキャパシタ１２を直列に使用するのが
通例であり、ＲＣ時定数は、線１４上の印加ソース電圧
から出力端子１３上で所望のキャパシタ電圧に到達する
のに必要な時間量を決定するものである。このタイプの
抵抗キャパシタ（ＲＣ）回路１０は、集積回路が最初に
オン（すなわち、「パワー−オン−リセット」）される
時、逆バイアスジェネレータを不作動とし、かつ集積回
路をアクティブモードにするために使用される。キャパ
シタ１２は、ＶＤＤが集積回路に印加された時には抵抗
１１を介して充電し、ＶＤＤが除去された時には抵抗１
１を介して放電する。ＲＣ回路１０は、図１ｂに示すよ
うに、電圧対時間特性に従うパワー−オン−リセット制
御信号を、出力端子１３に与える。この先行技術の回路
の問題点は、所望のＲＣ時定数を得るために、高い値の
マルチ・メガオーム抵抗１１が必要である、ということ
である。このタイプの抵抗は多くのタイプの製造プロセ
スにおいて、しばしば利用不能である。
ために抵抗１１とキャパシタ１２を直列に使用するのが
通例であり、ＲＣ時定数は、線１４上の印加ソース電圧
から出力端子１３上で所望のキャパシタ電圧に到達する
のに必要な時間量を決定するものである。このタイプの
抵抗キャパシタ（ＲＣ）回路１０は、集積回路が最初に
オン（すなわち、「パワー−オン−リセット」）される
時、逆バイアスジェネレータを不作動とし、かつ集積回
路をアクティブモードにするために使用される。キャパ
シタ１２は、ＶＤＤが集積回路に印加された時には抵抗
１１を介して充電し、ＶＤＤが除去された時には抵抗１
１を介して放電する。ＲＣ回路１０は、図１ｂに示すよ
うに、電圧対時間特性に従うパワー−オン−リセット制
御信号を、出力端子１３に与える。この先行技術の回路
の問題点は、所望のＲＣ時定数を得るために、高い値の
マルチ・メガオーム抵抗１１が必要である、ということ
である。このタイプの抵抗は多くのタイプの製造プロセ
スにおいて、しばしば利用不能である。
【０００４】広く用いられているが、なお欠点を有して
いる第２の先行技術は図２ａに示されており、この欠点
は本発明により解消される。この場合、図１ａの高抵抗
型の抵抗１１の代りに、長くかつそれが故に抵抗の高い
チャネルを持つＰＭＯＳトランジスタ２１が使用されて
いる。ＶＤＤがリード２４に印加されると、Ｐチャネル
トランジスタ２１がオンされ、キャパシタ２２に充電
し、図２ｂに示すパワー−オン−リセット信号を与え
る。ＶＤＤがリード２４から除去されると、キャパシタ
２２はトランジスタ２１（ここではドレインとソースが
逆になっている）およびそのトランジスタ２１のドレイ
ン２１ｃとウエル領域との間に形成されたＰＮ接合を通
して、リード２４に放電する。しかしながら、ＰＮ接合
を通してのキャパシタの放電は、キャパシタ２２上の電
圧がダイオードターンオン電圧以下に低下すると停止
し、またトランジスタ２１を通してのキャパシタ２２の
放電は、そのキャパシタ２２上の電圧がトランジスタ２
１のしきい値電圧以下に低下すると停止する。このこと
は図２ｂのダイアグラムに示されている。ＶＤＤがスイ
ッチオンにされ、かつキャパシタ２２上の電圧が零でな
い時、キャパシタ２２の充電時間は著しく減少する。し
たがって、キャパシタ２２のキャパシタンスは、パワー
−オン−リセット時に適当な時間を与えるための所望の
ＲＣ時定数を確保するよう著しく増大させなければなら
ず、このパワー−オン−リセット中においては、逆バイ
アスジェネレータは不作動とされ、かつ集積回路はアク
ティブモードに置かれ、それによりラッチアップを阻止
する。出力端子２３上にパワー−オン−リセット信号を
与えるこの回路を使用して所望のＲＣ時定数を確保する
ためには、大きなキャパシタンスが要求される。しかし
ながら、大きいキャパシタを使用することは集積回路の
面積の増大を招き、したがって高価にもなる。
いる第２の先行技術は図２ａに示されており、この欠点
は本発明により解消される。この場合、図１ａの高抵抗
型の抵抗１１の代りに、長くかつそれが故に抵抗の高い
チャネルを持つＰＭＯＳトランジスタ２１が使用されて
いる。ＶＤＤがリード２４に印加されると、Ｐチャネル
トランジスタ２１がオンされ、キャパシタ２２に充電
し、図２ｂに示すパワー−オン−リセット信号を与え
る。ＶＤＤがリード２４から除去されると、キャパシタ
２２はトランジスタ２１（ここではドレインとソースが
逆になっている）およびそのトランジスタ２１のドレイ
ン２１ｃとウエル領域との間に形成されたＰＮ接合を通
して、リード２４に放電する。しかしながら、ＰＮ接合
を通してのキャパシタの放電は、キャパシタ２２上の電
圧がダイオードターンオン電圧以下に低下すると停止
し、またトランジスタ２１を通してのキャパシタ２２の
放電は、そのキャパシタ２２上の電圧がトランジスタ２
１のしきい値電圧以下に低下すると停止する。このこと
は図２ｂのダイアグラムに示されている。ＶＤＤがスイ
ッチオンにされ、かつキャパシタ２２上の電圧が零でな
い時、キャパシタ２２の充電時間は著しく減少する。し
たがって、キャパシタ２２のキャパシタンスは、パワー
−オン−リセット時に適当な時間を与えるための所望の
ＲＣ時定数を確保するよう著しく増大させなければなら
ず、このパワー−オン−リセット中においては、逆バイ
アスジェネレータは不作動とされ、かつ集積回路はアク
ティブモードに置かれ、それによりラッチアップを阻止
する。出力端子２３上にパワー−オン−リセット信号を
与えるこの回路を使用して所望のＲＣ時定数を確保する
ためには、大きなキャパシタンスが要求される。しかし
ながら、大きいキャパシタを使用することは集積回路の
面積の増大を招き、したがって高価にもなる。
【０００５】
【発明が解決しようとする課題】上記したように、例示
した２つの先行技術において、所望の時定数を得るため
には、前者の場合には、高抵抗の抵抗が必要であり、後
者の場合には、大きいキャパシタが必要である等の問題
がある。
した２つの先行技術において、所望の時定数を得るため
には、前者の場合には、高抵抗の抵抗が必要であり、後
者の場合には、大きいキャパシタが必要である等の問題
がある。
【０００６】本発明の目的は、小さいキャパシタで所望
のＲＣ時定数を得ることのできる技術を提供することに
ある。
のＲＣ時定数を得ることのできる技術を提供することに
ある。
【０００７】
【課題を解決するための手段】本発明の教示によれば、
キャパシタの放電を十分に行い、それにより所望のＲＣ
時定数を達成するのに必要なキャパシタンスを低減させ
るための新規な構造および方法が開示される。本発明
は、大きくかつ面積的に非効率的なキャパシタを使用す
るという従来の問題点を解消する。本発明は集積回路の
空間を節約し、かつコストを節減することを可能にす
る。
キャパシタの放電を十分に行い、それにより所望のＲＣ
時定数を達成するのに必要なキャパシタンスを低減させ
るための新規な構造および方法が開示される。本発明
は、大きくかつ面積的に非効率的なキャパシタを使用す
るという従来の問題点を解消する。本発明は集積回路の
空間を節約し、かつコストを節減することを可能にす
る。
【０００８】本発明のＲＣ時定数回路は、所望のＲＣ時
定数を与えるための回路であって、電源に接続するため
の電源端子と、前記電源端子に結合された第１のトラン
ジスタと、前記第１のトランジスタに結合された第１の
キャパシタと、前記電源端子から電力を受け取るよう構
成された蓄電回路と、前記蓄電回路により電力を供給さ
れ、かつ前記第１のキャパシタから電圧を放出する放電
回路と、からなるものである。
定数を与えるための回路であって、電源に接続するため
の電源端子と、前記電源端子に結合された第１のトラン
ジスタと、前記第１のトランジスタに結合された第１の
キャパシタと、前記電源端子から電力を受け取るよう構
成された蓄電回路と、前記蓄電回路により電力を供給さ
れ、かつ前記第１のキャパシタから電圧を放出する放電
回路と、からなるものである。
【０００９】
【発明の実施の形態】図３ａは、集積回路の面積要件を
小さくして所望のＲＣ時定数をもたらす本発明の一実施
の形態を示す。
小さくして所望のＲＣ時定数をもたらす本発明の一実施
の形態を示す。
【００１０】この実施の形態は、ＶＤＤが印加されてい
ない場合に迅速かつ十分にキャパシタ３２を放電するこ
とを確保する回路を含むことによって実現される。この
機能を実現する特別な回路は、図２ａに示した先行技術
の回路におけるキャパシタ２２が占める大きな面積より
狭い回路面積を占めるにすぎない。この特別な回路は、
ＶＤＤが回路３０から除かれたときに使うよう充電ない
し電荷を蓄積するための蓄電回路１３０、およびキャパ
シタ３２が完全に放電できるようにする放電回路２３０
を含む。
ない場合に迅速かつ十分にキャパシタ３２を放電するこ
とを確保する回路を含むことによって実現される。この
機能を実現する特別な回路は、図２ａに示した先行技術
の回路におけるキャパシタ２２が占める大きな面積より
狭い回路面積を占めるにすぎない。この特別な回路は、
ＶＤＤが回路３０から除かれたときに使うよう充電ない
し電荷を蓄積するための蓄電回路１３０、およびキャパ
シタ３２が完全に放電できるようにする放電回路２３０
を含む。
【００１１】集積回路への電力供給電圧ＶＤＤがオンさ
れるのに先だって、キャパシタ３２と４２は完全に放電
される。ＶＤＤが端子３３、端子４４、および端子５４
に印加されると、長くかつ高抵抗なチャネルを持つＰチ
ャネルトランジスタ３１はオンされる。したがって、端
子３４はキャパシタ３２を充電し、結節点３３の電圧
は、選択されたＲＣ時定数を有する時定数でＶＤＤに到
達し、出力端子８４上に所望のパワー−オン−リセット
信号を与える。出力端子８４上のパワー−オン−リセッ
ト信号が高くなるのに先立って、所望の遅延期間が与え
られ、この遅延期間中に、集積回路がアクティブモード
にされ、逆バイアスジェネレータが不作動状態にされ、
ラッチアップが阻止される。
れるのに先だって、キャパシタ３２と４２は完全に放電
される。ＶＤＤが端子３３、端子４４、および端子５４
に印加されると、長くかつ高抵抗なチャネルを持つＰチ
ャネルトランジスタ３１はオンされる。したがって、端
子３４はキャパシタ３２を充電し、結節点３３の電圧
は、選択されたＲＣ時定数を有する時定数でＶＤＤに到
達し、出力端子８４上に所望のパワー−オン−リセット
信号を与える。出力端子８４上のパワー−オン−リセッ
ト信号が高くなるのに先立って、所望の遅延期間が与え
られ、この遅延期間中に、集積回路がアクティブモード
にされ、逆バイアスジェネレータが不作動状態にされ、
ラッチアップが阻止される。
【００１２】キャパシタ３２が充電されるにつれて、そ
のゲート４１ｂを端子４４上のＶＤＤに接続されたＮチ
ャネルトランジスタ４１はオンされる。これにより、ト
ランジスタ３１はキャパシタ３２のみならず、キャパシ
タ４２をも充電させる。キャパシタ４２が充電されるに
つれて、結節点４３の電圧はＶＤＤに到達する。Ｐチャ
ネルトランジスタ５１はそのゲート５１ｂを端子５４の
ＶＤＤに接続されており、オフ状態のままである。Ｎチ
ャネルトランジスタ６１は、そのゲート６１ｂを端子５
４のＶＤＤに接続されており、オンされる。このように
して、トランジスタ６１は、結節点５３をグラウンド６
５に接続し、Ｎチャネルトランジスタ７１をオフ状態の
ままに保つ。図３ｂに示すように、出力端子８４上のパ
ワー−オン−リセット信号が上昇する。
のゲート４１ｂを端子４４上のＶＤＤに接続されたＮチ
ャネルトランジスタ４１はオンされる。これにより、ト
ランジスタ３１はキャパシタ３２のみならず、キャパシ
タ４２をも充電させる。キャパシタ４２が充電されるに
つれて、結節点４３の電圧はＶＤＤに到達する。Ｐチャ
ネルトランジスタ５１はそのゲート５１ｂを端子５４の
ＶＤＤに接続されており、オフ状態のままである。Ｎチ
ャネルトランジスタ６１は、そのゲート６１ｂを端子５
４のＶＤＤに接続されており、オンされる。このように
して、トランジスタ６１は、結節点５３をグラウンド６
５に接続し、Ｎチャネルトランジスタ７１をオフ状態の
ままに保つ。図３ｂに示すように、出力端子８４上のパ
ワー−オン−リセット信号が上昇する。
【００１３】ＶＤＤがオフされたとき、トランジスタ４
１はオフされる。トランジスタ３１およびそのトランジ
スタ３１のドレイン３１ｃとウエル領域との間に形成さ
れた順方向にバイアスされたＰＮダイオードは、結節点
３３がより低い値のダイオードターン−オン電圧（ほぼ
０．６ボルト）のレベル、およびトランジスタ３１のし
きい値電圧（通常は０．３ボルト、しかし、これは気温
と製造によって変化する）のレベルに到達するまで、キ
ャパシタ３２を端子３４に放電させる。そのゲート５１
ｂが現時点でロウ状態にあり、また、そのソースがキャ
パシタ４２上の電荷からハイ状態にあるＰチャネルトラ
ンジスタ５１がオンすると同時に、キャパシタ４２を結
節点５３に接続する。このとき、現時点でそのゲートが
ロウ状態にあるＮチャネルトランジスタ６１がオフされ
る。結節点５３は、ハイ状態にある結節点４３を有する
キャパシタ４２によって電力を与えられ、トランジスタ
５１を通してハイ状態にある。Ｎチャネルトランジスタ
７１がオンされ、付加的にキャパシタ３２はトランジス
タ７１を通してグラウンド７５に放電し、完全にキャパ
シタ３２を放電する。図３ｂに示されるように、これに
より、キャパシタ３２の迅速かつ完全な放電を実現す
る。
１はオフされる。トランジスタ３１およびそのトランジ
スタ３１のドレイン３１ｃとウエル領域との間に形成さ
れた順方向にバイアスされたＰＮダイオードは、結節点
３３がより低い値のダイオードターン−オン電圧（ほぼ
０．６ボルト）のレベル、およびトランジスタ３１のし
きい値電圧（通常は０．３ボルト、しかし、これは気温
と製造によって変化する）のレベルに到達するまで、キ
ャパシタ３２を端子３４に放電させる。そのゲート５１
ｂが現時点でロウ状態にあり、また、そのソースがキャ
パシタ４２上の電荷からハイ状態にあるＰチャネルトラ
ンジスタ５１がオンすると同時に、キャパシタ４２を結
節点５３に接続する。このとき、現時点でそのゲートが
ロウ状態にあるＮチャネルトランジスタ６１がオフされ
る。結節点５３は、ハイ状態にある結節点４３を有する
キャパシタ４２によって電力を与えられ、トランジスタ
５１を通してハイ状態にある。Ｎチャネルトランジスタ
７１がオンされ、付加的にキャパシタ３２はトランジス
タ７１を通してグラウンド７５に放電し、完全にキャパ
シタ３２を放電する。図３ｂに示されるように、これに
より、キャパシタ３２の迅速かつ完全な放電を実現す
る。
【００１４】ＶＤＤに再びスイッチが入ると、Ｐチャネ
ルトランジスタ５１がオフ状態となり、Ｎチャネルトラ
ンジスタ６１がオン状態となり、結節点５３がロウ状態
に引き下げられる。これは、順に、Ｎチャネルトランジ
スタ７１をオフ状態とし、キャパシタ３２の更なる放電
を阻止する。トランジスタ３１がオン状態になり、キャ
パシタ３２は前にトランジスタ７１によって完全に放電
させられているので、所望のＲＣ時定数でキャパシタ３
２を充電する。トランジスタ４１がオンされ、キャパシ
タ４２上の残留電荷がキャパシタ３２と共有される。キ
ャパシタ４２のキャパシタンスに対するキャパシタ３２
のキャパシタンスの比が大きい限りは、結節点３３の電
圧はキャパシタ４２からのこの電荷共有によって実質的
に増大せず、また、これは作動条件および製造条件にか
かわらず、予測できる値であって、さらに、キャパシタ
４２が完全に放電されていなかった場合におけるキャパ
シタ３２の充電時間の短縮は大きくなく、したがって、
ＲＣ時定数は大きく変化しない。
ルトランジスタ５１がオフ状態となり、Ｎチャネルトラ
ンジスタ６１がオン状態となり、結節点５３がロウ状態
に引き下げられる。これは、順に、Ｎチャネルトランジ
スタ７１をオフ状態とし、キャパシタ３２の更なる放電
を阻止する。トランジスタ３１がオン状態になり、キャ
パシタ３２は前にトランジスタ７１によって完全に放電
させられているので、所望のＲＣ時定数でキャパシタ３
２を充電する。トランジスタ４１がオンされ、キャパシ
タ４２上の残留電荷がキャパシタ３２と共有される。キ
ャパシタ４２のキャパシタンスに対するキャパシタ３２
のキャパシタンスの比が大きい限りは、結節点３３の電
圧はキャパシタ４２からのこの電荷共有によって実質的
に増大せず、また、これは作動条件および製造条件にか
かわらず、予測できる値であって、さらに、キャパシタ
４２が完全に放電されていなかった場合におけるキャパ
シタ３２の充電時間の短縮は大きくなく、したがって、
ＲＣ時定数は大きく変化しない。
【００１５】本発明の１つの実施の形態においては、キ
ャパシタ３２に対するキャパシタ４２の面積比がほぼ
０．０５である。この実施の形態では、図２ａに示され
る先行技術のキャパシタ２２が２５０ｐＦのキャパシタ
ンスを有するのに比べて、キャパシタ３２はたった１０
０ｐＦのキャパシタンスを与える寸法を有するだけであ
り、結果的に６０％の面積減となる。キャパシタ４２と
トランジスタ４１、５１、６１、および７１を含むため
に必要な面積はキャパシタ３２に必要とされる面積の単
に約７％であって、図２ａに示す先行技術の回路２０と
比較して、回路３０の全体としてほぼ５７．２％の面積
削減となる。
ャパシタ３２に対するキャパシタ４２の面積比がほぼ
０．０５である。この実施の形態では、図２ａに示され
る先行技術のキャパシタ２２が２５０ｐＦのキャパシタ
ンスを有するのに比べて、キャパシタ３２はたった１０
０ｐＦのキャパシタンスを与える寸法を有するだけであ
り、結果的に６０％の面積減となる。キャパシタ４２と
トランジスタ４１、５１、６１、および７１を含むため
に必要な面積はキャパシタ３２に必要とされる面積の単
に約７％であって、図２ａに示す先行技術の回路２０と
比較して、回路３０の全体としてほぼ５７．２％の面積
削減となる。
【００１６】以上本発明を十分に説明してきたが、当業
者にとっては、多くの変更と変形が特許請求の範囲の精
神および範囲から逸脱することなく可能であることが明
らかであろう。
者にとっては、多くの変更と変形が特許請求の範囲の精
神および範囲から逸脱することなく可能であることが明
らかであろう。
【００１７】
【発明の効果】本発明によれば、たとえば、以下のよう
な諸効果を奏することができる。
な諸効果を奏することができる。
【００１８】（１）キャパシタの放電を完全に行い、所
望のＲＣ時定数を得るために必要なキャパシタンスを低
減できる。
望のＲＣ時定数を得るために必要なキャパシタンスを低
減できる。
【００１９】（２）キャパシタを小さくし、その面積を
減少させることができる。
減少させることができる。
【００２０】（３）集積回路の面積を小さくすることが
できる。
できる。
【００２１】（４）集積回路のコストを低減させること
ができる。
ができる。
【図１ａ】従来のＲＣ型回路を示す概略図である。
【図１ｂ】印加電圧に対する従来のＲＣ型回路のキャパ
シタの応答を時間と共に示すタイミング図である。
シタの応答を時間と共に示すタイミング図である。
【図２ａ】従来のＰＭＯＳ−Ｃ型回路を示す概略図であ
る。
る。
【図２ｂ】印加電圧に対する従来のＰＭＯＳ−Ｃ型回路
のキャパシタの応答を時間と共に示すタイミング図であ
る。
のキャパシタの応答を時間と共に示すタイミング図であ
る。
【図３ａ】本発明によるＰＭＯＳ−Ｃ型回路の一実施の
形態を示す概略図である。
形態を示す概略図である。
【図３ｂ】印加電圧に対する本発明のＰＭＯＳ−Ｃ型回
路のキャパシタの応答を時間と共に示すタイミング図で
ある。
路のキャパシタの応答を時間と共に示すタイミング図で
ある。
【符号の説明】 ３０ 回路 ３２、４２ キャパシタ ３１、５１ Ｐチャネルトランジスタ ３１ｃ ドレイン ３４、４４、５４ 端子 ４１、６１、７１ Ｎチャネルトランジスタ ５１ｂ ゲート ６１ｂ ゲート ８４ 出力端子 １３０ 蓄電回路 ２３０ 放電回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮崎 祐行 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内
Claims (10)
- 【請求項１】 所望のＲＣ時定数を与えるための回路で
あって、 電源に接続するための電源端子と、 前記電源端子に結合された第１のトランジスタと、 前記第１のトランジスタに結合された第１のキャパシタ
と、 前記電源端子から電力を受け取るよう構成された蓄電回
路と、 前記蓄電回路により電力を供給され、かつ、前記第１の
キャパシタから電圧を放出する放電回路と、 からなるＲＣ時定数回路。 - 【請求項２】 請求項１に記載の回路であって、 前記第１のトランジスタは、前記電源端子に結合された
第１の電流処理端子、バイアス電圧に結合された制御端
子、および前記第１のキャパシタに接続された第２の電
流処理端子を有することを特徴とする回路。 - 【請求項３】 請求項２に記載の回路であって、 前記第１のトランジスタは、第１の状態および第２の状
態を有し、前記第１の状態は、前記第１の電流処理端子
から前記第２の電流処理端子に電流を流し、前記第２の
状態は、前記第２の電流処理端子から前記第１の電流処
理端子に電流を流すことを特徴とする回路。 - 【請求項４】 請求項１に記載の回路であって、 前記蓄電回路は、 前記第１のトランジスタに結合された第１の電流処理端
子、バイアス電圧に結合された制御端子、および第２の
電流処理端子を有する第２のトランジスタと、 前記第２のトランジスタの前記第２の電流処理端子に結
合された第２のキャパシタと、 からなることを特徴とする回路。 - 【請求項５】 請求項４に記載の回路であって、 前記第２のトランジスタは、第１の状態および第２の状
態を有し、前記第１の状態は、前記第１の電流処理端子
から第３の電流処理端子に電流を流し、前記第２の状態
は、非導通状態であることを特徴とする回路。 - 【請求項６】 請求項１に記載の回路であって、 前記放電回路は、 前記第２のトランジスタに結合された第１の電流処理端
子、バイアス電圧に結合された制御端子、および第２の
電流処理端子を有する第３のトランジスタと、 前記第３のトランジスタに結合された第１の電流処理端
子、バイアス電圧に結合された制御端子、およびバイア
ス電圧に結合された第２の電流処理端子を有する第４の
トランジスタと、 前記第１のキャパシタの第１のプレートに結合された第
１の電流処理端子、前記第３のトランジスタおよび前記
第４のトランジスタに結合された制御端子、および前記
第１のキャパシタの第２のプレートに結合された第２の
電流処理端子を有する第５のトランジスタと、 からなることを特徴とする回路. - 【請求項７】 請求項６に記載の回路であって、 前記第３のトランジスタは、第１の状態および第２の状
態を有し、前記第１の状態は非導通状態であり、前記第
２の状態は、前記第１の電流処理端子から第３の電流処
理端子に電流を流すことを特徴とする回路。 - 【請求項８】 請求項６に記載の回路であって、 前記第４のトランジスタは、第１の状態および第２の状
態を有し、前記第１の状態は、前記第１の電流処理端子
から第３の電流処理端子に電流を流し、前記第２の状態
は非導通状態であることを特徴とする回路。 - 【請求項９】 請求項６に記載の回路であって、 前記第５のトランジスタは、第１の状態および第２の状
態を有し、前記第１の状態は非導通状態であり、前記第
２の状態は、前記第１の電流処理端子から第３の電流処
理端子に電流を流すことを特徴とする回路。 - 【請求項１０】 請求項１に記載の回路であって、 前記第１のトランジスタが高抵抗チャネルからなること
を特徴とする回路。
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