DE3336640A1 - Elektrische steueranordnung mit netz-ein-reset-schaltung - Google Patents

Description

9214-35EL-O1599

GENERAL ELECTRIC COMPANY

Elektrische Steueranordnung mit Netz-Ein-Reset-Schaltung

Die Erfindung bezieht sich auf elektrische Steueranordnungen und betrifft insbesondere eine elektrische Steuer-

der Strom zum ersten Mal eingeschaltet wird, und unerwünschte Steuerkommandos verursachen. Die Erfindung befaßt sich mit einer Einrichtung, durch die der Anfangszustand von solchen Speicherelementen sichergestellt werden kann, wenn der Strom zum ersten Mal eingeschaltet oder vorübergehend unterbrochen wird. Diese Funktion wird allgemein als Netz-Ein-Reset- oder Stroir.-versorgung-Ein-Rücksetzen-Funktion oder, abgekürzt, als POR (power on reset)-Funktion bezeichnet.

In einer bekannten dynamischen Netz-Ein-Reset-Schaltung wird eine Spannungsaufteilung zwischen einem Widerstand und einem Kondensator abgefühlt, um festzustellen, ob die integrierte Schaltung (IC) eingeschaltet worden ist. Wenn beispielsweise der Kondensator mit Masse und der Widerstand mit der Stromversorgung (Vdd) verbunden ist, wird die RC-Verbindung nominell auf Massepotential sein und auf die Versorgungsspannung (Vdd) mit einer langsamen Geschwindigkeit ansteigen. Die Zeitverzögerung zwischen dem anfänglichen O-Zustand und dem endgültigen 1-Zustand wird scheinbar eine ausreichende Initialisierungszeitspanne zum Rücksetzen sämtlicher Speicherelemente auf einen bekannten und richtigen Anfangszustand ergeben.

In der bekannten Schaltung kann die POR-Funktion unwirksam sein, wenn die Schaltung eingeschaltet wird, falls die positive Versorgungsspannung (Vdd) allmählicher ansteigt als die Spannung an dem Kondensator in der POR-Schaltung. In diesem Fall kann das Eingangssignal an einem Gatter, das diese Spannung abfühlt, gleich Vdd ohne nennenswerte Verringerung sein, und das Eingangssignal des Gatters nimmt den Signalwert H

(d.h. "1") zu bald an, wodurch das Spannungsabfühlgatter abgeschaltet wird, wenn es gültig wird und bevor es die Schaltungsanordnung schützen kann. In dem Fall, in welchem die positive Versorgungsspannung (Vdd) nach dem Einschalten der Schaltung schneller ansteigt als die Spannung an dem Kondensator in der POR-Schaltung, wird die POR-Schaltung nach dem Einschalten so lange in Betrieb sein, wie der Zustand wahr ist, sollte aber die Versorgungsspannung plötzlich für einen zu kurzen Augenblick dem Kondensator in POR-Schaltung zu entladen nicht gestatten, wird die POR-Schaltung den Übergangsvorgang nicht beachten und ihm gestatten, den Speicher zu unterbrechen. Eine sogenannte dynamische POR-Schaltung, bei der von dem Abfühlen der Vdd-Spannung durch eine Spannungsaufteilung zwischen einem ohmschen Element und einem Blindelement (in diesem Fall einem kapazitivem Element) Gebrauch gemacht wird, ist unter ungünstigsten Bedingungen nicht störungssicher. Bei der hier beschriebenen Lösung wird deshalb eine sogenannte "statische" POR-Schaltung benutzt, in der das Abfühlen der Spannung Vdd durch leitende, induktionslose und kapazitätsfreie Elemente erfolgt, die nicht von der zeitlichen Änderung der Spannung abhängig sind.

Eine POR-Schaltung sollte mit der Fertigungstechnik integrierter Schaltungen, die bei Steueranordnungen in großem Umfang benutzt wird, kompatibel sein. Im hier beschriebenen Fall ist es erwünscht, daß die POR-Schaltung keine nichtintegrierbaren Komponenten enthält und ein Minimum an oder vorzugsweise keine Stifte erfordert, an denen die integrierte Schaltung mit dem übrigen Teil der Steueranordnung verbunden wird.

Es ist demgemäß Aufgabe der Erfindung, eine verbesserte Netz-Ein-Reset(POR)-Schaltung für eine elektrische Steuer-

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anordnung zu schaffen.

Weiter soll eine verbesserte POR-Schaltung geschaffen werden, die auf einer integrierten Schaltung für eine elektrische Steueranordnung herstellbar ist.

Außerdem soll eine POR-Schaltung geschaffen werden, die in bezug auf Übergangsvorgänge in der Versorgungsspannung leistungsfähiger ist.

Diese Aufgabe wird durch eine elektrische Steueranordung gelöst, die eine integrierte Schaltung enthält, deren logische Elemente beim Einschalten auf einen vorbestimmten Anfangszustand gesetzt werden müssen. In der Steueranordnung wird der Strom für die integrierte Schaltung durch eine äußere Stromversorgung geliefert, deren Spannung nach dem Einschalten mit einer Geschwindigkeit ansteigt, die kleiner ist als eine vorbestimmte Geschwindigkeit. Die hier beschriebene neue Kombination enthält eine Schaltung auf der integrierten Schaltung, die wenigstens ein Speicherelement enthält, das zur Speisung zwischen die erste und die zweite Versorgungsklemme an der integrierten Schaltung zur Verbindung mit der äußeren Stromversorgung angeschlossen ist, wobei die das Speicherelement enthaltende Schaltung eine Klemme zum Voreinstellen ihres Zustands hat, und außerdem die Netz-Ein-Reset(POR)-Schaltung auf der integrierten Schaltung. Die POR-Schaltung enthält eine elektrisch leitende Reihenschaltung, in der integrierbare Komponenten benutzt werden, und ein Gatter, das zwischen die erste und die zweite Versorgungsklemme geschaltet ist und bei einer im wesentlichen gleichen Versorgungsspannung minus einer kleineren Spannung wirksam ist. Der Eingang des Gatters ist mit dem Ausgang der Reihenschaltung verbunden. Der Ausgang

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des Gatters bildet den Ausgang der POR-Schaltung und ist' mit der Setzklemme der den Speicher enthaltenden Schaltung verbunden. Die POR-Schaltung hat einen höheren und einen niedrigeren Schwellenwert und erzeugt einen Voreinstellimpuls, wenn sie wirksam wird, der endigt, wenn der höhere Schwellenwert überschritten wird. Der erste Schwellenwert wird im Verhältnis zu der Geschwindigkeit des Anstiegs der Versorgungsspannung festgelegt, um eine ausreichende Zeit zur Verfügung zu stellen, in der die den Speicher enthaltende Schaltung nach dem Einschalten rückgesetzt werden kann.

Gemäß einem zweiten Aspekt der Erfindung entspricht der niedrigere Schwellenwert der POR-Schaltung einer Versorgungsspannung, die gleich der Mindestspannung, welche für einen zuverlässigen Betrieb der den Speicher enthaltenden Schaltung erforderlich ist, oder größer als diese ist, und die Differenz zwischen den Schwellenwerten wird im Verhältnis zu der Mindestgeschwindigkeit des Spannungs anstiegs festgelegt, um eine ausreichende Zeit zur Verfügung zu stellen, in der die den Speicher enthaltende Schaltung während eines vorübergehenden Versorgungsspannungsverlustes rückgesetzt werden kann.

In einer Ausführungsform ist das Gatter der POR-Schaltung ein Hysteresegatter, das zwei Schwellenwerte aufweist.

In einer weiteren Ausführungsform werden sowohl ein Hysteresegatter als auch ein Halbleiterschalter (zum Wegschalten eines Elements der Reihenschaltung) benutzt, um eine Differenz zwischen den Schwellenwerten zu schaffen.

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In noch einer weiteren Ausführungsform enthält die POR-Schaltung einen Halbleiterschalter, der auf das Ausgangssignal des Gatters hin die Ausgangsspannung der Reihenschaltung in Beziehung zu der Versorgungsspannung verringert, wenn ein erster Schwellenwert der POR-Schaltung überschritten wird, um eine Differenz zwischen dem ersten und dem zweiten Schwellenwert der POR-Schaltung zu verursachen.

Ausführungsbeispiele der Erfindung werden im folgenden unter Bezugnahme auf die Zeichnungen näher beschrieben. Es zeigen

Fig. 1 ein elektrisches Schaltbild

einer elektrischen Steueranordnung, die eine integrierte Schaltung mit "Netz-Ein-Reset"-Vermögen hat, bei der ein CMOS (komplementäre Metall-Oxid-Halbleiter-Technologie) -Fertigungsprozeß benutzt wird,

Fig. 2 eine Reihe von idealisierten

Wellenformen für die Ausführungsform nach Fig. 1,

Fig. 3 eine Reihe von idealisierten

Wellenformen für die in den Fig. 1 und 4 gezeigten Netz-Ein-Reset-Schaltungen,

die Fig. 4 und 5 zwei elektrische Schaltbilder

von weiteren Netz-Ein-Reset-

Schaltungen, bei denen ebenfalls ein CMOS-Fertigungsprozeß benutzt wird, und

Fig. 6 ein elektrisches Schaltbild einer

weiteren Netz-Ein-Reset-Schaltung, bei der ein Bipolarfertigungsprozeß benutzt wird.

Fig. 1 zeigt eine elektrische Steueranordnung zur Stromversorgung einer komplexen Last in einer vorgeschriebenen zeitlichen Reihenfolge, die Last- und Netzzustände wiedergibt. Die Steueranordnung enthält eine Netz-Ein-Reset-(POR)-Schaltung 17, eine Takt- und POR-Halteschaltung und eine Steuerlogik 16, die sich alle auf einer integrierten Steuerschaltung (Steuer-IC) 11 befinden. Der Steuer-IC steuert die Zufuhr von Strom aus einer 120 V, 60 Hz - Wechselstromquelle zu der Lastschaltung 12. Die POR-Schaltung 17 enthält zwei FET-Vorrichtung T1, T2 und ein invertierendes Hysteresegatter S1. Wenn der Strom zum ersten Mal zugeführt wird, erzeugt der Netz-Ein-Reset(POR) Block 17 einen Rücksetzimpuls, der an den Takt- und POR-Halteblock 18 angelegt wird. Der Block 18 enthält einen 120 Hz - Zeitgeberblock 19, der ein 120 Hz - Digitalsignal erzeugt, ein getaktetes Datenflipflop FF1, ein RS-Speicherflipflop SR1 und einen Inverter 1102. Nach dem Anlegen des Rücksetzimpulses aus dem Block 17 erzeugt der Block 18 einen Rücksetzimpuls, der die Steuerlogik 16 initialisiert, und nach der Beendigung des Rücksetzimpulses ist das .Datenflipflop FF1 nun in der Lage, mit einer Geschwindigkeit von 60 Hz zu zählen. Die 60 Hz Impulse aus dem Block 18 werden an die Steuerlogik 16 angelegt, die einen η-stufigen Zähler und ein logisches Element enthält. Die initialisierte Steuerlogik 16 erzeugt

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eine zeitgesteuerte Folge von Kommandos, die an einen Leistungsschaltblock 15 adressiert sind, um die Folge der Stromzufuhr zu der Lastschaltung einzuleiten.

Von Interesse bezüglich der Erfindung sind die neue POR-Schaltung 17 und die Kombination, in der die Takt- und POR Halteschaltung 18 enthalten ist, um zu gewährleisten, daß die Steuerlogik 16 richtig initialisiert wird und daß das interne Zählen gestartet wird, wenn Strom zugeführt wird.

Die elektrische Steueranordnung, die an dem 120 V - Wechselstromnetz (nicht mit Bezugszahlen versehen) beginnt, enthält eine 155 V Gleichspannung abgebende Stromversorgung mit einem Brückengleichrichter DI, D2, D3, D4 und einem Filterkondensator C1; eine Stromversorgung, die als Spannung Vdd eine Gleichspannung von 7,6 V liefert und einen Vorwiderstand R4, eine 7,6 V - Z-Diode Z1 und einen Filterkondensator C 4 enthält; die Lastschaltung 12, einen Leistungsschaltblock 15 und den Steuer-IC 11. Außerdem ist ein Widerstand R6 kleinen Widerstandswertes vorgesehen, der benutzt wird, um dem Steuer-IC eine Zeitsteuerinformation zu liefern.

Die 155 V Gleichspannung abgebende Stromversorgung , die ihre Energie aus dem Wechselstromnetz empfängt, ist eine einfache Gleichrichter/Filter-Stromversorgung. Die Wechselstromeingangsklemmen des Brückengleichrichters D1, D2, D3, D4 sind mit dem Wechselstromnetz verbunden. Die positive Gleichstromausgangsklemme des Gleichrichters ist mit der positiven Klemme des Filterkondensators C1 verbunden, die die positive Ausgangsklemme 13 der 155 V Gleichstromversorgung bildet. Die negative Gleichstromausgangsklemme des Gleichrichters ist mit der Steueran-

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Ordnungsmasse verbunden, die die negative Ausgangsklemme 14 der 155 V - Gleichstromversorgung bildet. Die negative Klemme des Filterkondensators C1 ist über den Widerstand R6 mit Masse und mit dem Anschlußfleck P5 auf dem Steuer-IC verbunden. Der Widerstand R1 kleinen Widerstandswertes (0,075a) hat eine vernachlässigbare Auswirkung auf die Wirkung des Filters in der Gleichstromversorgung, liefert aber dem Steuer-IC eine Zeitsteuerinformation. Unter normalen Lastbedingungen erscheint eine positive Gleichspannung von nominell 155 V an der Klemme 13, die aber eine beträchtliche Welligkeit hat. Die mittlere Spannung und der Welligkeitsprozentsatz sind von der Stromaufnahme der Belastungen in der POR-Schaltung 17 abhängig. Der Strompfad von der 155 V - Gleichstromversorgung wird über die Lastschaltung 12 und den Leistungsschaltblock 15 geschlossen, die symbolisch als zwischen die positive Stromversorgungsklemme 13 und die Steueranordnungsmasse 14 in Reihe geschaltet dargestellt sind. Die Verwendung eines breiten Pfeils zwischen der Lastschaltung 12 und dem Leistungsschaltblock 15 wird benutzt, um eine oder mehrere Lasten zu bezeichnen, die durch einen oder mehrere Schalter gesteuert werden können. Eine oder mehrere Lastabfühlverbindungen sollen durch die Verwendung eines breiten Pfeils zwischen der Lastschaltung 12 und dem Steuer-IC 11 angedeutet werden. Ebenso sind eine oder mehrere Steuerverbindungen vorgesehen, was durch die Verwendung eines breiten Pfeils zwischen dem Steuer-IC 11 und dem Leistungsschaltblock 15 angedeutet ist.

Die 7,6 V - Gleichstromversorgung ist eine einfache, mit einer Z-Diode versehene Stromversorgung, die aus der 155 V - Gleichstromversorgung unter Verwendung des Widerstands R4 gespeist wird, um die Spannung auf einen für den IC-Betrieb geeigneten Wert zu verringern. Eine Klemme

des Widerstands R4 ist mit der Katode der Z-Diode Z1 verbunden, und die 7,6 V - Z-Ausgangsspannung, welche an der Katode der Z-Diode erscheint, wird durch den Kondensator C4 gefiltert und über den Anschlußfleck P4 auf dem Steuer IC an den Vdd-Bus auf der integrierten Schaltung angelegt Der 7,6 V - Lastkreis wird über den IC durch die Verbindung der IC-Masse mit dem Anschlußfleck P6, der mit der Steueranordnungsmasse verbunden ist, geschlossen.

Die integrierte Steuerschaltung 11 , die in einem stark vereinfachten Blockschaltbild gezeigt ist, übt die weiter oben erwähnten Steuerfunktionen innerhalb des Steuerlogikblockes 16 auf dem IC aus. Der Steuer-IC empfängt, wie erwähnt, Strom an den Anschlußflecken P7 und P6, wobei das Vdd-Potential durch die POR-Schaltung 17 überwacht wird. Der Steuer-IC empfängt eine 120 Hz - Zeitsteuerinformation von dem Anschlußfleck P5, der mit dem Takt- und POR-Halteblock 18 verbunden ist. Der Block 18 gibt dann Takt- und "Voreinstell"-Eingangssignale an die Steuerlogik 16 ab. Der Steuer-IC 11 empfängt außerdem Information über den Zustand der Lastschaltung, was symbolisch durch den von der Lastschaltung 12 kommenden breiten Pfeil dargestellt ist, die in den Steuer-IC über nicht dargestellte Anschlußflechen eintritt und direkt zu der Lastabfühlklemme oder den Lastabfühlklemmen der Steuerlogik 16 geht. Auf diese Eingangssignale hin steuert die Steuerlogik, wie durch den den Steuer-IC über nicht dargestellte Anschlußflecken verlassenden breiten Pfeil dargestellt, den Leistungsschaltblock 15.

Der Netz-Ein-Reset-Betrieb und die Teile des Steuer-IC, die an der Ausführung dieser Funktion in der dargestellten Steueranordnung mitwirken, werden nun beschrieben.

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Bei dem Steuer-IC 11, der die Blöcke 16, 17 und 18 umfaßt, wird von einem CMOS-Feldeffekttransistor (FET)-Prozeß Gebrauch gemacht.

Infer Ausführungsform nach Fig. 1 enthält die POR-Schaltung 17 zwei FET-Vorrichtungen T1, T2 und ein invertierendes Hysteresegatter S1. Die POR-Schaltung 17 hat folgende Verbindungen: Die Vorrichtung T1 ist eine p-Kanal-Vorrichtung, die Vorrichtung T2 ist eine n-Kanal-Vorrichtung und beide Vorrichtungen sind mit ihren in Reihe geschalteten Hauptelektroden zwischen den Vdd-Bus und die Masse auf dem Steuer-IC geschaltet. Die Vorrichtung T1 •ist eine als Diode geschaltete Vorrichtung mit breitem Kanal (z.B. 100/10), die so bemessen ist, daß ein beträchtlicher Spannungsabfall (1,2 - 1,5 V) bei Reihenschaltung mit einer geeigneten Impedanz auftritt. Die Sourceelektrode und das Substrat der Vorrichtung T1 sind mit dem Vdd-Bus verbunden. Die Gate- und die Drainelektrode sind in einem Schaltungspunkt 20 miteinander verbunden, um die Diodenschaltung herzustellen, und die Gate- und die Drainelektrode sind mit der Drainelektrode der n-Kanal-Vorrichtung T2 verbunden, bei der es sich um eine Vorrichtung mit langem Kanal (z.B. 10/100) handelt, die als Widerstand auf dem Chip mit großem Widerstandswert wirkt. Die Sourceelektrode und das Substrat der Vorrichtung T2 sind mit der IC-Masse verbunden, wodurch die Reihenverbindung der beiden Vorrichtungen zwischen dem Vdd-Bus und der IC-Masse vervollständigt wird. Die Gateelektrode der Vorrichtung T2 ist mit dem positiven Vdd-Bus verbunden, um ein geringes Ausmaß an elektrischem Leiten aufrechtzuerhalten. Das Ausgangssignal des Vorrichtungspaares T1, T2, das an dem Schaltungspunkt 20 abgenommen wird, wird an den einzigen Eingang des Hysteresegatters S1 angelegt.

Die p-Kanal- und die n-Kanal-Vorrichtung T1 bzw. T2 sind jeweils durch eine lange vertikale Linie dargestellt, die den Kanal repräsentiert, und durch zwei kurze horizontale Linien nahe dem oberen bzw. unteren Ende des "Kanals", die die Source- bzw. die Drainelektrode repräsentieren. Ein zwischen den Elektroden gezogener Pfeil weist von dem Kanal weg, wenn die Vorrichtung eine p-Kanal-Vorrichtung ist (mit η-leitendem Material in dem Kanal), und in den Kanal, wenn die Vorrichtung eine n-Kanal-Vorrichtung ist (mit p-leitendem Material in dem Kanal). Die kurze vertikale Linie links von dem Kanal repräsentiert das isolierte Gate und ist die Eingangsoder Steuerelektrode der Vorrichtung.

In einer p-Kanal-Vorrichtung sind Source und Drain kleine P -Diffusionen in einem η-dotierten Substrat, auf das die Elektroden aufgebracht sind. Da die Source- und die Drainelektrode vertauscht werden können, indem die Vorspannungsverbindung vertauscht wird, ist es üblich, bei einer p-Kanal-Vorrichtung den am positivsten vorgespannten Kontakt als "Source" und den weniger positiv vorgespannten Kontakt als "Drain" zu bezeichnen. Das elektrische Leiten zwischen Source und Drain ergibt sich durch Induzieren eines p-Kanals in dem η-Material unmittelbar unter dem isolierten Gate. Das elektrische Leiten erfolgt, wenn die Gateelektrode in bezug auf die Sourceelektrode in einem Ausmaß negativgeht, das den Vorrichtungsschwellenwert überschreitet, was das elektrische Leiten durch die Erzeugung von Majoritätsladungsträgern (positiven Löchern) zwischen der Source- und der Drainelektrode gestattet. Das wird als "Anreicherungsbetrieb" bezeichnet.

Die n-Kanal-Vorrichtungen werden in einer größeren P-Wanne gebildet, die zwei mit Elektroden versehene n Zonen enthält, welche die Source- bzw. Drainelektrode bilden und gegenseitigen Abstand aufweisen, so daß ein isoliertes Gate über dem Gebiet zwischen den beiden Diffusionen aufgebracht werden kann. Wie in dem Fall der p-Kanal-Vorrichtung können die Source- und die Drainelektrode einer n-Kanal-Vorrichtung auch vertauscht werden. Die Sourceelektrode ist die negativer vorgespannte Elektrode, und die Drainelektrode ist die weniger negativ vorgespannte Elektrode. Die n-Kanal-Vorrichtung wird durch das Anlegen eines positiven Potentials an die Gateelektrode eingeschaltet, das Majoritätsladungsträger (Elektronen) in dem η-Kanal induziert. Das elektrische Leiten erfolgt, wenn das positive Potential an der Gateelektrode, gemessen in bezug auf die Sourceelektrode, den Vorrichtungsschwellenwert übersteigt.

Die besonderen Schaltungen der anderen Teile des Steuer-IC sind zwar nicht gezeigt worden, sie werden jedoch alle durch den CMOS-Prozeß gebildet, entnehmen alle ihren Speisestrom dem Vdd-Bus und teilen sich alle die IC-Masse. Zur Vereinfachung der Darstellung sind die drei Hauptblöcke 16, 17 und 18, die die relevanten Teile des Steuer-IC enthalten, nur mit den wesentlichen Einzelheiten dargestellt worden. Der Block 16 ist ohne innere Einzelheiten dargestellt worden. Der Block 18 ist bis ungefähr auf das Logikniveau detailliert dargestellt, wobei die internen Blöcke, wo immer möglich, durch herkömmliche Logiksymbole symbolisiert dargestellt worden sind, und der übrige Teil des Blockes 17 ist in seinen Einzelheiten bis auf das Logikniveau dargestellt, und zwar ebenfalls symbolisch durch herkömmliche Logiksymbole.

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Die POR-Schaltung 17 wird durch ein invertierendes (Schmitt) Hysteresegatter S1 vervollständigt, das in einen zweiten Zustand umschaltet, wenn ein Eingangssignal einen ersten höheren Schwellenwert übersteigt, und in den ersten Zustand zurückkehrt, wenn das Eingangssignal unter einen niedrigeren zweiten Schwellenwert abfällt. Das Hysteresegatter S1 kann auch anders als dargestellt ausgebildet sein. Die Elemente eines geeigneten Hysteresegatters S1 sind in Form von Logikschaltungssymbolen dargestellt. Zu ihnen gehören NAND-Gatter ND101, ND102 und ND103 sowie ein Inverter I101. Das NAND-Gatter ND101 ist ein drei Eingänge aufweisendes NAND-Gatter, dessen drei Eingänge miteinander und mit dem Ausgangsschaltungspunkt 20 der Vorrichtungen Tl, T2 verbunden sind. Der Ausgang des Gatters ND101 ist mit einem der beiden Eingänge des zwei Eingänge aufweisenden NAND-Gatters ND102 verbunden. Der Ausgang des Gatters ND102 ist mit einem Eingang des zwei Eingänge aufweisenden NAND-Gatters ND103 verbunden. Der andere Eingang des NAND-Gatters ND103 ist mit dem Ausgangsschaltungspunkt 20 der Vorrichtungen T1, T2 verbunden. Die Ausgangsverbindung des NAND-Gatters ND103 ist mit dem anderen Eingang des NAND-Gatters ND102 verbunden. Der Ausgang des Gatters ND102 ist mit dem Eingang des Inverters 1101 verbunden. Der Ausgang des invertierenden Hysteresegatters S1 -{und des POR-Blockes 17) ist mit einem Eingang des Takt- und POR-Halteblockes 18 verbunden, der nun beschrieben wird.

Der Takt- und POR-HaIteblock 18 enthält, wie weiter oben erwähnt, den 120 Hz - Zeitsteuerblock 19, das Flipflop FF1, das RS-Speicherflipflop SR1 und den Inverter 1102. Der Eingang des 120 Hz - Zeitsteuerblockes

19 ist über den Anschlußfleck P5 mit der Verbindung zwischen dem Kondensator C1 und dem Widerstand R6 verbunden. Wenn die Gleichstromversorgung gespeist wird, fließt ein Ladestrom von den Brückendioden durch den Kondensator CI und kehrt über den Abfühlwiderstand R6 zur Masse zurück. Der Ladestrom ist diskontinuierlich, da er unterbrochen wird, wenn die Polarität der Netzspannung wechselt und ein Diodenpaar nichtleitend wird, während das andere Diodenpaar leitend wird. Da im stationären Zustand der Stromfluß nur auftritt, wenn die gleichgerichtete Spannung die auf dem Kondensator gespeicherte Augenblicksspannung übersteigt, wird der Ladestromfluß weiter auf die kurzen Intervalle beschränkt, in denen dem Netz durch den Kondensator Strom entnommen wird, um den mehr andauernden Strom, der dem Kondensator entnommen und der Last zugeführt wird, aufzufrischen. Der periodische Ladestrom enthält daher eine genaue Zeitsteuerinformation mit der Netzfrequenz. Die Zeitgeberschaltung 19 enthält einen Schwellenwertverstärker, wie er in einer weiteren Patentanmeldung der Anmelderin beschrieben ist, für die die Priorität der US-Patentanmeldung, Serial Number 393 696, vom 30. Juni 1982 in Anspruch genommen worden ist. Der Schwellenwertverstärker spricht auf analoge Daten an, die ihm die Stromabfühlschaltung liefert, und erzeugt einen digitalen Ausgangsimpuls mit dem Doppelten der Netzfreguenz. Dieser 120 Hz - Digitalimpuls wird an den Takteingang C des Flipflops FF1 angelegt.

Das Flipflop FF1 ist ein datengetaktetes Flipflop, bei dem der Ausgang Q mit dem Dateneingang D verbunden ist und der Ausgang Q, an welchem der 60 Hz - Taktimpuls erscheint, von dem Takt- und POR-HaIteblock 18 zu dem Takteingang der Steuerlogik 16 führt. Der Rücksetzeingang R des Flipflops FF1 ist mit dem Ausgang der POR-Schaltung 17 verbunden. Das

Rücksetzsignal bringt das Flipflop FF1 in den gewünschten Anfangszustand zurück und hält es dort, bis der POR-Impuls aufhört. Wenn der POR-Impuls aufhört, wird das Flipflop FF1 ausgelöst und ihm gestattet, das Eingangssignal von 120 Hz herunterzuteilen, um den Ausgang Q (und Q) zu aktivieren, der das Taktsignal von 60 Hz liefert, das an die Steuerlogik 16 angelegt wird.

Das RS-Speicherflipflop SR1 und der Inverter I102 bilden die übrigen beiden logischen Elemente in dem Takt- und POR-Halteblock 18. Das Speicherflipflop SR1 hat gesonderte Eingänge S und R für Setzen bzw. Rücksetzen, die die beiden "verriegelten" Zustände an dem Ausgang Q bestimmen. Das Speicherflipflop SR1 hat zwei Eingangs-NOR-Gatter NR1 und NR2. Ein Eingang des Gatters NR1, welcher der Rücksetzeingang R des Speicherflipflops SR1 ist, ist mit dem Ausgang der POR-Schaltung 17 verbunden. Ein Eingang des Gatters NR2, welcher der Setzeingang S des Speicherflipflops SR1 ist, ist mit dem Ausgang Q des Flipflops FF1 verbunden. Der Ausgang des Gatters NR1 ist mit dem anderen Eingang des Gatters NR2 verbunden, und der Ausgang des Gatters NR2 ist mit dem anderen Eingang des Gatters NR1 verbunden, um die Querverbindungen herzustellen, die das Speicherflipflop benötigt. Der Ausgang Q des Speicherflipflops SR1 ist über den Inverter 1102 mit dem Steuerlogikvoreinstelleingang der Steuerlogik 16 verbunden. Wenn der POR-Impuls beim Einschalten der Stromversorgung erscheint, werden sowohl das Flipflop FF1 als auch das Speicherflipflop SR1 in einen Zustand rückgesetzt, der den Zähler der Steuerlogik 16 in einen anfänglichen Nichtzählzustand rücksetzt und in diesem Zustand hält. Wenn der POR-Impuls aufhört und die 60 Hz Zählung über das Flipflop FF1 eingeleitet wird, wird das Speicherflipflop SR1, wenn der erste 60 Hz - Impuls an

- 1-9 • Widern Ausgang Q des Flipflops FF1 erscheint, auf einen Zustand gesetzt, der der Steuerlogik 16, die richtig initialisiert worden ist, gestattet, ihren Zählzustand einzunehmen und die Lastschaltungssteuerseguenz zu starten.

Die POR-Schaltung 17 leitet gemeinsam mit dem Takt- und POR-Halteblock 18 den Betrieb der Steuerlogik ein, wenn die Spannung Vdd über null anzusteigen beginnt. Wenn zum ersten Mal Strom zugeführt wird, wird die Steuerlogik 16 in einem voreingestellten Zustand gehalten, der den sequentiellen Betrieb blockiert. Diese Blockierung dauert an, bis die Spannung Vdd einen ersten höheren Schwellenwert übersteigt. Wenn die Logik auf dem Steuer-IC dabei ist, ausgeprägte Ausgangszustände einzunehmen (d.h. wahr zu werden), wenn die Spannung Vdd von null aus ansteigt, werden die Ausgangszustände der POR-Schaltung 17 ausgeprägt und setzen zusammen mit der Takt- und POR-Halteschaltung 18 die Steuerlogik 16 auf einen gewünschten Anfangszustand und halten sie in diesem Zustand, bis der erste Schmitt-Schwellenwert überschritten wird. Nachdem die Steuersequenz eingeleitet worden ist, wird sie, wenn die normale Spannung Vdd erreicht wird, bis zum Ende der Startsequenz fortgesetzt, und die Steuerlogik tritt in einen statischen, endgültigen Zustand ein. Falls die Spannung Vdd ausfallen sollte (entweder Während der Startsequenz oder anschließend an die Beendigung derselben), fühlt die POR-Schaltung 17 (die die Spannung Vdd ständig überwacht) ab, wann die Spannung Vdd beim Abfallen durch einen vorbestimmten zweiten Wert geht. Wenn die Spannung Vdd unter den zweiten Wert abfällt, wird durch die POR-Schaltung 17 die Steuerlogik in der vorbestimmten Periode rückgesetzt und gehalten. Sollte die Spannung Vdd wieder ansteigen, ist die Arbeitsweise in vieler Hinsicht dem Start insgesamt ähnlich.

Der POR-Betrieb wird nun ausführlicher unter Bezugnahme auf die Fig. 2 und 3 beschrieben. Fig. 2 zeigt ein Diagramm mit sieben Wellenformen, das das Verständnis der Arbeitsweise der Steueranordnung nach der Erfindung erleichtert. Es ist angenommen worden, daß der Entwurfsingenieur festgelegt hat, daß die Logik in einer bestimmten IC-Auslegung eine vorbestimmte Mindestversorgungsspannung für die Elektronik erfordert, um zuverlässig zu arbeiten, und eine vorbestimmte Zeit, nach der die Elemente der Logik "gültig" geworden sind, während der ein geeignetes Voreinstellsignal angelegt wird, damit die Logik den gewünschten Anfangszustand mit Gewißheit erreicht. In dem hier beschriebenen Beispiel beträgt die nominelle Versorgungsspannung 7,6 V (Vdd), wobei die einzelnen Stufen der Logik bei etwa 1,5 V gültig werden. Die kollektive Schaltung wird bei diesem Wert nicht zuverlässig arbeiten, wird es aber bei etwa 3 V. Unter diesen Bedingungen sollte der POR-Rücksetzimpuls, der die Logik auf einen vorbestimmten Anfangszustand voreinstellt und in diesem Zustand hält, wirksam sein, wenn die Spannung unter 3,5V abfällt. Für dieses Erfordernis ist ein Hysteresegatter vorgesehen, das einen Spannungsausfall bei 3,5 V und eine ausreichende Spannung bei 4,75 V (wenn die Stromversorgung eingeschaltet wird) signalisiert. Um zu gewährleisten, daß eine ausreichende Zeit vorhanden ist, nachdem die Schaltung gültig geworden ist, um die kollektive Schaltung zu initialisieren, hat der Entwurfs Ingenieur festgelegt, daß eine Periode von 50 bis 200 με, gemessen- ab dem Einschalten (t_Q) ausreichend ist. Diese Zeitverzögerung wird in dem hier beschriebenen Beispiel erzielt, indem eine gesonderte Niederspannungs-Vdd-Versorgung vorgesehen wird, die ein gesondertes Filter aufweist, das eine vorbestimmte maximale Anstiegszeit

für die Vdd-Kennlinie hat. Die Anstiegszeit wird eingestellt, indem der Widerstand R4 und der Kondensator CA auf übliche Weise gewählt werden, wobei eine bekannte Stromaufnahme (für den ungünstigsten Fall) in dem Steuer-IC und weiter (als ungünstigster Fall) angenommen wird, daß t_Q einem Schwingungsscheitel in der Netzwechselspannung entspricht. Unter diesen Voraussetzungen sollte die Ladezeit, die benötigt wird, um den ersten Schwellenwert von 4,75 V zu erreichen, nicht kleiner als 50 iis sein. Ein ähnlicher (üblicherweise strengerer) Test erfolgt in bezug auf eine vorübergehende Verringerung in der Stromversorgung, bei der die Stromversorgung nur vorübergehend unter 3,5 V (den Ausfallschwellenwert) absinkt, um wieder auf 4,75 V (den höheren Schwellenwert) anzusteigen. Dieser Zeitgrenzwert sollte ebenfalls 50 μΞ übersteigen, übliche typische Werte sind 0,022 uF für C4 und 27 Kiloohm für R4.

Die obere Wellenform der obersten beiden Wellenformen in Fig. 2 ist die Spannung Vdd, aufgetragen über der Zeit, und zwar beginnend mit dem Einschalten, das bewirkt, daß das Hysteresegatter S1 arbeitet, und endigend während einer vorübergehenden Verringerung in Vdd, was bewirkt, daß das Hysteresegatter S1 erneut arbeitet. Zusammen mit Vdd ist über denselben Ereignissen die Spannung in dem Schaltungspunkt 20 (d.h. das Eingangssignal an dem Hysteresegatter S1) aufgetragen. In dem Beispiel beträgt der normale Arbeitswert für Vdd 7,6 V. Die Spannung Vdd und die Spannung an dem Schaltungspunkt 20 steigen gemeinsam an und fallen gemeinsam ab, wobei letztere Spannung einen normalen Arbeitswert von 6,1 V hat und auf einem ungefähr konstanten Spannungswert (z.B. 1,2 bis 1,5 V) unter der Spannung Vdd bleibt. Die nächste Wellenform darunter ist das Ausgangssignal des NAND-Gatters ND102 innerhalb des Eysteresegatters S1. Es wird durch den Inverter I101 logisch

invertiert, um das Ausgangssignal des Hysteresegatters S1 zu bilden, das unter ihm aufgetragen ist. Das Ausgangssignal des Hysteresegatters S1 ist ein Impuls, dessen Amplitude durch die verfügbare Spannung Vdd auf einen Wert von z.B. 0,5 V kleiner als Vdd begrenzt wird. Der Ausgangsimpuls des Hysteresegatters S1 beginnt, wenn ausgewählte Schaltungen ausgeprägte Zustände annehmen (d.h. gültig werden), was bei etwa 1,5 V erfolgt. Die Verwendung einer gemeinsamen Vdd-Versorgung gestattet dem Hysteresegatter S1, nicht später als die Schaltungen,die seiner Steuerung unterliegen, wirksam zu werden und den Zählprozeß von diesem Punkt an zu unterdrücken. Wenn angenommen wird, daß die höhere Schwellenspannung des Hysteresegatters auslöst, wenn die Spannung Vdd 4,75 V erreicht, bestimmen die R4C4-Zeitkonstante und die Last des Steuer-IC die kürzeste Zeit für die Schwellenwertdurchquerung, die den Ausgangsimpuls des Hysteresegatters S1 beendigt.

Fig. 3 zeigt die Faktoren, durch die die Spannung eingestellt wird, bei der der Ausgangsimpuls des Hysteresegatters S1 während des Einschaltens endigt. In einem Hysteresegatter sind die Schwellenwerte von der Spannung Vdd abhängig und tatsächlich ein beinahe konstanter Prozentsatz der Spannung Vdd, wobei der höhere Schwellenwert ein ungefähr konstanter Bruchteil von Vdd (z.B. 0,63 bis 0,75 Vdd) und der untere Schwellenwert ein ungefähr konstanter Bruchteil von Vdd (z.B. 0,38 bis 0,50 Vdd) ist. Die oberste Kurve in Fig. 3 ist die Spannung Vdd, wobei, die Ordinate die Spannung ist und wobei die Abszisse die Zeit ist,und zwar in nichtlinearem Maßstab, um die Vdd-Kurve linear zu machen. Der obere Schwellenwert des Hysteresegatters S1 folgt dieser Pro-

portionalitätsbeziehung und ist unter der Annahme eines Bruchteils von 0,75 aufgetragen worden. Bei der Ausführungsform nach Fig. 1, in der V20 ungefähr 1,5 V unter der Spannung Vdd ist, wird der höhere Schwellenwert bei t- durchquert, und der Ausgangsimpuls des Hysteresegatters S1 wird dann beendigt. Sollte die Spannung an dem Schaltungspunkt 20 zwei Diodenspannungsabfälle unter der Spannung Vdd sein wie in der Ausführungsform nach Fig. 4 , wird der Schwellenwert bei t₃ durchquert, was einen längeren Impuls ergibt. Wenn angenommen wird, daß der erste Impuls des Hysteresegatters S1 50 με beträgt, kann der zweite 125 \is betragen (unter der Voraussetzung, daß die übrigen Bedingungen dieselben bleiben).

Der Wert der Spannung Vdd, bei dem der höhere Schwellenwert auftritt, kann folgendermaßen berechnet werden:

V = 0,75 Vdd - Vdd -Vgs,

wobei VgS₁ der Spannungsabfall in der Vorrichtung T1 ist und wobei der angenommene Bruchteil 0,75 beträgt.

Die Lösung der Gleichung ergibt:

Vdd = 4 Vgs

Wenn VgS₁ = 1,5 V angenommen wird, erscheint der berechnete obere Schwellenwert bei 6,0 V. Tatsächlich erscheint der Schwellenwert bei 4,75 V, was hauptsächlich auf die Tatsache zurückzuführen ist, daß der Bruchteil näher bei 0,63 liegt. Der untere Schwellenwert kann auf ähnliche Weise angenähert werden, was ähnliche Ergebnisse ergibt, wobei angenommen wird, daß der untere Schwellenwert unter Verwendung eines Bruchteils von 0,5 berechnet werden kann:

V_T = 0,5 Vdd - Vdd -

Aufgelöst ergibt sich:

Vdd = 2 Vgs

Wenn VgS₁ = 1,5 V angenommen wird, erscheint der berech nete untere Schwellenwert bei 3,0 V. Tatsächlich erscheint der Schwellenwert bei 3,0 V. Der WiderstandsFET T2 muß eine Vorwärtsvorspannung haben, um für den richtigen Betrieb eine "Senke" für die Vorrichtung T1 zu bilden. Das ergibt sich durch Verbinden des Gateanschlusses der Vorrichtung T2 mit der Span nung Vdd

= Vdd -

Vgs„ = Vdd

Das führt dazu, daß die Vorrichtung T2 für Vdd über ungefähr 1,5 V eingeschaltet wird.

Es wird nun wieder auf die Diagramme in Fig. 2 Bezug genommen. Der Ausgangsimpuls des Hysteresegatters S1 schal tet das Speicherflipflop SR1 ein, welches den Voreinstellimpuls, der unter dem Ausgangsimpuls des Hysteresegatters S1 dargestellt ist, an die Steuerlogik anlegt. Der Ausgangsimpuls des Hysteresegatters S1 löst das Flipflop FF1 aus, und der 120 Hz - Zeitgeber 19, der aktiv ist, gibt ein Taktsignal an das Flipflop FF1 ab, welches seinerseits ein 60 Hz - Taktsignal für die Steuerlogik 16 erzeugt. (Die beiden Taktsignalwellenformen sind in viel größerem zeitlichen Maßstab als die Startübergangsvorgänge dargestellt, was durch die Zeitangaben veranschaulicht ist.) Wenn der erste 60 Hz - Taktimpuls das Flipflop FF1 löscht, wird ein Setzsignal aus dem Ausgang Q des FlipflopsFFI an den S1-Eingang des Flipflops SR1 angelegt. In diesem Zeitpunkt nimmt das Aus-

gangssignal des Flipflops SRI einen "Setz"-Zustand an, und die Steuerlogik, die bis zu diesem Punkt in dem Anfangszustand gehalten worden ist, wird ausgelöst.

Sollte die Spannung Vdd vorübergehend abfallen, was in dem rechten Teil des Diagramms in Fig. 3 dargestellt ist, erzeugt das Hysteresegatter einen Impuls im Zeitpunkt t., wenn sein Ausgangssignal unter den unteren Schwellenwert abfällt. Sollte (im ungünstigsten Fall) die Spannung sofort ansteigen, wird der S1-Rücksetzimpuls, der im Zeitpunkt t. gerade eingeleitet worden ist, im Zeitpunkt t,- aufhören. Die Mindestdauer ^wischen t. und t;-) für den Rücksetzimpuls in diesem Fall wird durch die Differenz zwischen diesen Schwellenwerten und durch die Erholungsgeschwindigkeit von Vdd festgelegt. Diese Bedingung diktiert das Erfordernis der Hysterese in der POR-Schaltung (eine Differenz zwischen dem oberen und dem unteren Schwellenwert) und die Größe dieser Differenz. In dem Diagramm wird die Dauer des Impulses um ungefähr 30 % im ungünstigsten Falle eines Übergangsvorganges reduziert.

Sollte ein größeres Ausmaß an Hysterese (Abstand zwischen dem höheren und dem niedrigeren Schwellenwert) verlangt werden, können die Ausführungsformen nach Fig. 4 oder 5 benutzt werden. In diesen Ausführungsformen, in denen ein Hysteresegatter wie in Fig. 1 benutzt wird, ist eine weitere Diode D1 in Fig. 4 (oder ein als Diode geschalteter Feldeffekttransistor T4 in Fig.5) hinzugefügt, die in Reihe mit den Vorrichtungen T1 und T2 zwischen Vdd und Masse liegt. Ein weiterer Feldeffekttransistor T3 ist in beiden Ausführungsformen zu der Diode D1 (T4) parallel geschaltet, dessen Gateanschluß mit dem Ausgang des Kysteresegatters S1 verbunden ist. Wenn der Feldeffekt-

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transistor T3 leitet, schließt er die Diode D1 (oder T4) kurz, wodurch das Spannungsteilungsverhältnis an dem Eingang des Hysteresegatters S1 erhöht wird. Gemäß Fig. 3 wird der hohe Schwsllenwert durch den Spannungsabfall an D1 (oder T4) erhöht, und der Rücksetzimpuls des Hysteresegatters S1 wird von der Zeit zwischen t₁ und t~ auf die Zeit zwischen t- und t^ (für die Ausführungsform nach
Fig. 4) verlängert, wie es in Fig. 3 gezeigt ist:

Vdd - VgS₁ - V_D = V_H

wobei der niedrigere Schwellenwert im wesentlichen derselbe wie in der ersten Ausführungsform bleibt:

Vdd - VgS₁ = V_L

Die Ausführungsform nach Fig. 4 ergibt eine etwas längere Dauer des S1-Rücksetzimpulses, und zwar wegen des Körperkapazitätseffektes der Vorrichtung T1, da die p-Wanne von Τΐ mit Vdd verbunden ist. Bei Bedarf kann
dieser Effekt eliminiert werden, indem ein n-Kanal
für T1 benutzt und dessen p-Wanne mit dessen Sourceelektrode verbunden wird. Der Transistor T3 schaltet,
wie oben erwähnt, die Zusatzspannung ab, wenn der Umschaltpunkt erreicht worden ist, und beeinflußt den
unteren Schwellenwert nicht nennenswert. Mit gegebenem R4 C4 und mit gegebenem Hysteresegatter wird die Dauer des S1-Rücksetzimpulses bei beiden Ausführungsformen
nach den Fig. 4 und 5 wesentlich vergrößert.

Die Dauer des S1-Ausgangsimpulses von 50 με ist eine
übliche Wahl für die Setz- und Haltefunktion in dem
hier beschriebenen praktischen Ausführungsbeispiel der Erfindung. In der in Fig. 1 gezeigten Schaltung könnte die Zeit beträchtlich reduziert werden, da sie haupt-

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sächlich durch das Erfordernis festgelegt wird, daß das Flipflop FF1 und das Gatter NR1 des Flipflops SR1 die gewünschten Anfangszustände erreichen (wenn Vdd ab null ansteigt) . Die Steuerlogik 16 hat mehrere zusätzliche Milli sekunden, da das Ausgangssignal der Takt- und POR-Halteschaltung bei dem nächsten 60 Hz - Ausgangsimpuls des Flipflops FF1 erscheint. Diese zusätzliche Zeit gewährleistet, daß die Steuerlogik 16 richtig voreingestellt wird. Die Dauer des Signals des Hysteresegatters S1 kann jedoch während des Einschaltens aus herkömmlichen Entwurf swerten nicht genau bestimmt werden, da die Ansprechzeiten der Schaltungen üblicherweise bei voller Spannung Vdd definiert sind. Die Verzögerungen sind üblicherweise beträchtlich größer, wenn die Spannung Vdd unter dem normalen Entwurfswert ist, und diese Ungewißheit legt nahe, den S1 - Ausgangsimpuls größer 'als notwendig zu machen.

Es ist zwar die optimale Ausführungsform der Netz-Ein-Reset-Schaltung beschrieben worden, die dargestellte Reihenschaltung kann jedoch anders ausgeführt werden. Beispielsweise kann der als Diode geschaltete Feldeffekttransistor T1 mit breitem Kanal, der mit dem eine hohe Impedanz und einen langen Kanal aufweisenden Feldeffekttransistor T2 in Reihe zwischen den Vdd-Bus und Masse geschaltet ist und eine Ausgangsspannung für das Hysteresegatter liefert, die immer auf einem im wesentlichen konstanten Wert unter der Versorgungsspannung Vdd ist, mit gewissen Einbußen an Leistung durch eine Spannungsteilerschaltung ersetzt werden, in der eine Spannung, die kleiner als Vdd (und proportional dazu) ist, zum Anlegen an das Kysteresegatter verfügbar ist.

Eine weitere Abwandlung der Netz-Ein-Reset-Schaltung ist in Fig. 6 gezeigt. In Fig. 6 ist eine die Hysterese ver-

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größerende Kombination aus einer Diode D2 und einem Schalttransistor T6 vorgesehen, die die Spannungsteilung an dem Eingang der Gatterschaltung, die einen Transistor T5 enthält, nachstellt. Die POR-Schaltung braucht keine weitere Einrichtung zum Trennen des oberen Schwellenwertes von dem unteren Schwellenwert als die durch diese Kombination gebildete zu haben.

Darüber hinaus stellt die Schaltung in Fig. 6 eine bipolare Ausführungsform der POR-Schaltung dar. Das Gatterausgangssignal des Transistors T5 nimmt den Signalwert L an, wenn die Stromversorgungsspannung Vcc einen Punkt erreicht, in welchem die Reihendioden mit einem ausreichend großen Stromwert leiten, um den Transistor T5 vorwärts vorzuspannen. Die Spannung, bei der das Schalten erfolgt, ist von dem Wert des Widerstands R1 abhängig, .{der normalerweise groß ist und beispielsweise 50 Kiloohm beträgt) und erfolgt typisch, wenn die Spannung Vcc 2,25 V übersteigt. Der Transistor T5 kann nicht vollständig leiten, wenn das Ausgangssignal der Schaltung-an dem Kollektor des Transistors T5 auf Massepotential geht, bis der PNP-Transistor T6 eingeschaltet wird, wodurch der erste Schwellenwert um einen Diodenspannungsabfall erhöht wird, wenn die obere Diode D2 kurzgeschlossen wird. Das ist ein normaler Betriebszustand, bei dem die Transistoren T5 und T6 leiten und das Ausgangssignal den Signalwert L hat. Wenn die Spannung Vcc verringert wird, geht das Ausgangssignal auf den Signalwert H, wenn die Spannung Vcc unter 1,5 V abfällt. Der erniedrigte Schwellenwert ist auf die Tatsache zurückzuführen, daß die Diode D2 effektiv aus der Schaltung draußen ist.

Damit die Netz-Ein-Reset-Schaltung wirksam werden kann, muß sie einen Rücksetzimpuls anlegen, während die Speicherelemente einen bekannten gültigen Zustand erreichen.

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Das erfordert, daß das Eingangssignal an dem Hysteresegatter S1 den Wert L hat, wenn die Logik gültig wird. Dieses L-Signal wird durch die Leitfähigkeit der Vorrichtung T2 in der Reihenschaltung aus den Vorrichtungen T1 und T2 festgelegt.

Wenn die Spannung Vdd den Spannungswert Vtn (den Spannungsschwellenwert der n-Kanal-Vorrichtung) während des Einschaltens der Stromversorgung übersteigt, wird die Vorrichtung T2 leitend und bringt den Schaltungspunkt 20 auf niedriges Potential. Der Schaltungspunkt 20 wird auf niedrigem Potential bleiben, bis er durch die Vorrichtung T1 auf höheres Potential gebracht wird. Aufgrund der Gate-Drain(Dioden)-Schaltung der Vorrichtung T1 wird diese zu Leiten beginnen, wenn die Spannung Vdd den Wert Jvtpl übersteigt (den Spannungsschwellenwert der p-Kanal-Vorrichtung). Für irgendeinen Wert von Vdd > Ivtpj wird der Schaltungspunkt 20 auf einem Spannungswert sein, bei dem der Strom aus der Vorrichtung T1 dem Potentialerniedrigungseffekt der Vorrichtung T2 entgegenwirkt. Aufgrund der viel größeren Strombelastbarkeit der Vorrichtung T1 gegenüber der Vorrichtung T2 wird der Schaltungspunkt 20 bestrebt sein, auf einem Schwellenwert unter Vdd sehr eng zu folgen.

In dem Einschaltgebiet, in welchem Vdd nahe bei |vtpj ist, bewirkt der schwache Diodeneffekt aufgrund der kleinen Ströme eine gewisse Abrundung des p-Kanal-Schwellenwertes. Das zeigt eine Überprüfung einer FET-Kennlinie für Vgs = Vds. Für ein kleines Gebiet nahe Vdd = { Vtp I ist deshalb ein gewisses zusätzliches Spannungserniedrigungsvermögen vorhanden, da die Vorrichtung T1 nicht "scharf" eingeschaltet wird.

Da der Schaltungspunkt 20 auch der Eingang des Hysteresegatters S1 ist, wie dargelegt, muß die Spannung an dem Schaltungspunkt 20 niedrig sein, wenn S1 wirksam wird. Für die Ausführungsform nach Fig. 1 ist der obere Schwellenwert des Hysteresegatters S1 bei kleiner Spannung Vdd nicht gut definiert. Diese Ausführungsform erfordert daher }VtpJ > Vtn, um richtig arbeiten zu können. Für Prozesse mit Ivtpj - Vtn ist ein Hysteresegatter mit einem oberen Schwellenwert erforderlich, der ausreichend über Vdd/2 für von jvtpl ansteigendes Vdd liegt. Zum Vermeiden dieser Komplexität kann ein herkömmlicheres Hysteresegatter in Ausführungsformen benutzt werden, wie sie in den Fig. 4 und 5 gezeigt sind.

Bei den Ausführungsformen nach den Fig. 4 und 5 sind zusätzliche Reihenelemente zwischen Vdd und dem Schaltungspunkt 20 hinzugefügt worden. Anfänglich ist die Spannung an dem Schaltungspunkt 20 noch unbekannt, bis Vdd den Spannungswert Vtn übersteigt. Zu dieser Zeit wird der Schaltungspunkt 20 aufgrund der Leitfähigkeit der Vorrichtung T2 auf niedriges Potential gezogen. Es erfolgt jedoch keine Potentialerhöhung an dem Schaltungspunkt 20, bis Vdd groß genug ist, um sämtliche Vorrichtungen oberhalb des Schaltungspunktes 20 einzuschalten. In dem Fall der Ausführungsform nach Fig. 4 ist dieser Vdd-Wert die Summe des Bipolardiodenschwellenwertes (-0,5-0,6 V für sehr niedrige Ströme) und des Schwellenwertes der Vorrichtung T1 (|vtp| plus dem Back-gate/ Korperkapazitätseffekt aufgrund der Spannung von 0,5-0,6 V zwischen Source und Substrat). In dem Fall der Ausführungsform nach Fig. 5 ist der Vdd-Wert die Summe des Spannungswertes Jvtpl des Transistors T4 und des Schwellenwertes der Vorrichtung T1 (JVtpJ plus dem Korperkapazitätseffekt aufgrund des Spannungsabfalls an

Τ4). Nachdem dieser Vdd-Wert erreicht ist, wird die Spannung so wirken wie in der Ausführungsform nach Fig. 1 sie wird mit einem in etwa festen Wert unter Vdd folgen, was ein gewisses Offset/Abrunden bei sehr niedrigen Stromwerten gestattet. Das gewährleistet, daß das Eingangssignal an dem Hysteresegatter S1 bekannt und geeignet ist, wenn das Hysteresegatter S1 wirksam wird (sogar in dem Fall von |Vtpl = Vtn).

Nachdem das Hysteresegatter S1 seinen Zustand geändert hat (und POR beendet ist), wird die zusätzliche Vorrichtung durch den Transistor T4 beseitigt. Das führt dazu, daß diese Schaltungen genau wie die Ausführungsform nach Fig. 1 während des Abschaltens arbeiten. Das Gesamtergebnis davon ist, daß der Vdd-Wert, bei dem die Spannung an dem Schaltungspunkt 20 anzusteigen beginnt, vergrößert wird und daß für die Gesamtfunktion zusätzliche Hysterese geschaffen wird.

Das Hysteresegatter S1, das in Fig. 1 dargestellt ist, ist ein spezielles Hysteresegatter, das aus mehreren NAND-Gattern aufgebaut ist, die ein billiges und wirksames Gatter mit zwei Schwellenwerten ergeben, welche proportional zu der Spannung Vdd sind. Das ist eine praktische Wahl, es können aber ohne weiteres auch andere Ausführungsformen benutzt werden. Es sind zwar ein spezielles CMOS-Hysteresegatter (Fig. 1) und ein Bipolartransistorgatter (Fig. 6) gezeigt worden, es können jedoch auch andere digitale Schwellenwertschaltungen benutzt werden, selbstverständlich vorausgesetzt, daß diese die wesentlichen Betriebseigenschaften bei niedriger Spannung Vdd haben, die oben erwähnt sind und ein digitales Ausgangssignal erzeugen. Die Schwellenwertschaltung kann darüber hinaus herkömmliche Gatter und Torsteuerschaltungen ein-

schließlich Operationsverstärkern und Komparatoren enthalten.

Die hier benutzte Reihenschaltung zum Erzeugen des Ausgangssignals an dem Schaltungspunkt 20 für das Gatter ist vorzugsweise integrierbar, enthält keine kapazitiven und induktiven Elemente und ergibt einen elektrisch leitenden Pfad zwischen Vdd und Masse. Die hier benutzten Komponenten können Halbleitervorrichtungen (einschließlich als Diode geschaltete Vorrichtungen), Halbleiterdioden und/ oder als integrierte Schaltung herstellbare Widerstände enthalten.

Die POR-Schaltung ist nicht nur zum Initialisieren eines Steuer-IC beim Einschalten der Stromversorgung brauchbar, wo sämtliche wichtigen Funktionen auf dem bewußten Steuer IC enthalten sind, sondern auch zum Initialisieren einer integrierten Schaltung beim Einschalten der Stromversorgung, während dem die Signale oder Eingangssignale normalerweise aus einer anderen Quelle empfangen werden. Das würde beispielsweise der Fall sein, wenn die bewußte integrierte Schaltung Signale aus einem Mikroprozessor empfängt. Im allgemeinen würde das Kommando aus dem Mikroprozessor nicht ständig gesendet werden, sondern würde einmal gesendet und in dem Befehlsregister der integrierten Schaltung gespeichert werden. Wenn beim Einschalten der Mikroprozessor ausfallen sollte, ist es wichtig, daß die integrierte Schaltung beim Einschalten der Stromversorgung bis in einen bekannten und sicheren Standardzustand gelangt. Beispielsweise im Falle eines durch eine integrierte Schaltung gesteuerten Motors wäre es wichtig, daß die an den Motor angeschlossene integrierte Schaltung am Anfang in den Standardzustand "Aus" gesetzt wird, wenn der Mikroprozessor fehlerhaft arbeitet. Em eingeschalteter Motor, der nicht gesteuert werden kann, kann eine Ge-

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fahr darstellen, und die POR-Schaltung kann benutzt werden, um den Zustand der Steuerlogik zu initialisieren, damit ein sicherer Zustand gewährleistet wird.

In der bevorzugten Ausführungsform entnimmt die Gleichstromversorgung niedriger Spannung für die integrierte Schaltung ihre Energie einer Gleichstromversorgung höherer Spannung. Die Gleichstromversorgung höherer Spannung ist so ausgelegt, daß sie an die Lastschaltung eine Leistung von typisch 100 W bei einem Strom von 1 A abgibt. Die Gleichstromversorgung niedrigerer Spannung braucht nur Leistung an die integrierte Schaltung abzugeben, die häufig in der Größenordnung von 10 mA liegt. Wenn die Gleichstromversorgung höherer Spannung eingeschaltet wird, ist die Anstiegszeit der Ausgangsspannung von der Phase der Wechselstromschwingung in dem Zeitpunkt der Verbindung mit der Gleichstromversorgung, von der Größe des Filterkondensators C1, von der zulässigen inneren Impedanz des virtuellen Generators und von der Lastimpedanz abhängig. Diese Anstiegszeiten werden im ungünstigsten Fall häufig zu groß sein.

Der gewünschte minimale allmähliche Anstieg der Spannung Vdd, die an die Steuerschaltung angelegt wird, kann üblicherweise am besten erzielt werden, indem eine gesonderte RC-Stromversorgung benutzt wird, wie hier dargestellt, in welcher die Größe sowohl des Reihenwiderstands R4 als auch des Filterkondensators C4 leicht so gewählt werden kann, daß sich ein erwünschter allmählicher Anstieg in der Spannung Vdd ergibt. Die angegebenen Werte von 27 Kiloohm für den Widerstand R4 und von 0,022 \xF für den Kondensator C4 wurden zur Optimierung von anderen Faktoren gewählt, waren aber ausreichend, um eine erforderliche Mindestverzögerung zu ergeben, die die hier erforderlichen 50 us übersteigt.

Claims (12)

1 River Road Schenectady, N.Y./U.S.A. Patentansprüche : 1J Elektrische Steueranordnung mit einer integrierten Schaltung, deren logisches Element oder logische Elemente beim Einschalten auf einen vorbestimmten Anfangszustand gesetzt werden müssen, wobei der Strom für die integrierte Schaltung durch eine externe Stromversorgung geliefert wird, deren Spannung nach dem Einschalten mit einer vorbestimmten Geschwindigkeit ansteigt, gekennzeichnet durch: A) eine erste und eine zweite Klemme (P6, P7) an der integrierten Schaltung (11) zum Anschließen an die externe Stromversorgung (R4, Z1, C4); B) eine Schaltung (16, 18) auf der integrierten Schaltung (11) mit wenigstens einem Speicherelement, die zur Speisung zwischen die erste und die zweite Versorgungsklemme geschaltet ist und eine Klemme (S) zum Setzen ihres Zustands hat; C) eine Netz-Ein-Reset(POR)-Schaltung (17) auf der integrierten Schaltung mit:

1) einer Reihenschaltung (T1, T2), die einen elektrisch leitenden Pfad zwischen der ersten und der

zweiten Versorgungsklemme bildet und bei im wesentlichen derselben Versorgungsspannung wie die Speicherelement-Schaltung (16, 18) wirksam ist, um eine Zwischenspannung zu liefern, die gleich der Versorgungsspannung minus einer kleineren Spannung ist; und

2) einer digitalen Schwellenwertschaltung (S1), die einen elektrisch leitenden, induktionslosen und kapazitätsfreien Pfad zwischen der ersten und der zweiten Versorgungsklemme (P6, P7) bildet und im wesentlichen bei derselben Versorgungsspannung wie die Speicherelement-Schaltung wirksam ist, wobei der Eingang der Schwellenwertschaltung mit dem Ausgang der Reihenschaltung (T1, T2) verbunden ist und wobei der Ausgang der Schwellenwertschaltung den Ausgang der POR-Schaltung (17) bildet und mit der Setzklemme (S) der Speicherelement-Schaltung verbunden ist;

wobei die POR-Schaltung (17) einen höheren und einen niedrigeren Schwellenwert hat und einen Voreinstellimpuls erzeugt, wenn sie wirksam wird, der endigt, wenn der höhere Schwellenwert überschritten wird, wobei der erste Schwellenwert im Verhältnis zu der Geschwindigkeit des Spannungsanstiegs festgelegt wird, um eine ausreichende Zeit für das Rücksetzen der Speicherelement-Schaltung beim Einschalten zur Verfügung zu stellen.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß der niedrigere Schwellenwert der POR-Schaltung (17) einer Versorgungsspannung entspricht, die so groß wie oder größer als die Mindestspannung ist, die für einen zuverlässigen Betrieb der Speicherelement-Schaltung (16, 18) erforderlich ist, und
daß die Differenz zwischen den Schwellenwerten im Verhält-

nis zu der Geschwindigkeit des Spannungsanstiegs festgelegt wird, um ausreichend Zeit für das Rücksetzen der Speicherelement-Schaltung während eines vorübergehenden Ausfalls der Versorgungsspannung zur Verfügung zu stellen.

3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die digitale Schwellenwertschaltung (S1) der POR-Schaltung (17) ein Hysteresegatter ist, das zwei Schwellenwerte aufweist.

4. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die POR-Schaltung (17)einen Halbleiterschalter (T3) enthält, der auf das Ausgangssignal der digitalen Schwellenwertschaltung (S1) hin die Ausgangsspannung der Reihenschaltung (T1, T2) in bezug auf die Versorgungεspannung verringert, wenn ein erster Schwellenwert der POR-Schaltung überschritten wird, um eine Differenz zwischen dem ersten und dem zweiten Schwellenwert der POR-Schaltung hervorzurufen.

5. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die digitale Schwellenwertschaltung der POR-Schaltung (17) ein Hysteresegatter (S1) mit zwei Schwellenwerten ist, und daß die POR-Schaltung (17) einen Halbleiterschalter (T6) enthält, der auf das Ausgangssignal des Gatters hin die Ausgangsspannung der Reihenschaltung in bezug auf die Versorgungsspannung verringert, wenn ein erster Schwellenwert der POR-Schaltung überschritten wird, um die Differenz zwischen dem ersten und dem zweiten Schwellenwert der POR-Schaltung zu vergrössern.

6. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die kleinere Spannung der Reihenschaltung (T1, Τ2) im wesentlichen konstant ist.

7. Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß die digitale Schwellenwertschaltung ein Gatter (T5, T6) ist, dessen Schwellenwerte im wesentlichen feste Bruchteile der Versorgungsspannung sind.

8. Anordnung nach Anspruch 7, dadurch gekennzeichnet, daß die kleinere Spannung der Reihenschaltung einem Spannungsabfall eines elektrisch leitenden Halbleiterschaltungselements (D2) entspricht.

9. Anordnung nach Anspruch 7, dadurch gekennzeichnet, daß die Reihenschaltung ein erstes halbleitendes Schaltungselement (D1, T4) enthält, das als Diode geschaltet ist, um eine im wesentlichen konstante Spannung zu liefern, die der kleineren Spannung entspricht, und ein zweites Halbleiterschaltungselement hoher Impedanz.

10. Anordnung nach Anspruch 9, dadurch gekennzeichnet, daß das Gatter ein Hysteresegatter ist.

11. Anordnung nach einem der Ansprüche 2 bis 10, dadurch gekennzeichnet, daß die externe Stromversorgung enthält:

1) eine Gleichstromversorgung (D1-D4, C1) höherer Spannung und

2) eine Gleichstromversorgung (R4, Z1, C4) niedrigerer Spannung, die aus der Gleichstromversorgung höherer Spannung gespeist wird und eine Ausgangsspannung hat, die für den Betrieb der integrierten Schaltung geeignet ist, wobei die Gleichstromversorgung niedrigerer Spannung einen Vorwiderstand (R4) und einen Filterkondensator (C4) enthält, die so gewählt sind, daß sich eine Anstiegsgeschwindigkeit der Ausgangsspannung er-

gibt, die ausreichend klein ist, um das Rücksetzen der Speicherelement-Schaltung (16, 18) zu gewährleisten.

12. Anordnung nach Anspruch 11, dadurch gekennzeichnet, daß die Gleichstromversorgung (R4, Z1, C4) niedrigerer Spannung eine Z-Diode (Z1) aufweist, die zu dem Filterkondensator (C4) parallel geschaltet ist und einen für den Betrieb der integrierten Schaltung (11) geeigneten Wert hat.