JPH0675668A - 出力回路 - Google Patents
出力回路Info
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- JPH0675668A JPH0675668A JP4226000A JP22600092A JPH0675668A JP H0675668 A JPH0675668 A JP H0675668A JP 4226000 A JP4226000 A JP 4226000A JP 22600092 A JP22600092 A JP 22600092A JP H0675668 A JPH0675668 A JP H0675668A
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- transistor
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Abstract
(57)【要約】
【目的】 電源立ち上がり時においても安定した出力端
子状態を維持可能な出力回路を得ること。 【構成】 電源電位１０を検出するレベル検出回路１１
と、その出力をゲート入力とするＮｃｈトランジスタ１
２をＮｃｈ出力バッファ４のソース端と接地電位との間
に挿入し、更に容量１３をＮｃｈトランジスタ１２のゲ
ートと接地電位との間に挿入することにより、Ｎｃｈ出
力バッファを制御し出力端５の状態を決定する。電源電
位立ち上がり後、所定のレベルに達する迄、Ｎｃｈトラ
ンジスタがオンしない為、制御信号３が不定であっても
出力端５はハイインピーダンスとなる。電源電位が更に
上昇し、内部回路安定動作電圧に達すると、Ｎｃｈトラ
ンジスタ１２はオンするが、制御信号３が論理“Ｌ”レ
ベルであるので、出力端５はハイインピーダンスを保持
する。
子状態を維持可能な出力回路を得ること。 【構成】 電源電位１０を検出するレベル検出回路１１
と、その出力をゲート入力とするＮｃｈトランジスタ１
２をＮｃｈ出力バッファ４のソース端と接地電位との間
に挿入し、更に容量１３をＮｃｈトランジスタ１２のゲ
ートと接地電位との間に挿入することにより、Ｎｃｈ出
力バッファを制御し出力端５の状態を決定する。電源電
位立ち上がり後、所定のレベルに達する迄、Ｎｃｈトラ
ンジスタがオンしない為、制御信号３が不定であっても
出力端５はハイインピーダンスとなる。電源電位が更に
上昇し、内部回路安定動作電圧に達すると、Ｎｃｈトラ
ンジスタ１２はオンするが、制御信号３が論理“Ｌ”レ
ベルであるので、出力端５はハイインピーダンスを保持
する。
Description
【０００１】
【産業上の利用分野】本発明は出力回路に関し、特に電
源の立ち上がり時にハイインピーダンス出力となる出力
回路に関するものである。
源の立ち上がり時にハイインピーダンス出力となる出力
回路に関するものである。
【０００２】
【従来の技術】従来の出力回路は、図３に示すように、
内部回路動作電源を用いて生成される制御信号により、
内部回路動作電源に直接に接続された出力バッファのオ
ン・オフを制御していた。
内部回路動作電源を用いて生成される制御信号により、
内部回路動作電源に直接に接続された出力バッファのオ
ン・オフを制御していた。
【０００３】以下従来の出力回路の電源立ち上がり時の
状態について説明する。
状態について説明する。
【０００４】図３に示す従来例は前段回路（図示せず）
の出力信号１を入力し、制御信号３を生成するＮｃｈ出
力バッファ制御部２と、制御信号３をゲート入力し、ソ
ースを接地電位とし、ドレインを出力端５に接続したＮ
ｃｈ出力バッファ４と、前記前段回路の出力信号６を入
力し、制御信号８を生成するＰｃｈ出力バッファ制御部
７、制御信号８をゲート入力し、ソースを電源電位１０
とし、ドレインを出力端５に接続したＰｃｈ出力バッフ
ァ９とを有している。
の出力信号１を入力し、制御信号３を生成するＮｃｈ出
力バッファ制御部２と、制御信号３をゲート入力し、ソ
ースを接地電位とし、ドレインを出力端５に接続したＮ
ｃｈ出力バッファ４と、前記前段回路の出力信号６を入
力し、制御信号８を生成するＰｃｈ出力バッファ制御部
７、制御信号８をゲート入力し、ソースを電源電位１０
とし、ドレインを出力端５に接続したＰｃｈ出力バッフ
ァ９とを有している。
【０００５】また、電源電位１０が立ち上がり内部回路
安定動作電圧に達した時、出力信号１は論理値“Ｈ”レ
ベル（以下“Ｈ”と略す）に、出力信号６は論理値
“Ｌ”レベル（以下“Ｌ”と略す）に初期設定されると
する。
安定動作電圧に達した時、出力信号１は論理値“Ｈ”レ
ベル（以下“Ｈ”と略す）に、出力信号６は論理値
“Ｌ”レベル（以下“Ｌ”と略す）に初期設定されると
する。
【０００６】次に、図６のタイミングチャートを用い電
源電位１０の立ち上がり時における各部の動作について
説明する。即ち、電源電位１０が接地電位から内部動作
安定電位に達する迄の間、出力信号１、制御信号３、出
力信号６及び制御信号８の電位は不安定である。このた
め、Ｎｃｈ、Ｐｃｈ出力バッファ４，９のドレインに接
続された出力端５の電位も不定となる。
源電位１０の立ち上がり時における各部の動作について
説明する。即ち、電源電位１０が接地電位から内部動作
安定電位に達する迄の間、出力信号１、制御信号３、出
力信号６及び制御信号８の電位は不安定である。このた
め、Ｎｃｈ、Ｐｃｈ出力バッファ４，９のドレインに接
続された出力端５の電位も不定となる。
【０００７】さらに、電源電位１０が内部動作安定電位
に達した後は、出力信号１は“Ｈ”となる事により、制
御信号３は“Ｌ”となり、Ｎｃｈ出力バッファ４はオフ
になるとともに、出力信号６は“Ｌ”となることによ
り、制御信号８は“Ｈ”となり、Ｐｃｈ出力バッファ９
もオフになる。従って、Ｐｃｈ、Ｎｃｈ出力バッファ
４，９のドレインに接続された出力端５はハイインピー
ダンスとなる。
に達した後は、出力信号１は“Ｈ”となる事により、制
御信号３は“Ｌ”となり、Ｎｃｈ出力バッファ４はオフ
になるとともに、出力信号６は“Ｌ”となることによ
り、制御信号８は“Ｈ”となり、Ｐｃｈ出力バッファ９
もオフになる。従って、Ｐｃｈ、Ｎｃｈ出力バッファ
４，９のドレインに接続された出力端５はハイインピー
ダンスとなる。
【０００８】
【発明が解決しようとする課題】上記した従来の出力回
路では、出力端の状態が、電源立ち上げ時における電源
立ち上がり開始から内部回路の安定動作電圧に達するま
での間、不安定かつ不定状態となった。
路では、出力端の状態が、電源立ち上げ時における電源
立ち上がり開始から内部回路の安定動作電圧に達するま
での間、不安定かつ不定状態となった。
【０００９】このことは、出力端に内部回路安定動作電
圧以下で反応する周辺部品・回路を接続する場合におい
て致命的な問題点となる。
圧以下で反応する周辺部品・回路を接続する場合におい
て致命的な問題点となる。
【００１０】本発明は、このような従来技術の課題に鑑
みて提案されたもので、電源立ち上がり時においても、
安定した出力端子状態を維持可能にすることのできる出
力回路を得ることを目的とする。
みて提案されたもので、電源立ち上がり時においても、
安定した出力端子状態を維持可能にすることのできる出
力回路を得ることを目的とする。
【００１１】
【課題を解決するための手段】本発明によれば、内部回
路動作電源における第１の電位と該第１の電位より高い
第２の電位とを基に生成される制御信号をゲート入力と
し、ソースに前記第１の電位を供給され、ドレインを出
力端に接続された所定チャンネル型の出力バッファを有
する出力回路において、前記第２の電位を検出するレベ
ル検出回路と、前記レベル検出回路の出力をゲート入力
とし、前記出力バッファのソースにドレインを接続さ
れ、ソースを前記第１の電位に接続された、前記出力バ
ッファと同一チャンネル型のトランジスタと、前記トラ
ンジスタのゲートと前記第１の電位との間に挿入された
容量又は抵抗とを、有することを特徴とする出力回路が
得られる。この出力回路は、図１及び図２の下半分に示
され、後に説明される。
路動作電源における第１の電位と該第１の電位より高い
第２の電位とを基に生成される制御信号をゲート入力と
し、ソースに前記第１の電位を供給され、ドレインを出
力端に接続された所定チャンネル型の出力バッファを有
する出力回路において、前記第２の電位を検出するレベ
ル検出回路と、前記レベル検出回路の出力をゲート入力
とし、前記出力バッファのソースにドレインを接続さ
れ、ソースを前記第１の電位に接続された、前記出力バ
ッファと同一チャンネル型のトランジスタと、前記トラ
ンジスタのゲートと前記第１の電位との間に挿入された
容量又は抵抗とを、有することを特徴とする出力回路が
得られる。この出力回路は、図１及び図２の下半分に示
され、後に説明される。
【００１２】また、本発明によれば、内部回路動作電源
における第１の電位と該第１の電位より高い第２の電位
とを基に生成される制御信号をゲート入力とし、ソース
に前記第２の電位を供給され、ドレインを出力端に接続
された所定チャンネル型の出力バッファを有する出力回
路において、前記第２の電位を検出するレベル検出回路
と、前記レベル検出回路の出力をゲート入力とし、前記
出力バッファのソースにドレインを接続され、ソースを
前記第２の電位に接続された、前記出力バッファと同一
チャンネル型のトランジスタと、前記トランジスタのゲ
ートと前記第２の電位との間に挿入された容量又は抵抗
とを、有することを特徴とする出力回路が得られる。こ
の出力回路は、図２の上半分に示され、後に説明され
る。
における第１の電位と該第１の電位より高い第２の電位
とを基に生成される制御信号をゲート入力とし、ソース
に前記第２の電位を供給され、ドレインを出力端に接続
された所定チャンネル型の出力バッファを有する出力回
路において、前記第２の電位を検出するレベル検出回路
と、前記レベル検出回路の出力をゲート入力とし、前記
出力バッファのソースにドレインを接続され、ソースを
前記第２の電位に接続された、前記出力バッファと同一
チャンネル型のトランジスタと、前記トランジスタのゲ
ートと前記第２の電位との間に挿入された容量又は抵抗
とを、有することを特徴とする出力回路が得られる。こ
の出力回路は、図２の上半分に示され、後に説明され
る。
【００１３】更に、本発明によれば、内部回路動作電源
における第１の電位と該第１の電位より高い第２の電位
とを基に生成される第１の制御信号をゲート入力とし、
ソースに前記第１の電位を供給され、ドレインを出力端
に接続された第１チャンネル型の第１の出力バッファ
と、前記第２の電位を検出する第１のレベル検出回路
と、前記第１のレベル検出回路の出力をゲート入力と
し、前記第１の出力バッファのソースにドレインを接続
され、ソースを前記第１の電位に接続された、前記第１
の出力バッファと同一チャンネル型の第１のトランジス
タと、前記第１のトランジスタのゲートと前記第１の電
位との間に挿入された第１の容量と、前記第１及び前記
第２の電位とを基に生成される第２の制御信号をゲート
入力とし、ソースに前記第２の電位を供給され、ドレイ
ンを前記出力端に接続された、前記第１チャンネル型と
は異なる第２チャンネル型の第２の出力バッファと、前
記第２の電位を検出する第２のレベル検出回路と、前記
第２のレベル検出回路の出力をゲート入力とし、前記第
２の出力バッファのソースにドレインを接続され、ソー
スを前記第２の電位に接続された、前記第２の出力バッ
ファと同一チャンネル型の第２のトランジスタと、前記
第２のトランジスタのゲートと前記第２の電位との間に
挿入された第２の容量とを、有することを特徴とする出
力回路が得られる。この出力回路は、図２に示され、後
に説明される。前記第１及び前記第２の容量の代りに、
第１及び第２の抵抗をそれぞれ用いてもよい。
における第１の電位と該第１の電位より高い第２の電位
とを基に生成される第１の制御信号をゲート入力とし、
ソースに前記第１の電位を供給され、ドレインを出力端
に接続された第１チャンネル型の第１の出力バッファ
と、前記第２の電位を検出する第１のレベル検出回路
と、前記第１のレベル検出回路の出力をゲート入力と
し、前記第１の出力バッファのソースにドレインを接続
され、ソースを前記第１の電位に接続された、前記第１
の出力バッファと同一チャンネル型の第１のトランジス
タと、前記第１のトランジスタのゲートと前記第１の電
位との間に挿入された第１の容量と、前記第１及び前記
第２の電位とを基に生成される第２の制御信号をゲート
入力とし、ソースに前記第２の電位を供給され、ドレイ
ンを前記出力端に接続された、前記第１チャンネル型と
は異なる第２チャンネル型の第２の出力バッファと、前
記第２の電位を検出する第２のレベル検出回路と、前記
第２のレベル検出回路の出力をゲート入力とし、前記第
２の出力バッファのソースにドレインを接続され、ソー
スを前記第２の電位に接続された、前記第２の出力バッ
ファと同一チャンネル型の第２のトランジスタと、前記
第２のトランジスタのゲートと前記第２の電位との間に
挿入された第２の容量とを、有することを特徴とする出
力回路が得られる。この出力回路は、図２に示され、後
に説明される。前記第１及び前記第２の容量の代りに、
第１及び第２の抵抗をそれぞれ用いてもよい。
【００１４】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１５】図１は本発明の第１実施例を示す回路図で
あり、図４はそのタイミング図である。
あり、図４はそのタイミング図である。
【００１６】第１実施例は図１に示すように、出力信号
１を入力し、制御信号３を生成するＮｃｈ出力バッファ
制御部２と、制御信号３をゲート入力し、ドレインを出
力端５に接続したＮｃｈ出力バッファ４と、電源電位１
０を検出するレベル検出回路１１と、レベル検出回路１
１の出力をゲート入力し、ドレインをＮｃｈ出力バフッ
ァ４のソースと接続し、ソースを接地電位に接続したＮ
ｃｈトランジスタ１２と、Ｎｃｈトランジスタ１２のゲ
ートと接地電位との間に挿入した容量１３とを備えてい
る。
１を入力し、制御信号３を生成するＮｃｈ出力バッファ
制御部２と、制御信号３をゲート入力し、ドレインを出
力端５に接続したＮｃｈ出力バッファ４と、電源電位１
０を検出するレベル検出回路１１と、レベル検出回路１
１の出力をゲート入力し、ドレインをＮｃｈ出力バフッ
ァ４のソースと接続し、ソースを接地電位に接続したＮ
ｃｈトランジスタ１２と、Ｎｃｈトランジスタ１２のゲ
ートと接地電位との間に挿入した容量１３とを備えてい
る。
【００１７】また、電源電位１０が立ち上がり、内部回
路安定動作電圧に達した時に出力信号１は“Ｈ”に初期
設定されるものとする。
路安定動作電圧に達した時に出力信号１は“Ｈ”に初期
設定されるものとする。
【００１８】本実施例の場合、レベル検出回路１１は図
１に示すとおり、Ｎｃｈトランジスタ１４を用い、ゲー
トとソース端を共通にして電源電位１０接続するととも
に、ドレイン端を出力としている。
１に示すとおり、Ｎｃｈトランジスタ１４を用い、ゲー
トとソース端を共通にして電源電位１０接続するととも
に、ドレイン端を出力としている。
【００１９】以下、図４のタイミングチャートを用いて
電源電位１０の立ち上がりにおける各部の動作について
説明する。
電源電位１０の立ち上がりにおける各部の動作について
説明する。
【００２０】レベル検出回路１１において、電源電位１
０が接地電位からＮｃｈスレッショルド電圧に達する迄
の間、その出力であるノードＢの電位は、容量１３によ
り接地電位が保持される。従って、この間Ｎｃｈトラン
ジスタ１２はオフとなり、そのドレイン端であるノード
Ａはハイインピーダンスとなる。一方、制御信号３の電
位はこの期間不定となるが、ノードＡがハイインピーダ
ンスであるため、出力端５もハイインピーダンスとな
る。
０が接地電位からＮｃｈスレッショルド電圧に達する迄
の間、その出力であるノードＢの電位は、容量１３によ
り接地電位が保持される。従って、この間Ｎｃｈトラン
ジスタ１２はオフとなり、そのドレイン端であるノード
Ａはハイインピーダンスとなる。一方、制御信号３の電
位はこの期間不定となるが、ノードＡがハイインピーダ
ンスであるため、出力端５もハイインピーダンスとな
る。
【００２１】更に、電源電位１０が上昇すると、ノード
Ｂは電源電位１０からＮｃｈスレッショルド電圧分だけ
低いレベルを維持して上昇する。一方、電源電位；１０
が内部動作安定電圧に達した時、制御信号３は“Ｌ”と
なるが、ノードＡがハイインピーダンスであるため、出
力端５もハイインピーダンスとなる。やがて電源電位１
０の上昇にともない、ノードＢがＮｃｈスレッショルド
電位を越えると、Ｎｃｈトランジスタ１２がオンし、ノ
ードＡは“Ｌ”となる。このとき制御信号３は“Ｌ”で
あるため、Ｎｃｈ出力バッファはオフになり、出力端は
ハイインピーダンス状態を維持する。
Ｂは電源電位１０からＮｃｈスレッショルド電圧分だけ
低いレベルを維持して上昇する。一方、電源電位；１０
が内部動作安定電圧に達した時、制御信号３は“Ｌ”と
なるが、ノードＡがハイインピーダンスであるため、出
力端５もハイインピーダンスとなる。やがて電源電位１
０の上昇にともない、ノードＢがＮｃｈスレッショルド
電位を越えると、Ｎｃｈトランジスタ１２がオンし、ノ
ードＡは“Ｌ”となる。このとき制御信号３は“Ｌ”で
あるため、Ｎｃｈ出力バッファはオフになり、出力端は
ハイインピーダンス状態を維持する。
【００２２】本実施例では、容量１３を用いて説明した
が、これを抵抗におき換えても同様の動作を行なう事は
明らかであり、ノードＢがＮｃｈスレッショルド電圧に
達する迄は、この抵抗によりプルダウンされ、ノードＢ
は“Ｌ”となり、Ｎｃｈトランジスタ１２はオフし、ノ
ードＡおよび出力端５はハイインピーダンスとなる。
が、これを抵抗におき換えても同様の動作を行なう事は
明らかであり、ノードＢがＮｃｈスレッショルド電圧に
達する迄は、この抵抗によりプルダウンされ、ノードＢ
は“Ｌ”となり、Ｎｃｈトランジスタ１２はオフし、ノ
ードＡおよび出力端５はハイインピーダンスとなる。
【００２３】以降の動作については、容量１３を用いた
場合と同様であるため説明は省略する。
場合と同様であるため説明は省略する。
【００２４】（第２実施例）図２は本発明の第２実施例
であり、図５はタイミング図である。
であり、図５はタイミング図である。
【００２５】第２実施例は図２に示すように、第１の出
力信号１を入力し、第１の制御信号３を生成するＮｃｈ
出力バッファ制御部２と、制御信号３をゲート入力し、
ドレインを出力端５に接続したＮｃｈ出力バッファ４
と、電源電位１０を検出する第１のレベル検出回路１１
と、このレベル検出回路１１の出力をゲート入力し、ド
レインをＮｃｈ出力バッファ４のソースに接続し、ソー
スを接地電位に接続したＮｃｈトランジスタ１２と、該
Ｎｃｈトランジスタ１２のゲートと接地電位との間に挿
入した第１の容量１３と、第２の出力信号６を入力し、
第２の制御信号８を生成するＰｃｈ出力バッファ制御部
７と制御信号８をゲート入力し、ドレインを出力端５に
接続したＰｃｈ出力バッファ９と、電源電位１０を検出
する第２のレベル検出回路１４と、レベル検出回路１４
の出力をゲート入力し、ドレインをＰｃｈ出力バッファ
９のソースと接続し、ソースを電源電位１０に接続した
Ｐｃｈトランジスタ１６と、Ｐｃｈトランジスタ１６の
ゲートと電源電位１０との間に挿入した第２の容量１７
とから構成されている。
力信号１を入力し、第１の制御信号３を生成するＮｃｈ
出力バッファ制御部２と、制御信号３をゲート入力し、
ドレインを出力端５に接続したＮｃｈ出力バッファ４
と、電源電位１０を検出する第１のレベル検出回路１１
と、このレベル検出回路１１の出力をゲート入力し、ド
レインをＮｃｈ出力バッファ４のソースに接続し、ソー
スを接地電位に接続したＮｃｈトランジスタ１２と、該
Ｎｃｈトランジスタ１２のゲートと接地電位との間に挿
入した第１の容量１３と、第２の出力信号６を入力し、
第２の制御信号８を生成するＰｃｈ出力バッファ制御部
７と制御信号８をゲート入力し、ドレインを出力端５に
接続したＰｃｈ出力バッファ９と、電源電位１０を検出
する第２のレベル検出回路１４と、レベル検出回路１４
の出力をゲート入力し、ドレインをＰｃｈ出力バッファ
９のソースと接続し、ソースを電源電位１０に接続した
Ｐｃｈトランジスタ１６と、Ｐｃｈトランジスタ１６の
ゲートと電源電位１０との間に挿入した第２の容量１７
とから構成されている。
【００２６】また、電源電位１０が立ち上がり、内部回
路安定動作電圧に達した時、出力信号１は“Ｈ”に、出
力信号６は“Ｌ”に初期設定されるとする。
路安定動作電圧に達した時、出力信号１は“Ｈ”に、出
力信号６は“Ｌ”に初期設定されるとする。
【００２７】本実施例の場合においては、レベル検出回
路１１は図２に示すとおり、Ｎｃｈトランジスタ１４を
用い、ゲートとソース端を共通にして電源電位１０に接
続するとともに、ドレイン端を出力としている。一方、
レベル検出回路１５は、ゲートとソース端を共通にして
電源電位１０に接続したＮｃｈトランジスタ１８と、ソ
ースを接地電位とし、ゲートをＮｃｈトランジスタ１８
のドレインと接続したＮｃｈトランジスタ１９を用い、
Ｎｃｈトランジスタ１９のドレイン端を出力とし、Ｎｃ
ｈトランジスタ１９のゲートと接地電位との間に容量２
０を挿入している。
路１１は図２に示すとおり、Ｎｃｈトランジスタ１４を
用い、ゲートとソース端を共通にして電源電位１０に接
続するとともに、ドレイン端を出力としている。一方、
レベル検出回路１５は、ゲートとソース端を共通にして
電源電位１０に接続したＮｃｈトランジスタ１８と、ソ
ースを接地電位とし、ゲートをＮｃｈトランジスタ１８
のドレインと接続したＮｃｈトランジスタ１９を用い、
Ｎｃｈトランジスタ１９のドレイン端を出力とし、Ｎｃ
ｈトランジスタ１９のゲートと接地電位との間に容量２
０を挿入している。
【００２８】以下図４及び図５を用いて、電源電位１０
の立ち上がり時における各部の動作について説明する。
の立ち上がり時における各部の動作について説明する。
【００２９】レベル検出回路１１、Ｎｃｈトランジスタ
１２、Ｎｃｈ出力バッファ４の動作は、第１の実施例の
出力回路と全く同一の動作を行い、図４に示すタイミン
グチャートに従う。
１２、Ｎｃｈ出力バッファ４の動作は、第１の実施例の
出力回路と全く同一の動作を行い、図４に示すタイミン
グチャートに従う。
【００３０】一方、レベル検出回路１２では、電源電位
１０が接地電位からＮｃｈスレッショルド電圧に達する
迄の間、Ｎｃｈトランジスタ１８のドレイン端であるノ
ードＥの電位は、容量２０により接地電位が保持され
る。従ってこの間Ｎｃｈトランジスタ１９はオフとなる
ため、そのドレイン端であるノードＤの電位は容量１７
により、電源電位１０が保持される。このためＰｃｈト
ランジスタ１６もオフとなり、そのドレイン端であるノ
ードＣの電位はハイインピーダンスとなる。一方、制御
信号８の電位はこの期間不定となるが、ノードＣがハイ
インピーダンスであるため、出力端５もハイインピーダ
ンスとなる。
１０が接地電位からＮｃｈスレッショルド電圧に達する
迄の間、Ｎｃｈトランジスタ１８のドレイン端であるノ
ードＥの電位は、容量２０により接地電位が保持され
る。従ってこの間Ｎｃｈトランジスタ１９はオフとなる
ため、そのドレイン端であるノードＤの電位は容量１７
により、電源電位１０が保持される。このためＰｃｈト
ランジスタ１６もオフとなり、そのドレイン端であるノ
ードＣの電位はハイインピーダンスとなる。一方、制御
信号８の電位はこの期間不定となるが、ノードＣがハイ
インピーダンスであるため、出力端５もハイインピーダ
ンスとなる。
【００３１】さらに、電源電位１０が上昇すると、ノー
ドＥは電源電位１０からＮｃｈスレッショルド電圧分だ
け低いレベルを維持して上昇する。一方、電源電位１０
が内部動作安定電圧に達した時、制御信号８は“Ｈ”と
なるが、ノードＣがハイインピーダンスであるため、出
力端５もハイインピーダンスとなる。やがて電源電圧１
０の上昇にともない、ノードＥがＮｃｈスレッショルド
電圧を越えると、Ｎｃｈトランジスタ１９がオンし、ノ
ードＤは“Ｌ”となる。このためＰｃｈトランジスタ１
６もオンし、ノードＣは“Ｈ”となる。しかるに制御信
号８は“Ｈ”であるためＰｃｈ出力バッファ９はオフ
し、出力端はハイインピーダンス状態を維持する。
ドＥは電源電位１０からＮｃｈスレッショルド電圧分だ
け低いレベルを維持して上昇する。一方、電源電位１０
が内部動作安定電圧に達した時、制御信号８は“Ｈ”と
なるが、ノードＣがハイインピーダンスであるため、出
力端５もハイインピーダンスとなる。やがて電源電圧１
０の上昇にともない、ノードＥがＮｃｈスレッショルド
電圧を越えると、Ｎｃｈトランジスタ１９がオンし、ノ
ードＤは“Ｌ”となる。このためＰｃｈトランジスタ１
６もオンし、ノードＣは“Ｈ”となる。しかるに制御信
号８は“Ｈ”であるためＰｃｈ出力バッファ９はオフ
し、出力端はハイインピーダンス状態を維持する。
【００３２】よって、出力端５は電源電位１０の立ち上
がり初期からハイインピーダンス状態を維持する事とな
る。
がり初期からハイインピーダンス状態を維持する事とな
る。
【００３３】本実施例においても、第１の実施例の場合
と同様に容量１３，１７を抵抗におき換えても同様の動
作を行なう事が可能となる。
と同様に容量１３，１７を抵抗におき換えても同様の動
作を行なう事が可能となる。
【００３４】
【発明の効果】以上説明したように、本発明の出力回路
は電源立ち上がり時に出力端を安定した状態に保つこと
が可能となり、これにより、出力端に内部回路安定動作
電圧以下で反応する周辺部品・回路を容易に用いる事が
可能となる。
は電源立ち上がり時に出力端を安定した状態に保つこと
が可能となり、これにより、出力端に内部回路安定動作
電圧以下で反応する周辺部品・回路を容易に用いる事が
可能となる。
【図１】本発明の第１実施例の出力回路図。
【図２】本発明の第２実施例の出力回路図。
【図３】従来の出力回路図。
【図４】図１の出力回路のタイミング図。
【図５】図２の出力回路のタイミング図。
【図６】図３の出力回路のタイミング図。
１，６…出力信号 ２…Ｎｃｈ出力バッファ制御部 ３，８…制御信号 ４…Ｎｃｈ出力バッファ ５…出力端 ７…Ｐｃｈ出力バッファ制御部 ９…Ｐｃｈ出力バッファ １０…電源電位 １１，１５…レベル検出回路 １２，１４，１８，１９…Ｎｃｈトランジスタ １３，１７，２０…容量 １６…Ｐｃｈトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 8941−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｆ
Claims (4)
- 【請求項１】 内部回路動作電源における第１の電位と
該第１の電位より高い第２の電位とを基に生成される制
御信号をゲート入力とし、ソースに前記第１の電位を供
給され、ドレインを出力端に接続された所定チャンネル
型の出力バッファを有する出力回路において、 前記第２の電位を検出するレベル検出回路と、 前記レベル検出回路の出力をゲート入力とし、前記出力
バッファのソースにドレインを接続され、ソースを前記
第１の電位に接続された、前記出力バッファと同一チャ
ンネル型のトランジスタと、 前記トランジスタのゲートと前記第１の電位との間に挿
入された容量又は抵抗とを、有することを特徴とする出
力回路。 - 【請求項２】 内部回路動作電源における第１の電位と
該第１の電位より高い第２の電位とを基に生成される制
御信号をゲート入力とし、ソースに前記第２の電位を供
給され、ドレインを出力端に接続された所定チャンネル
型の出力バッファを有する出力回路において、 前記第２の電位を検出するレベル検出回路と、 前記レベル検出回路の出力をゲート入力とし、前記出力
バッファのソースにドレインを接続され、ソースを前記
第２の電位に接続された、前記出力バッファと同一チャ
ンネル型のトランジスタと、 前記トランジスタのゲートと前記第２の電位との間に挿
入された容量又は抵抗とを、有することを特徴とする出
力回路。 - 【請求項３】 内部回路動作電源における第１の電位と
該第１の電位より高い第２の電位とを基に生成される第
１の制御信号をゲート入力とし、ソースに前記第１の電
位を供給され、ドレインを出力端に接続された第１チャ
ンネル型の第１の出力バッファと、 前記第２の電位を検出する第１のレベル検出回路と、 前記第１のレベル検出回路の出力をゲート入力とし、前
記第１の出力バッファのソースにドレインを接続され、
ソースを前記第１の電位に接続された、前記第１の出力
バッファと同一チャンネル型の第１のトランジスタと、 前記第１のトランジスタのゲートと前記第１の電位との
間に挿入された第１の容量と、 前記第１及び前記第２の電位とを基に生成される第２の
制御信号をゲート入力とし、ソースに前記第２の電位を
供給され、ドレインを前記出力端に接続された、前記第
１チャンネル型とは異なる第２チャンネル型の第２の出
力バッファと、 前記第２の電位を検出する第２のレベル検出回路と、 前記第２のレベル検出回路の出力をゲート入力とし、前
記第２の出力バッファのソースにドレインを接続され、
ソースを前記第２の電位に接続された、前記第２の出力
バッファと同一チャンネル型の第２のトランジスタと、 前記第２のトランジスタのゲートと前記第２の電位との
間に挿入された第２の容量とを、有することを特徴とす
る出力回路。 - 【請求項４】 前記第１及び前記第２の容量の代りに、
第１及び第２の抵抗をそれぞれ用いたことを特徴とする
請求項３に記載の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4226000A JPH0675668A (ja) | 1992-08-25 | 1992-08-25 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4226000A JPH0675668A (ja) | 1992-08-25 | 1992-08-25 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0675668A true JPH0675668A (ja) | 1994-03-18 |
Family
ID=16838224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4226000A Pending JPH0675668A (ja) | 1992-08-25 | 1992-08-25 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0675668A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002280893A (ja) * | 2001-03-21 | 2002-09-27 | Ricoh Co Ltd | 半導体装置 |
| JP2003533903A (ja) * | 1999-07-16 | 2003-11-11 | トムソン ライセンシング ソシエテ アノニム | パワーアップ状態用のトライステート回路 |
| US9118326B2 (en) | 2011-01-25 | 2015-08-25 | Seiko Instruments Inc. | Output circuit, temperature switch IC, and battery pack |
-
1992
- 1992-08-25 JP JP4226000A patent/JPH0675668A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003533903A (ja) * | 1999-07-16 | 2003-11-11 | トムソン ライセンシング ソシエテ アノニム | パワーアップ状態用のトライステート回路 |
| JP4891504B2 (ja) * | 1999-07-16 | 2012-03-07 | トムソン ライセンシング | パワーアップ状態用のトライステート回路 |
| JP2002280893A (ja) * | 2001-03-21 | 2002-09-27 | Ricoh Co Ltd | 半導体装置 |
| US9118326B2 (en) | 2011-01-25 | 2015-08-25 | Seiko Instruments Inc. | Output circuit, temperature switch IC, and battery pack |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981111 |