JP4891504B2 - パワーアップ状態用のトライステート回路 - Google Patents

Description

【０００１】
本願は、１９９９年７月１６日付けで出願された米国仮特許出願第６０／１４４，４２２号についての権利（利益）を主張するものである。
【０００２】
（発明の属する技術分野）
本発明は、トライステート状態回路（３状態回路、ｔｒｉ−ｓｔａｔｅ ｃｏｎｄｉｔｉｏｎ ｃｉｒｃｕｉｔ）に関するものであり、特にパワーアップ状態用のトライステート状態回路に関するものである。
【０００３】
（発明の背景）
テレビジョンおよびその他の電子装置は、アナログ、ディジタル、またはアナログとディジタルの組み合わせからなる種々の複雑な電子回路を有する。これらは複雑であるために、良い設計特性または設計基準では、構成要素数が少なければ少ないほど良いとされている。同様に、これらの電子回路の幾つかは種々の動作状態の期間中に異なる状態（異なる状態の条件）を必要とする。例えば、パワーアップ状態では、定常状態に達した後は供給されるべきでない信号が共通回路に供給され、および／または逆に定常状態に達した後に供給されるべき信号が共通回路に供給されないことが望ましいことがある。
【０００４】
相異なる状態（相異なる状態の条件）、従って異なる出力結果を生じさせる１つのタイプの装置がトライステート・バッファとして知られている。トライステート・バッファは３つの状態で動作することができ、入力、出力、およびイネーブル・ポートを具えている。イネーブル・ポートはトライステート・バッファの制御を行うものである。このイネーブル・ポートが第１の状態にあるとき、トライステート・バッファは開回路のように見えることを意味する高インピーダンス・モードになる。このイネーブル・ポートが第２の状態にあるとき、その入力上のデータまたは信号は、そのデータまたは信号のタイプに関係なく出力まで通過させられる。しかし、トライステート・バッファの制御は、通常、マイクロコントローラによって供給される高（論理“１”）または低（論理“０”）信号により行われる。このイネーブル・ポートは可変制御回路によっては制御されない。
【０００５】
従来技術のトライステート・バッファより柔軟性のあるトライステート状態回路を実現することが望ましい。さらに、パワーアップの下でトライステート状態を与えるトライステート状態回路を実現することが望ましい。
【０００６】
（発明の概要）
本発明は、バッファ回路と、このバッファ回路の動作モードを制御する制御信号を発生する制御回路とを有する装置を含んでいる。バッファ回路は第１の動作モードを有し、第１の動作モード期間においてバッファ回路によって生成された出力信号は入力信号の各論理状態に応答して第１と第２の論理状態のうちの一方を呈する。また、バッファ回路は第２の動作モードを有し、第２の動作モード期間において出力信号は入力信号の論理状態に関係なく第３の論理状態を呈する。制御回路は、バッファ回路を第１と第２の動作モードのうちの一方で選択的に動作させる制御信号を発生する。制御回路は、これに供給される動作電力にのみ直接応答して制御信号を発生する。制御回路は、これに動作電力が供給された後（供給開始後）の所定の期間にのみ上記バッファ回路を第２の動作モードで動作させる制御信号を発生する。制御回路は、所定の期間以外の全ての時間においてバッファ回路を第１の動作モードで動作させる制御信号を発生する。
【０００７】
本発明の別の特徴は、バッファ回路によって生成された出力信号を受け取るように結合された動作回路（演算回路、ｏｐｅｒａｔｉｎｇ ｃｉｒｃｕｉｔ）に関係する。この動作回路は、バッファ回路の出力信号の第３の論理状態に応答して、動作回路に動作電力が供給された後に（供給開始後に）通常の動作モードに入る。
【０００８】
本発明を添付の図面を参照して詳細に説明する。幾つかの図面を通して対応する参照符号は対応する部分（部品）を示す。
【０００９】
（発明の実施形態の詳細な説明）
図１を参照すると、全体を１０で表したテレビジョン装置がブロック図形式で示されている。初めにテレビジョン装置１０は本発明を利用することができる多くの構成要素または装置を表しているものであることを理解すべきである。特に、電子的構成要素／装置のパワーアップ（ｐｏｗｅｒ−ｕｐ：電源を入れる）状態時にトライステート状態（３状態条件）を必要とする何れの電子的構成要素／装置も、ここで述べる本発明のトライステート状態回路および／または原理を利用することができる。例えば、トライステート動作を必要とし、高インピーダンス・レベルを生成することを含む動作回路（演算回路、ｏｐｅｒａｔｉｎｇ ｃｉｒｃｕｉｔｒｙ）を含む任意の装置は、動作回路に動作電力を供給した後（即ち、パワーアップ状態に後続して）適正に通常の動作モードに入るために、ここで説明する装置を利用することができる。
【００１０】
テレビジョン装置１０は、モニタまたは他の同様な表示装置１２を含んでいてもまたは含まなくてもよい。同様に、テレビジョン装置１０は、そのテレビジョン装置１０の種々の構成要素を全体的に制御するマイクロ・コントローラ（“μＣ”）または制御回路１４、メモリ１６、オーディオ再生部２４、適当な処理回路１８、およびチューナ２２を含んでいてもまたは含まなくてもよい。図１に示した種々の構成要素は、ほんの一例として示したもので、その他のおよび／または異なる構成要素もテレビジョン装置１０の一部分であってもよい。さらに、その他の装置が異なる種々の構成要素を有することもある。何れの場合も、“テレビジョン装置１０”という用語は、以下では特にことわりがない限り各々が種々の構成要素を有する全てのタイプの電気的装置を包含するものと解釈されるべきである。
【００１１】
テレビジョン装置１０は、典型的には、種々の構成要素、適当な回路、および／またはソフトウエアによって、信号源２０によって表される任意の信号源からのディジタル的に変調されたアナログ・オーディオおよびビデオ・テレビジョン信号、または伝送信号（“ディジタル・テレビジョン信号”）をデコード（復号）および／または処理するよう、および信号源２０からのアナログ・オーディオおよびビデオ・テレビジョン信号（“アナログ・テレビジョン信号”）をデコードおよび／または処理するよう適合化されている。このような処理には、典型的には、適当な回路、ソフトウエア、および／または他の構成要素によってアナログ・ビデオおよび／またはオーディオ信号をディジタル化すること、および／またはディジタル・ビデオおよび／またはオーディオ信号をデコードすることが含まれている。
【００１２】
一例として、テレビジョン装置１０は、インディアナ州、インディアナポリスにあるトムソン コンシユーマ エレクトロニクス インコーポレイテツドから市販されているモデルＤＴＣ１００でよい。別の例として、構成要素（コンポーネント）は、インディアナ州、インディアナポリスにあるトムソン コンシユーマ エレクトロニクス インコーポレイテツドから市販されているＤＭ１ディジタル・モジュールでよい。テレビジョン装置の場合、テレビジョン装置１０は、典型的には、適当な回路と、ソフトウエアと、ディスプレイ、集積制御システム、ユーザ・インタフェースおよびオンスクリーン表示（Ｏｎ−Ｓｃｒｅｅｎ Ｄｉｓｐｌａｙ：ＯＳＤ）機能を支援／提供するための他の構成要素とを含んでいる。テレビジョン装置１０は他の形式のものでもよく、また適当な回路、ソフトウエア、および／または他の構成要素（コンポーネント）によって示されおよび／または説明された能力（ｃａｐａｂｉｌｉｔｙ）および／または機能（ｆｕｎｃｔｉｏｎａｌｉｔｙ）以外の別の能力および／または機能を有することもあることを理解すべきである。同様に、図１に示す様々な接続および／または相互接続は典型例であり、従って、このような接続／相互接続は変更可能であることを理解すべきである。
【００１３】
テレビジョン装置１０は、パワーアップ状態にある期間中（即ちテレビジョン装置１０がターン“オン”されたとき）に、相異なる状態または信号を必要としてもよい。これは、図２に例示されている本発明の原理によるトライステート（状態）回路のような、少なくとも３つの論理状態（例えば、論理０（即ち低レベル状態）、論理１（即ち高レベル状態）、高インピーダンス（即ち高−Ｚ状態））を有する出力信号を生成する回路によって実現される。トライステート回路の第１の動作モード期間において、このトライステート回路中に含まれるバッファ回路によって生成される出力の論理状態は、このバッファ回路に供給される入力信号の論理状態に応答して決定される。バッファ回路の第２の動作モード期間において、このバッファ回路の出力は、バッファ回路への入力信号の論理状態に関係なく、高インピーダンス状態、即ち高Ｚ状態にある。
【００１４】
図２を参照すると、これには全体を３０で示したパワーアップ状態用のトライステート回路が示されている。トライステート回路３０はテレビジョン装置１０に関連して説明されているが、このトライステート回路３０は、任意の電子回路アプリケーションにおいて適用できるものであることを理解すべきである。トライステート状態回路３０はトライステート・バッファ４０と制御回路または微分回路５０とを含んでいる。トライステート・バッファ４０は、入力（ＩＮ）４２、出力（ＯＵＴ）４４、およびイネーブル（Ｅ）ポート４６を有する。入力４２はデータ／信号源（図示せず）からデータまたは信号を受け取るように適合化されている。出力４４は、入力４２上で受け取ったときのイネーブル・ポート４６の状態によって決まるデータまたは信号を出力するように適合化されている。
【００１５】
トライステート・バッファ（即ちバッファ回路）４０に対する制御信号、即ちイネーブル・ポート４６が高状態または高電圧（論理“１”）のとき、トライステート・バッファ４０は高インピーダンス状態になり、従って、開回路として作用する。イネーブル・ポート４６が高状態にある期間において、入力４２に存在する如何なるデータまたは信号も出力４２へと通過させる（パスされる）ことはない。即ち、バッファ４０によって生成される出力信号は、入力信号の論理状態とは無関係に高インピーダンス、即ち高Ｚ論理状態になる。イネーブル・ポート４６が低状態または低電圧（論理“０”）のときは、トライステート・バッファ４０は入力４２に存在する如何なるデータまたは信号も出力４４へと通過させる。即ち、バッファ４０によって生成される出力信号は入力信号の論理状態に応答した論理状態を示す。実際には、入力４２から出力４４へのデータまたは信号の通過はイネーブル・ポート４６によって制御され、このイネーブル・ポート４６はこれに供給される電圧によって駆動される。低電圧はイネーブル・ポート４６の低状態（論理“０”）に対応し、一方、高電圧はイネーブル・ポート４６の高状態（論理“１”）に対応する。典型的なトライステート・バッファの例として、約０．７Ｖまたはそれ以下の電圧によってイネーブル・ポート４６が低状態に入り、約２．０Ｖまたはそれ以上の電圧によってイネーブル・ポート４６が高状態に入る。
【００１６】
トライステート・バッファ４０の真理値表は次の通りである。
【表１】

ここで、Ｘ＝任意（ｎｏｔ ｃａｒｅ）
Ｚ＝高インピーダンス状態
【００１７】
制御回路５０は、制御信号、例えば電圧を、イネーブル・ポート４６に供給して、そのイネーブル・ポート４６を低状態または高状態の何れかにする。制御回路はその一方の端部が電圧源に、ここでは５Ｖの電圧源に結合されており、他方の端部が接地点６０に結合されている。制御回路５０は、直後の（瞬時）パワーアップ時（即ち、電圧源が定常状態に到達する前の期間中）の短い期間中、最初イネーブル・ポート４６に低状態を生じさせるように適合化／構成されている。この短い初期期間中、入力４２のデータまたは信号は出力４４へと通過させられる。電圧源からの電圧が制御回路５０に供給されると、制御回路は電圧（好ましくは比例する電圧）をイネーブル・ポート４６に供給する。制御回路５０の電圧が遷移（過渡）閾値（例えば、約２．０Ｖ以上）に到達すると、イネーブル・ポート４６は低状態から高状態に変化する。制御回路５０の電圧が定常状態に達した後は、制御回路５０は所定の期間におけるイネーブル・ポート４６を高状態に維持するのに充分な電圧を供給し続ける。この所定の期間は制御回路５０の時定数（τ）の関数で、これは制御回路５０の種々の構成要素、種々の構成要素の接続形態、種々の構成要素の値の関数となる。
【００１８】
換言すれば、制御回路５０は制御信号、即ちイネーブル信号を発生し、バッファ回路を第１と第２の動作モードのうちの一方で選択的に動作させる。例えば、第１の動作モードは、バッファ回路が、これに供給される入力信号の各論理状態に応答して生成される第１と第２の論理状態の一方を有する出力信号を発生するように動作する状態に対応する。第２の動作モードは、出力信号が、入力信号の論理状態とは無関係に第３の論理状態、例えば高インピーダンス状態を呈する状態に対応する。制御回路は、その制御回路に供給されている動作電力に直接応答してのみ制御信号を発生する。また、制御回路は、この制御回路に動作電力が供給された後（供給開始後）の所定の期間中のみバッファ回路を第２の動作モードで動作させる制御信号を発生する。制御回路は、上記の所定の期間以外の全ての期間（時間）においてバッファ回路を第１の動作モードで動作させる制御信号を発生する。
【００１９】
従って、制御回路は、この制御回路に供給される動作電力にのみ応答してバッファ回路の動作モードを変更させる制御信号を発生する。バッファ回路の動作モードは他の時点では変化しない、即ち装置の通常動作期間中の如何なる時点でも変化しない。その結果、バッファ回路の出力の第３の状態、即ち高インピーダンス状態は、供給されつつある動作電力にのみ直接応答して、即ちパワーアップ期間中、およびその後のある有限（限定された）期間にのみ生成される。バッファ回路の出力の高インピーダンス状態は他の時点（タイミング）では生成されない、即ち装置の通常動作期間中の如何なる時点でも生成されない。従って、バッファ回路は、パワーアップ期間のみにおいて、所定の期間に高インピーダンス状態を生じさせるために利用される。バッファ回路の出力信号は、通常動作モードに入ることによって第３の論理状態、即ち高インピーダンス状態に応動する動作回路（演算回路、ｏｐｅｒａｔｉｏｎａｌ ｃｉｒｃｕｉｔｒｙ）に結合される。高インピーダンス状態がなければ、その動作回路は通常動作モードに適正に入ることができないであろう。
【００２０】
図２に示すように、１つの形態では、制御回路５０は抵抗Ｒと電気的に直列に結合されたキャパシタＣを含んでいる。キャパシタＣは電圧源（図２では“＋５Ｖ”と示されている）に電気的に結合されており、一方、抵抗Ｒは接地点６０に電気的に結合されている。図２に示された制御回路５０は直列Ｒ−Ｃ回路である。イネーブル・ポート４６は制御回路５０の点Ａ（直列結合されたキャパシタＣと抵抗Ｒの間）に電気的に結合されている。点Ａの電圧は図３にグラフの形式で示されている。
【００２１】
図３を参照すると、これには全体を７０で表した電圧（Ｖ）対時間（ｔ）の関係のグラフが示されており、制御回路５０の点Ａの電圧が曲線Ａとしてプロットされている。また、このグラフ７０には全体を８０で表した電圧源の電圧曲線が示されている。時間０（ｔ＝０）、即ち制御回路５０に電圧が供給される前において、電圧は０（Ｖ＝０）である。電圧源からの電圧が制御回路５０に供給されると、電圧源からの電圧は定常状態（ここでは＋５Ｖ）に到達するまで上昇する。点Ａの電圧が閾値（約２．０Ｖ）に到達すると、イネーブル・ポート４６は高状態に変化させられる。電圧源からの電圧が定常状態に到達するのに必要な時間期間中は、キャパシタＣが充電される。電圧源からの電圧が定常状態に到達すると、キャパシタＣの電圧（従って点Ａの電圧）は最大値に到達する。定常状態の期間において点Ａの電圧は減衰し始める。所定の時間期間後、電圧が閾値（約０．７Ｖ）に減衰すると、イネーブル・ポート４６は高状態から低状態に変化する。
【００２２】
トライステート・バッファ４０が（回路の時定数に対応する）任意所望の所定の時間期間において高状態に維持されるような任意の値の時定数を設定するようにＲとＣの値が選定されればよいことを理解すべきである。同様に、他の回路構成であっても同じまたは類似のタイミングを与えることを理解すべきである。他の回路の種々の構成要素の値は、本発明の原理に従って任意の所定の時間期間を設定するように可変である。
【００２３】
この発明を好ましい設計および／または構成を有するものとして説明したが、本発明はここで開示した考え方および範囲内でさらに変更可能である。従って、本願発明はこの基本原理を使用した発明のすべての変形、用途、適用例も包含することを意図している。さらに、本願発明はここで開示した事項から発展したもので、本発明に関連する技術分野で公知にまたは通常の実施の範囲内に入るようなもので且つ本願の請求の範囲に含まれるものも包含することを意図している。
【図面の簡単な説明】
【図１】 図１は本発明が用いられる典型例の装置のブロック図である。
【図２】 図２は本発明の回路図である。
【図３】 図３は図２の回路の点“Ａ”の電圧の時間による変化を示すグラフである。

Claims (4)

1. 第１の動作モードと第２の動作モードとを有するバッファ回路であって、上記第１の動作モード期間において、上記バッファ回路によって生成された出力信号は入力信号のそれぞれの論理状態に応答して第１と第２の論理状態のうちの一方を呈し、上記第２の動作モード期間において、上記出力信号が高インピーダンス状態を成す第３の論理状態を、入力信号の論理状態に関係なく呈する、上記バッファ回路と、
   上記バッファ回路を上記第１と第２の動作モードのうちの一方で選択的に動作させるための制御信号を発生する制御回路であって、上記制御回路に供給される動作電力にのみ直接応答して上記制御信号を発生するように動作し、上記制御回路に動作電力が供給された後の所定期間の間上記バッファ回路を第２の動作モードで動作させる制御信号を発生し、上記所定期間が上記制御回路の時定数の関数である、上記制御回路と、
   上記バッファ回路によって生成された出力信号を受け取るように結合され、上記バッファ回路によって生成された出力信号の上記高インピーダンス状態に応答して、上記動作電力の供給後に、通常の動作モードに入る、動作回路と、
   を含む、装置であって、
   上記制御回路は、上記バッファ回路に対する上記制御信号の唯一の供給源であり、
   上記制御回路は、上記所定期間以外の全ての時間において上記バッファ回路を第１の動作モードで動作させ、
   上記バッファ回路の出力信号の上記高インピーダンス状態は、供給される上記動作電力にのみ直接応答して、パワーアップ期間中とその後の所定の有限期間のみ生成される、上記装置。
2. 上記制御回路は、微分回路を含み、上記微分回路は、動作電圧源と基準レベルとの間に直列結合された抵抗およびキャパシタを含む、請求項１に記載の装置。
3. 上記制御信号は、上記抵抗と上記キャパシタとの間の回路接続点に発生される、請求項２に記載の装置。
4. 上記キャパシタの一方の端子は、上記動作電圧源に電気的に結合されており、上記抵抗の一方の端子は、上記基準レベルに電気的に結合されている、請求項３に記載の装置。

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