JP2003533903A - パワーアップ状態用のトライステート回路 - Google Patents
パワーアップ状態用のトライステート回路Info
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Abstract
(57)【要約】
電子回路／構成要素がパワーアップされたときにトライステート状態（３状態）を必要とするテレビジョンのような電子回路／構成要素では、トライステート状態回路が使用される。現在のトライステート状態回路はトライステート・バッファのイネーブル入力に動作可能に結合された制御回路を含んでいる。電子回路のパワーアップ期間中、制御回路がトライステート・バッファの入力からトライステート・バッファの出力にデータを通過させるのを許容するように動作する所定の時間期間まで、上記制御回路は上記トライステート・バッファの入力からトライステート・バッファの出力にデータが通過するのを阻止するように動作する。
Description
【０００１】
本願は、１９９９年７月１６日付けで出願された米国仮特許出願第６０／１４
４，４２２号についての権利（利益）を主張するものである。
４，４２２号についての権利（利益）を主張するものである。
【０００２】
（発明の属する技術分野）
本発明は、トライステート状態回路（３状態回路、ｔｒｉ−ｓｔａｔｅ ｃｏ
ｎｄｉｔｉｏｎ ｃｉｒｃｕｉｔ）に関するものであり、特にパワーアップ状態
用のトライステート状態回路に関するものである。
ｎｄｉｔｉｏｎ ｃｉｒｃｕｉｔ）に関するものであり、特にパワーアップ状態
用のトライステート状態回路に関するものである。
【０００３】
（発明の背景）
テレビジョンおよびその他の電子装置は、アナログ、ディジタル、またはアナ
ログとディジタルの組み合わせからなる種々の複雑な電子回路を有する。これら
は複雑であるために、良い設計特性または設計基準では、構成要素数が少なけれ
ば少ないほど良いとされている。同様に、これらの電子回路の幾つかは種々の動
作状態の期間中に異なる状態（異なる状態の条件）を必要とする。例えば、パワ
ーアップ状態では、定常状態に達した後は供給されるべきでない信号が共通回路
に供給され、および／または逆に定常状態に達した後に供給されるべき信号が共
通回路に供給されないことが望ましいことがある。
ログとディジタルの組み合わせからなる種々の複雑な電子回路を有する。これら
は複雑であるために、良い設計特性または設計基準では、構成要素数が少なけれ
ば少ないほど良いとされている。同様に、これらの電子回路の幾つかは種々の動
作状態の期間中に異なる状態（異なる状態の条件）を必要とする。例えば、パワ
ーアップ状態では、定常状態に達した後は供給されるべきでない信号が共通回路
に供給され、および／または逆に定常状態に達した後に供給されるべき信号が共
通回路に供給されないことが望ましいことがある。
【０００４】
相異なる状態（相異なる状態の条件）、従って異なる出力結果を生じさせる１
つのタイプの装置がトライステート・バッファとして知られている。トライステ
ート・バッファは３つの状態で動作することができ、入力、出力、およびイネー
ブル・ポートを具えている。イネーブル・ポートはトライステート・バッファの
制御を行うものである。このイネーブル・ポートが第１の状態にあるとき、トラ
イステート・バッファは開回路のように見えることを意味する高インピーダンス
・モードになる。このイネーブル・ポートが第２の状態にあるとき、その入力上
のデータまたは信号は、そのデータまたは信号のタイプに関係なく出力まで通過
させられる。しかし、トライステート・バッファの制御は、通常、マイクロコン
トローラによって供給される高（論理“１”）または低（論理“０”）信号によ
り行われる。このイネーブル・ポートは可変制御回路によっては制御されない。
つのタイプの装置がトライステート・バッファとして知られている。トライステ
ート・バッファは３つの状態で動作することができ、入力、出力、およびイネー
ブル・ポートを具えている。イネーブル・ポートはトライステート・バッファの
制御を行うものである。このイネーブル・ポートが第１の状態にあるとき、トラ
イステート・バッファは開回路のように見えることを意味する高インピーダンス
・モードになる。このイネーブル・ポートが第２の状態にあるとき、その入力上
のデータまたは信号は、そのデータまたは信号のタイプに関係なく出力まで通過
させられる。しかし、トライステート・バッファの制御は、通常、マイクロコン
トローラによって供給される高（論理“１”）または低（論理“０”）信号によ
り行われる。このイネーブル・ポートは可変制御回路によっては制御されない。
【０００５】
従来技術のトライステート・バッファより柔軟性のあるトライステート状態回
路を実現することが望ましい。さらに、パワーアップの下でトライステート状態
を与えるトライステート状態回路を実現することが望ましい。
路を実現することが望ましい。さらに、パワーアップの下でトライステート状態
を与えるトライステート状態回路を実現することが望ましい。
【０００６】
（発明の概要）
本発明は、バッファ回路と、このバッファ回路の動作モードを制御する制御信
号を発生する制御回路とを有する装置を含んでいる。バッファ回路は第１の動作
モードを有し、第１の動作モード期間においてバッファ回路によって生成された
出力信号は入力信号の各論理状態に応答して第１と第２の論理状態のうちの一方
を呈する。また、バッファ回路は第２の動作モードを有し、第２の動作モード期
間において出力信号は入力信号の論理状態に関係なく第３の論理状態を呈する。
制御回路は、バッファ回路を第１と第２の動作モードのうちの一方で選択的に動
作させる制御信号を発生する。制御回路は、これに供給される動作電力にのみ直
接応答して制御信号を発生する。制御回路は、これに動作電力が供給された後（
供給開始後）の所定の期間にのみ上記バッファ回路を第２の動作モードで動作さ
せる制御信号を発生する。制御回路は、所定の期間以外の全ての時間においてバ
ッファ回路を第１の動作モードで動作させる制御信号を発生する。
号を発生する制御回路とを有する装置を含んでいる。バッファ回路は第１の動作
モードを有し、第１の動作モード期間においてバッファ回路によって生成された
出力信号は入力信号の各論理状態に応答して第１と第２の論理状態のうちの一方
を呈する。また、バッファ回路は第２の動作モードを有し、第２の動作モード期
間において出力信号は入力信号の論理状態に関係なく第３の論理状態を呈する。
制御回路は、バッファ回路を第１と第２の動作モードのうちの一方で選択的に動
作させる制御信号を発生する。制御回路は、これに供給される動作電力にのみ直
接応答して制御信号を発生する。制御回路は、これに動作電力が供給された後（
供給開始後）の所定の期間にのみ上記バッファ回路を第２の動作モードで動作さ
せる制御信号を発生する。制御回路は、所定の期間以外の全ての時間においてバ
ッファ回路を第１の動作モードで動作させる制御信号を発生する。
【０００７】
本発明の別の特徴は、バッファ回路によって生成された出力信号を受け取るよ
うに結合された動作回路（演算回路、ｏｐｅｒａｔｉｎｇ ｃｉｒｃｕｉｔ）に
関係する。この動作回路は、バッファ回路の出力信号の第３の論理状態に応答し
て、動作回路に動作電力が供給された後に（供給開始後に）通常の動作モードに
入る。
うに結合された動作回路（演算回路、ｏｐｅｒａｔｉｎｇ ｃｉｒｃｕｉｔ）に
関係する。この動作回路は、バッファ回路の出力信号の第３の論理状態に応答し
て、動作回路に動作電力が供給された後に（供給開始後に）通常の動作モードに
入る。
【０００８】
本発明を添付の図面を参照して詳細に説明する。幾つかの図面を通して対応す
る参照符号は対応する部分（部品）を示す。
る参照符号は対応する部分（部品）を示す。
【０００９】
（発明の実施形態の詳細な説明）
図１を参照すると、全体を１０で表したテレビジョン装置がブロック図形式で
示されている。初めにテレビジョン装置１０は本発明を利用することができる多
くの構成要素または装置を表しているものであることを理解すべきである。特に
、電子的構成要素／装置のパワーアップ（ｐｏｗｅｒ−ｕｐ：電源を入れる）状
態時にトライステート状態（３状態条件）を必要とする何れの電子的構成要素／
装置も、ここで述べる本発明のトライステート状態回路および／または原理を利
用することができる。例えば、トライステート動作を必要とし、高インピーダン
ス・レベルを生成することを含む動作回路（演算回路、ｏｐｅｒａｔｉｎｇ ｃ
ｉｒｃｕｉｔｒｙ）を含む任意の装置は、動作回路に動作電力を供給した後（即
ち、パワーアップ状態に後続して）適正に通常の動作モードに入るために、ここ
で説明する装置を利用することができる。
示されている。初めにテレビジョン装置１０は本発明を利用することができる多
くの構成要素または装置を表しているものであることを理解すべきである。特に
、電子的構成要素／装置のパワーアップ（ｐｏｗｅｒ−ｕｐ：電源を入れる）状
態時にトライステート状態（３状態条件）を必要とする何れの電子的構成要素／
装置も、ここで述べる本発明のトライステート状態回路および／または原理を利
用することができる。例えば、トライステート動作を必要とし、高インピーダン
ス・レベルを生成することを含む動作回路（演算回路、ｏｐｅｒａｔｉｎｇ ｃ
ｉｒｃｕｉｔｒｙ）を含む任意の装置は、動作回路に動作電力を供給した後（即
ち、パワーアップ状態に後続して）適正に通常の動作モードに入るために、ここ
で説明する装置を利用することができる。
【００１０】
テレビジョン装置１０は、モニタまたは他の同様な表示装置１２を含んでいて
もまたは含まなくてもよい。同様に、テレビジョン装置１０は、そのテレビジョ
ン装置１０の種々の構成要素を全体的に制御するマイクロ・コントローラ（“μ
Ｃ”）または制御回路１４、メモリ１６、オーディオ再生部２４、適当な処理回
路１８、およびチューナ２２を含んでいてもまたは含まなくてもよい。図１に示
した種々の構成要素は、ほんの一例として示したもので、その他のおよび／また
は異なる構成要素もテレビジョン装置１０の一部分であってもよい。さらに、そ
の他の装置が異なる種々の構成要素を有することもある。何れの場合も、“テレ
ビジョン装置１０”という用語は、以下では特にことわりがない限り各々が種々
の構成要素を有する全てのタイプの電気的装置を包含するものと解釈されるべき
である。
もまたは含まなくてもよい。同様に、テレビジョン装置１０は、そのテレビジョ
ン装置１０の種々の構成要素を全体的に制御するマイクロ・コントローラ（“μ
Ｃ”）または制御回路１４、メモリ１６、オーディオ再生部２４、適当な処理回
路１８、およびチューナ２２を含んでいてもまたは含まなくてもよい。図１に示
した種々の構成要素は、ほんの一例として示したもので、その他のおよび／また
は異なる構成要素もテレビジョン装置１０の一部分であってもよい。さらに、そ
の他の装置が異なる種々の構成要素を有することもある。何れの場合も、“テレ
ビジョン装置１０”という用語は、以下では特にことわりがない限り各々が種々
の構成要素を有する全てのタイプの電気的装置を包含するものと解釈されるべき
である。
【００１１】
テレビジョン装置１０は、典型的には、種々の構成要素、適当な回路、および
／またはソフトウエアによって、信号源２０によって表される任意の信号源から
のディジタル的に変調されたアナログ・オーディオおよびビデオ・テレビジョン
信号、または伝送信号（“ディジタル・テレビジョン信号”）をデコード（復号
）および／または処理するよう、および信号源２０からのアナログ・オーディオ
およびビデオ・テレビジョン信号（“アナログ・テレビジョン信号”）をデコー
ドおよび／または処理するよう適合化されている。このような処理には、典型的
には、適当な回路、ソフトウエア、および／または他の構成要素によってアナロ
グ・ビデオおよび／またはオーディオ信号をディジタル化すること、および／ま
たはディジタル・ビデオおよび／またはオーディオ信号をデコードすることが含
まれている。
／またはソフトウエアによって、信号源２０によって表される任意の信号源から
のディジタル的に変調されたアナログ・オーディオおよびビデオ・テレビジョン
信号、または伝送信号（“ディジタル・テレビジョン信号”）をデコード（復号
）および／または処理するよう、および信号源２０からのアナログ・オーディオ
およびビデオ・テレビジョン信号（“アナログ・テレビジョン信号”）をデコー
ドおよび／または処理するよう適合化されている。このような処理には、典型的
には、適当な回路、ソフトウエア、および／または他の構成要素によってアナロ
グ・ビデオおよび／またはオーディオ信号をディジタル化すること、および／ま
たはディジタル・ビデオおよび／またはオーディオ信号をデコードすることが含
まれている。
【００１２】
一例として、テレビジョン装置１０は、インディアナ州、インディアナポリス
にあるトムソン コンシユーマ エレクトロニクス インコーポレイテツドから
市販されているモデルＤＴＣ１００でよい。別の例として、構成要素（コンポー
ネント）は、インディアナ州、インディアナポリスにあるトムソン コンシユー
マ エレクトロニクス インコーポレイテツドから市販されているＤＭ１ディジ
タル・モジュールでよい。テレビジョン装置の場合、テレビジョン装置１０は、
典型的には、適当な回路と、ソフトウエアと、ディスプレイ、集積制御システム
、ユーザ・インタフェースおよびオンスクリーン表示（Ｏｎ−Ｓｃｒｅｅｎ Ｄ
ｉｓｐｌａｙ：ＯＳＤ）機能を支援／提供するための他の構成要素とを含んでい
る。テレビジョン装置１０は他の形式のものでもよく、また適当な回路、ソフト
ウエア、および／または他の構成要素（コンポーネント）によって示されおよび
／または説明された能力（ｃａｐａｂｉｌｉｔｙ）および／または機能（ｆｕｎ
ｃｔｉｏｎａｌｉｔｙ）以外の別の能力および／または機能を有することもある
ことを理解すべきである。同様に、図１に示す様々な接続および／または相互接
続は典型例であり、従って、このような接続／相互接続は変更可能であることを
理解すべきである。
にあるトムソン コンシユーマ エレクトロニクス インコーポレイテツドから
市販されているモデルＤＴＣ１００でよい。別の例として、構成要素（コンポー
ネント）は、インディアナ州、インディアナポリスにあるトムソン コンシユー
マ エレクトロニクス インコーポレイテツドから市販されているＤＭ１ディジ
タル・モジュールでよい。テレビジョン装置の場合、テレビジョン装置１０は、
典型的には、適当な回路と、ソフトウエアと、ディスプレイ、集積制御システム
、ユーザ・インタフェースおよびオンスクリーン表示（Ｏｎ−Ｓｃｒｅｅｎ Ｄ
ｉｓｐｌａｙ：ＯＳＤ）機能を支援／提供するための他の構成要素とを含んでい
る。テレビジョン装置１０は他の形式のものでもよく、また適当な回路、ソフト
ウエア、および／または他の構成要素（コンポーネント）によって示されおよび
／または説明された能力（ｃａｐａｂｉｌｉｔｙ）および／または機能（ｆｕｎ
ｃｔｉｏｎａｌｉｔｙ）以外の別の能力および／または機能を有することもある
ことを理解すべきである。同様に、図１に示す様々な接続および／または相互接
続は典型例であり、従って、このような接続／相互接続は変更可能であることを
理解すべきである。
【００１３】
テレビジョン装置１０は、パワーアップ状態にある期間中（即ちテレビジョン
装置１０がターン“オン”されたとき）に、相異なる状態または信号を必要とし
てもよい。これは、図２に例示されている本発明の原理によるトライステート（
状態）回路のような、少なくとも３つの論理状態（例えば、論理０（即ち低レベ
ル状態）、論理１（即ち高レベル状態）、高インピーダンス（即ち高−Ｚ状態）
）を有する出力信号を生成する回路によって実現される。トライステート回路の
第１の動作モード期間において、このトライステート回路中に含まれるバッファ
回路によって生成される出力の論理状態は、このバッファ回路に供給される入力
信号の論理状態に応答して決定される。バッファ回路の第２の動作モード期間に
おいて、このバッファ回路の出力は、バッファ回路への入力信号の論理状態に関
係なく、高インピーダンス状態、即ち高Ｚ状態にある。
装置１０がターン“オン”されたとき）に、相異なる状態または信号を必要とし
てもよい。これは、図２に例示されている本発明の原理によるトライステート（
状態）回路のような、少なくとも３つの論理状態（例えば、論理０（即ち低レベ
ル状態）、論理１（即ち高レベル状態）、高インピーダンス（即ち高−Ｚ状態）
）を有する出力信号を生成する回路によって実現される。トライステート回路の
第１の動作モード期間において、このトライステート回路中に含まれるバッファ
回路によって生成される出力の論理状態は、このバッファ回路に供給される入力
信号の論理状態に応答して決定される。バッファ回路の第２の動作モード期間に
おいて、このバッファ回路の出力は、バッファ回路への入力信号の論理状態に関
係なく、高インピーダンス状態、即ち高Ｚ状態にある。
【００１４】
図２を参照すると、これには全体を３０で示したパワーアップ状態用のトライ
ステート回路が示されている。トライステート回路３０はテレビジョン装置１０
に関連して説明されているが、このトライステート回路３０は、任意の電子回路
アプリケーションにおいて適用できるものであることを理解すべきである。トラ
イステート状態回路３０はトライステート・バッファ４０と制御回路または微分
回路５０とを含んでいる。トライステート・バッファ４０は、入力（ＩＮ）４２
、出力（ＯＵＴ）４４、およびイネーブル（Ｅ）ポート４６を有する。入力４２
はデータ／信号源（図示せず）からデータまたは信号を受け取るように適合化さ
れている。出力４４は、入力４２上で受け取ったときのイネーブル・ポート４６
の状態によって決まるデータまたは信号を出力するように適合化されている。
ステート回路が示されている。トライステート回路３０はテレビジョン装置１０
に関連して説明されているが、このトライステート回路３０は、任意の電子回路
アプリケーションにおいて適用できるものであることを理解すべきである。トラ
イステート状態回路３０はトライステート・バッファ４０と制御回路または微分
回路５０とを含んでいる。トライステート・バッファ４０は、入力（ＩＮ）４２
、出力（ＯＵＴ）４４、およびイネーブル（Ｅ）ポート４６を有する。入力４２
はデータ／信号源（図示せず）からデータまたは信号を受け取るように適合化さ
れている。出力４４は、入力４２上で受け取ったときのイネーブル・ポート４６
の状態によって決まるデータまたは信号を出力するように適合化されている。
【００１５】
トライステート・バッファ（即ちバッファ回路）４０に対する制御信号、即ち
イネーブル・ポート４６が高状態または高電圧（論理“１”）のとき、トライス
テート・バッファ４０は高インピーダンス状態になり、従って、開回路として作
用する。イネーブル・ポート４６が高状態にある期間において、入力４２に存在
する如何なるデータまたは信号も出力４２へと通過させる（パスされる）ことは
ない。即ち、バッファ４０によって生成される出力信号は、入力信号の論理状態
とは無関係に高インピーダンス、即ち高Ｚ論理状態になる。イネーブル・ポート
４６が低状態または低電圧（論理“０”）のときは、トライステート・バッファ
４０は入力４２に存在する如何なるデータまたは信号も出力４４へと通過させる
。即ち、バッファ４０によって生成される出力信号は入力信号の論理状態に応答
した論理状態を示す。実際には、入力４２から出力４４へのデータまたは信号の
通過はイネーブル・ポート４６によって制御され、このイネーブル・ポート４６
はこれに供給される電圧によって駆動される。低電圧はイネーブル・ポート４６
の低状態（論理“０”）に対応し、一方、高電圧はイネーブル・ポート４６の高
状態（論理“１”）に対応する。典型的なトライステート・バッファの例として
、約０．７Ｖまたはそれ以下の電圧によってイネーブル・ポート４６が低状態に
入り、約２．０Ｖまたはそれ以上の電圧によってイネーブル・ポート４６が高状
態に入る。
イネーブル・ポート４６が高状態または高電圧（論理“１”）のとき、トライス
テート・バッファ４０は高インピーダンス状態になり、従って、開回路として作
用する。イネーブル・ポート４６が高状態にある期間において、入力４２に存在
する如何なるデータまたは信号も出力４２へと通過させる（パスされる）ことは
ない。即ち、バッファ４０によって生成される出力信号は、入力信号の論理状態
とは無関係に高インピーダンス、即ち高Ｚ論理状態になる。イネーブル・ポート
４６が低状態または低電圧（論理“０”）のときは、トライステート・バッファ
４０は入力４２に存在する如何なるデータまたは信号も出力４４へと通過させる
。即ち、バッファ４０によって生成される出力信号は入力信号の論理状態に応答
した論理状態を示す。実際には、入力４２から出力４４へのデータまたは信号の
通過はイネーブル・ポート４６によって制御され、このイネーブル・ポート４６
はこれに供給される電圧によって駆動される。低電圧はイネーブル・ポート４６
の低状態（論理“０”）に対応し、一方、高電圧はイネーブル・ポート４６の高
状態（論理“１”）に対応する。典型的なトライステート・バッファの例として
、約０．７Ｖまたはそれ以下の電圧によってイネーブル・ポート４６が低状態に
入り、約２．０Ｖまたはそれ以上の電圧によってイネーブル・ポート４６が高状
態に入る。
【００１６】
トライステート・バッファ４０の真理値表は次の通りである。
【表１】
ここで、Ｘ＝任意（ｎｏｔ ｃａｒｅ）
Ｚ＝高インピーダンス状態
【００１７】
制御回路５０は、制御信号、例えば電圧を、イネーブル・ポート４６に供給し
て、そのイネーブル・ポート４６を低状態または高状態の何れかにする。制御回
路はその一方の端部が電圧源に、ここでは５Ｖの電圧源に結合されており、他方
の端部が接地点６０に結合されている。制御回路５０は、直後の（瞬時）パワー
アップ時（即ち、電圧源が定常状態に到達する前の期間中）の短い期間中、最初
イネーブル・ポート４６に低状態を生じさせるように適合化／構成されている。
この短い初期期間中、入力４２のデータまたは信号は出力４４へと通過させられ
る。電圧源からの電圧が制御回路５０に供給されると、制御回路は電圧（好まし
くは比例する電圧）をイネーブル・ポート４６に供給する。制御回路５０の電圧
が遷移（過渡）閾値（例えば、約２．０Ｖ以上）に到達すると、イネーブル・ポ
ート４６は低状態から高状態に変化する。制御回路５０の電圧が定常状態に達し
た後は、制御回路５０は所定の期間におけるイネーブル・ポート４６を高状態に
維持するのに充分な電圧を供給し続ける。この所定の期間は制御回路５０の時定
数（τ）の関数で、これは制御回路５０の種々の構成要素、種々の構成要素の接
続形態、種々の構成要素の値の関数となる。
て、そのイネーブル・ポート４６を低状態または高状態の何れかにする。制御回
路はその一方の端部が電圧源に、ここでは５Ｖの電圧源に結合されており、他方
の端部が接地点６０に結合されている。制御回路５０は、直後の（瞬時）パワー
アップ時（即ち、電圧源が定常状態に到達する前の期間中）の短い期間中、最初
イネーブル・ポート４６に低状態を生じさせるように適合化／構成されている。
この短い初期期間中、入力４２のデータまたは信号は出力４４へと通過させられ
る。電圧源からの電圧が制御回路５０に供給されると、制御回路は電圧（好まし
くは比例する電圧）をイネーブル・ポート４６に供給する。制御回路５０の電圧
が遷移（過渡）閾値（例えば、約２．０Ｖ以上）に到達すると、イネーブル・ポ
ート４６は低状態から高状態に変化する。制御回路５０の電圧が定常状態に達し
た後は、制御回路５０は所定の期間におけるイネーブル・ポート４６を高状態に
維持するのに充分な電圧を供給し続ける。この所定の期間は制御回路５０の時定
数（τ）の関数で、これは制御回路５０の種々の構成要素、種々の構成要素の接
続形態、種々の構成要素の値の関数となる。
【００１８】
換言すれば、制御回路５０は制御信号、即ちイネーブル信号を発生し、バッフ
ァ回路を第１と第２の動作モードのうちの一方で選択的に動作させる。例えば、
第１の動作モードは、バッファ回路が、これに供給される入力信号の各論理状態
に応答して生成される第１と第２の論理状態の一方を有する出力信号を発生する
ように動作する状態に対応する。第２の動作モードは、出力信号が、入力信号の
論理状態とは無関係に第３の論理状態、例えば高インピーダンス状態を呈する状
態に対応する。制御回路は、その制御回路に供給されている動作電力に直接応答
してのみ制御信号を発生する。また、制御回路は、この制御回路に動作電力が供
給された後（供給開始後）の所定の期間中のみバッファ回路を第２の動作モード
で動作させる制御信号を発生する。制御回路は、上記の所定の期間以外の全ての
期間（時間）においてバッファ回路を第１の動作モードで動作させる制御信号を
発生する。
ァ回路を第１と第２の動作モードのうちの一方で選択的に動作させる。例えば、
第１の動作モードは、バッファ回路が、これに供給される入力信号の各論理状態
に応答して生成される第１と第２の論理状態の一方を有する出力信号を発生する
ように動作する状態に対応する。第２の動作モードは、出力信号が、入力信号の
論理状態とは無関係に第３の論理状態、例えば高インピーダンス状態を呈する状
態に対応する。制御回路は、その制御回路に供給されている動作電力に直接応答
してのみ制御信号を発生する。また、制御回路は、この制御回路に動作電力が供
給された後（供給開始後）の所定の期間中のみバッファ回路を第２の動作モード
で動作させる制御信号を発生する。制御回路は、上記の所定の期間以外の全ての
期間（時間）においてバッファ回路を第１の動作モードで動作させる制御信号を
発生する。
【００１９】
従って、制御回路は、この制御回路に供給される動作電力にのみ応答してバッ
ファ回路の動作モードを変更させる制御信号を発生する。バッファ回路の動作モ
ードは他の時点では変化しない、即ち装置の通常動作期間中の如何なる時点でも
変化しない。その結果、バッファ回路の出力の第３の状態、即ち高インピーダン
ス状態は、供給されつつある動作電力にのみ直接応答して、即ちパワーアップ期
間中、およびその後のある有限（限定された）期間にのみ生成される。バッファ
回路の出力の高インピーダンス状態は他の時点（タイミング）では生成されない
、即ち装置の通常動作期間中の如何なる時点でも生成されない。従って、バッフ
ァ回路は、パワーアップ期間のみにおいて、所定の期間に高インピーダンス状態
を生じさせるために利用される。バッファ回路の出力信号は、通常動作モードに
入ることによって第３の論理状態、即ち高インピーダンス状態に応動する動作回
路（演算回路、ｏｐｅｒａｔｉｏｎａｌ ｃｉｒｃｕｉｔｒｙ）に結合される。
高インピーダンス状態がなければ、その動作回路は通常動作モードに適正に入る
ことができないであろう。
ファ回路の動作モードを変更させる制御信号を発生する。バッファ回路の動作モ
ードは他の時点では変化しない、即ち装置の通常動作期間中の如何なる時点でも
変化しない。その結果、バッファ回路の出力の第３の状態、即ち高インピーダン
ス状態は、供給されつつある動作電力にのみ直接応答して、即ちパワーアップ期
間中、およびその後のある有限（限定された）期間にのみ生成される。バッファ
回路の出力の高インピーダンス状態は他の時点（タイミング）では生成されない
、即ち装置の通常動作期間中の如何なる時点でも生成されない。従って、バッフ
ァ回路は、パワーアップ期間のみにおいて、所定の期間に高インピーダンス状態
を生じさせるために利用される。バッファ回路の出力信号は、通常動作モードに
入ることによって第３の論理状態、即ち高インピーダンス状態に応動する動作回
路（演算回路、ｏｐｅｒａｔｉｏｎａｌ ｃｉｒｃｕｉｔｒｙ）に結合される。
高インピーダンス状態がなければ、その動作回路は通常動作モードに適正に入る
ことができないであろう。
【００２０】
図２に示すように、１つの形態では、制御回路５０は抵抗Ｒと電気的に直列に
結合されたキャパシタＣを含んでいる。キャパシタＣは電圧源（図２では“＋５
Ｖ”と示されている）に電気的に結合されており、一方、抵抗Ｒは接地点６０に
電気的に結合されている。図２に示された制御回路５０は直列Ｒ−Ｃ回路である
。イネーブル・ポート４６は制御回路５０の点Ａ（直列結合されたキャパシタＣ
と抵抗Ｒの間）に電気的に結合されている。点Ａの電圧は図３にグラフの形式で
示されている。
結合されたキャパシタＣを含んでいる。キャパシタＣは電圧源（図２では“＋５
Ｖ”と示されている）に電気的に結合されており、一方、抵抗Ｒは接地点６０に
電気的に結合されている。図２に示された制御回路５０は直列Ｒ−Ｃ回路である
。イネーブル・ポート４６は制御回路５０の点Ａ（直列結合されたキャパシタＣ
と抵抗Ｒの間）に電気的に結合されている。点Ａの電圧は図３にグラフの形式で
示されている。
【００２１】
図３を参照すると、これには全体を７０で表した電圧（Ｖ）対時間（ｔ）の関
係のグラフが示されており、制御回路５０の点Ａの電圧が曲線Ａとしてプロット
されている。また、このグラフ７０には全体を８０で表した電圧源の電圧曲線が
示されている。時間０（ｔ＝０）、即ち制御回路５０に電圧が供給される前にお
いて、電圧は０（Ｖ＝０）である。電圧源からの電圧が制御回路５０に供給され
ると、電圧源からの電圧は定常状態（ここでは＋５Ｖ）に到達するまで上昇する
。点Ａの電圧が閾値（約２．０Ｖ）に到達すると、イネーブル・ポート４６は高
状態に変化させられる。電圧源からの電圧が定常状態に到達するのに必要な時間
期間中は、キャパシタＣが充電される。電圧源からの電圧が定常状態に到達する
と、キャパシタＣの電圧（従って点Ａの電圧）は最大値に到達する。定常状態の
期間において点Ａの電圧は減衰し始める。所定の時間期間後、電圧が閾値（約０
．７Ｖ）に減衰すると、イネーブル・ポート４６は高状態から低状態に変化する
。
係のグラフが示されており、制御回路５０の点Ａの電圧が曲線Ａとしてプロット
されている。また、このグラフ７０には全体を８０で表した電圧源の電圧曲線が
示されている。時間０（ｔ＝０）、即ち制御回路５０に電圧が供給される前にお
いて、電圧は０（Ｖ＝０）である。電圧源からの電圧が制御回路５０に供給され
ると、電圧源からの電圧は定常状態（ここでは＋５Ｖ）に到達するまで上昇する
。点Ａの電圧が閾値（約２．０Ｖ）に到達すると、イネーブル・ポート４６は高
状態に変化させられる。電圧源からの電圧が定常状態に到達するのに必要な時間
期間中は、キャパシタＣが充電される。電圧源からの電圧が定常状態に到達する
と、キャパシタＣの電圧（従って点Ａの電圧）は最大値に到達する。定常状態の
期間において点Ａの電圧は減衰し始める。所定の時間期間後、電圧が閾値（約０
．７Ｖ）に減衰すると、イネーブル・ポート４６は高状態から低状態に変化する
。
【００２２】
トライステート・バッファ４０が（回路の時定数に対応する）任意所望の所定
の時間期間において高状態に維持されるような任意の値の時定数を設定するよう
にＲとＣの値が選定されればよいことを理解すべきである。同様に、他の回路構
成であっても同じまたは類似のタイミングを与えることを理解すべきである。他
の回路の種々の構成要素の値は、本発明の原理に従って任意の所定の時間期間を
設定するように可変である。
の時間期間において高状態に維持されるような任意の値の時定数を設定するよう
にＲとＣの値が選定されればよいことを理解すべきである。同様に、他の回路構
成であっても同じまたは類似のタイミングを与えることを理解すべきである。他
の回路の種々の構成要素の値は、本発明の原理に従って任意の所定の時間期間を
設定するように可変である。
【００２３】
この発明を好ましい設計および／または構成を有するものとして説明したが、
本発明はここで開示した考え方および範囲内でさらに変更可能である。従って、
本願発明はこの基本原理を使用した発明のすべての変形、用途、適用例も包含す
ることを意図している。さらに、本願発明はここで開示した事項から発展したも
ので、本発明に関連する技術分野で公知にまたは通常の実施の範囲内に入るよう
なもので且つ本願の請求の範囲に含まれるものも包含することを意図している。
本発明はここで開示した考え方および範囲内でさらに変更可能である。従って、
本願発明はこの基本原理を使用した発明のすべての変形、用途、適用例も包含す
ることを意図している。さらに、本願発明はここで開示した事項から発展したも
ので、本発明に関連する技術分野で公知にまたは通常の実施の範囲内に入るよう
なもので且つ本願の請求の範囲に含まれるものも包含することを意図している。
【図１】
図１は本発明が用いられる典型例の装置のブロック図である。
【図２】
図２は本発明の回路図である。
【図３】
図３は図２の回路の点“Ａ”の電圧の時間による変化を示すグラフである。
─────────────────────────────────────────────────────
フロントページの続き
(81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，
ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ
Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ
，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，
ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ
Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ
，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，
ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ，
ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ
Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ
，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，
ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，Ｋ
Ｅ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ
，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，
ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ
Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ
，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，
ＹＵ，ＺＡ，ＺＷ
Claims (5)
- 【請求項１】 第１の動作モードと第２の動作モードとを有するバッファ回
路であって、上記第１の動作モード期間においてこのバッファ回路によって生成
された出力信号は入力信号のそれぞれの論理状態に応答して第１と第２の論理状
態のうちの一方を呈し、上記第２の動作モード期間において上記出力信号は入力
信号の論理状態に関係なく第３の論理状態を呈する上記バッファ回路と、 上記バッファ回路を上記第１と第２の動作モードのうちの一方で選択的に動作
させるための制御信号を発生する制御回路と、 を含み、 上記制御回路は、この制御回路に供給される動作電力にのみ直接応答して制御
信号を発生するよう動作し、 上記制御回路は、この制御回路に動作電力が供給された後の所定の期間のみ上
記バッファ回路を第２の動作モードで動作させる制御信号を発生し、 上記制御回路は、上記所定の期間以外の全ての時間において上記バッファ回路
を第１の動作モードで動作させる制御信号を発生するものである、 装置。 - 【請求項２】 さらに、上記バッファ回路によって生成された出力信号を受
け取るように結合され、このバッファ回路によって生成された出力信号の第３の
論理状態に応答して、動作電力が供給された後に通常の動作モードに入る動作回
路を含む、請求項１に記載の装置。 - 【請求項３】 上記制御回路は微分器を含み、この微分器は動作電圧源と基
準レベルの間に直列結合された抵抗およびキャパシタを含むものである、請求項
２に記載の装置。 - 【請求項４】 上記制御信号は上記抵抗と上記キャパシタの間の回路接続点
に発生するものである、請求項３に記載の装置。 - 【請求項５】 上記キャパシタの一方の端子は上記動作電圧源に電気的に結
合されており、上記抵抗の一方の端子は間に基準レベルに電気的に結合されてい
るものである、請求項４に記載の装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14442299P | 1999-07-16 | 1999-07-16 | |
| US60/144,422 | 1999-07-16 | ||
| PCT/US2000/019258 WO2001006655A1 (en) | 1999-07-16 | 2000-07-14 | Tristate circuit for power up conditions |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003533903A true JP2003533903A (ja) | 2003-11-11 |
| JP2003533903A5 JP2003533903A5 (ja) | 2007-08-16 |
| JP4891504B2 JP4891504B2 (ja) | 2012-03-07 |
Family
ID=22508525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001510991A Expired - Lifetime JP4891504B2 (ja) | 1999-07-16 | 2000-07-14 | パワーアップ状態用のトライステート回路 |
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| Country | Link |
|---|---|
| EP (1) | EP1196995B1 (ja) |
| JP (1) | JP4891504B2 (ja) |
| KR (1) | KR100727570B1 (ja) |
| CN (1) | CN1218486C (ja) |
| AU (1) | AU6214700A (ja) |
| DE (1) | DE60006967T2 (ja) |
| MX (1) | MXPA02000553A (ja) |
| WO (1) | WO2001006655A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110492716A (zh) * | 2018-05-14 | 2019-11-22 | Asm Ip控股有限公司 | 隔离系统和基底加工设备 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103746681B (zh) * | 2013-12-24 | 2017-06-30 | 北京时代民芯科技有限公司 | 一种cmos器件电源上下电输出三态控制电路 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54158843A (en) * | 1978-06-06 | 1979-12-15 | Nippon Telegr & Teleph Corp <Ntt> | Power-on reset circuit |
| JPH05184066A (ja) * | 1992-01-07 | 1993-07-23 | Mitsubishi Electric Corp | 出力ドライブ回路 |
| JPH05315921A (ja) * | 1992-04-02 | 1993-11-26 | Nec Corp | 出力回路 |
| JPH0675668A (ja) * | 1992-08-25 | 1994-03-18 | Nec Corp | 出力回路 |
| JPH10188560A (ja) * | 1996-12-20 | 1998-07-21 | Fujitsu Ltd | 半導体集積回路 |
| JP2000278110A (ja) * | 1999-03-23 | 2000-10-06 | Toshiba Corp | 半導体集積回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4210829A (en) * | 1978-10-02 | 1980-07-01 | National Semiconductor Corporation | Power up circuit with high noise immunity |
| JPS60116223A (ja) * | 1983-11-28 | 1985-06-22 | Hitachi Ltd | ドライステ−トゲ−トの保護回路 |
| US4871926A (en) * | 1988-09-06 | 1989-10-03 | Motorola, Inc. | Low power, three state power up circuit |
-
2000
- 2000-07-14 EP EP00948677A patent/EP1196995B1/en not_active Expired - Lifetime
- 2000-07-14 KR KR1020027000030A patent/KR100727570B1/ko active IP Right Grant
- 2000-07-14 MX MXPA02000553A patent/MXPA02000553A/es active IP Right Grant
- 2000-07-14 CN CN008103992A patent/CN1218486C/zh not_active Expired - Lifetime
- 2000-07-14 AU AU62147/00A patent/AU6214700A/en not_active Abandoned
- 2000-07-14 WO PCT/US2000/019258 patent/WO2001006655A1/en active IP Right Grant
- 2000-07-14 JP JP2001510991A patent/JP4891504B2/ja not_active Expired - Lifetime
- 2000-07-14 DE DE60006967T patent/DE60006967T2/de not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP1196995B1 (en) | 2003-12-03 |
| CN1218486C (zh) | 2005-09-07 |
| MXPA02000553A (es) | 2002-07-02 |
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