JPH05184066A - 出力ドライブ回路 - Google Patents
出力ドライブ回路Info
- Publication number
- JPH05184066A JPH05184066A JP4000884A JP88492A JPH05184066A JP H05184066 A JPH05184066 A JP H05184066A JP 4000884 A JP4000884 A JP 4000884A JP 88492 A JP88492 A JP 88492A JP H05184066 A JPH05184066 A JP H05184066A
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- Japan
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- power
- output
- input
- power supply
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- Pending
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Abstract
(57)【要約】
【構成】 この発明に係る出力ドライブ回路は、電力を
供給する第１の電源Ａと第２の電源Ｂと、第２の電源Ｂ
の正常出力を検出してパワーグッド信号８を出力するパ
ワー検出手段１と、パワー検出手段１により、パワーグ
ッド信号８が出力されている場合に、第１の電源Ａに基
づいて生成されたデータ信号１３を出力し、パワーグッ
ド信号８が出力されていない場合に、ハイインピーダン
ス状態とするトライステートの出力手段２を備えたもの
である。 【効果】 第２の電源Ｂが第１の電源Ａより遅れて投入
される場合でも、第２の電源Ｂが正常出力になるまで、
出力手段２がハイインピーダンス状態になっているの
で、入力ＩＣ６の入力レベルは抵抗Ｒを介し、電源Ｂの
電位を保てるため、これを入力する回路５を破壊した
り、誤動作させることがなくなる。
供給する第１の電源Ａと第２の電源Ｂと、第２の電源Ｂ
の正常出力を検出してパワーグッド信号８を出力するパ
ワー検出手段１と、パワー検出手段１により、パワーグ
ッド信号８が出力されている場合に、第１の電源Ａに基
づいて生成されたデータ信号１３を出力し、パワーグッ
ド信号８が出力されていない場合に、ハイインピーダン
ス状態とするトライステートの出力手段２を備えたもの
である。 【効果】 第２の電源Ｂが第１の電源Ａより遅れて投入
される場合でも、第２の電源Ｂが正常出力になるまで、
出力手段２がハイインピーダンス状態になっているの
で、入力ＩＣ６の入力レベルは抵抗Ｒを介し、電源Ｂの
電位を保てるため、これを入力する回路５を破壊した
り、誤動作させることがなくなる。
Description
【０００１】
【産業上の利用分野】本発明は、出力ドライブ回路に関
し、たとえば、電源電圧の立上がり時における誤動作
と、ＩＣの破壊を防止するようにした出力ドライブ回路
に関するものである。
し、たとえば、電源電圧の立上がり時における誤動作
と、ＩＣの破壊を防止するようにした出力ドライブ回路
に関するものである。
【０００２】
【従来の技術】従来より、半導体回路の外部に接続され
る機器類、例えば、リレー、発光ダイオード、レシーバ
ＩＣ等を駆動するために、駆動される機器の特性に合わ
せて、高電圧、高電流をも扱えるドライブ用トランジス
タを組み込んだ出力ドライブ回路が使用されている。図
５は、従来の出力ドライブ回路の一例であり、２は出力
バッファ、３は出力ＩＣ、４は電源Ａ、５は入力バッフ
ァ、６は入力ＩＣ、７は電源Ｂである。このように、出
力ＩＣ３と入力ＩＣ６を別々に電源Ａ、Ｂで管理してい
るシステムでは、電源Ａのみが供給されている場合であ
って、出力バッファ２がハイ信号“Ｈ”を出力している
と入力ＩＣ６の入力バッファ５にはそのハイ信号が先に
入力されていて、その後、電源Ｂが投入されることにな
り、入力バッファ５が破壊される場合があった。図６
は、この問題点を解決するための回路を示す図であり、
図６は、特開平３−５０９１４号に記載されたような従
来の出力ドライブ回路の代表的な例であるＡＮＤ型出力
ドライブ回路を示している。図６において、電源Ｂの立
上がり時に出力信号の“０”レベルを保障するために、
パワーオンリセットＩＣ１がＡＮＤゲート２の入力端子
のうちの１つに接続されている。すなわち、上述した従
来の出力ドライブ回路は、電源Ｂの立上がり時に、ＡＮ
Ｄゲート２の出力トランジスタをオフ状態にするため
に、パワーオンリセットＩＣ１をＡＮＤゲート２の入力
端子の１つに接続している。
る機器類、例えば、リレー、発光ダイオード、レシーバ
ＩＣ等を駆動するために、駆動される機器の特性に合わ
せて、高電圧、高電流をも扱えるドライブ用トランジス
タを組み込んだ出力ドライブ回路が使用されている。図
５は、従来の出力ドライブ回路の一例であり、２は出力
バッファ、３は出力ＩＣ、４は電源Ａ、５は入力バッフ
ァ、６は入力ＩＣ、７は電源Ｂである。このように、出
力ＩＣ３と入力ＩＣ６を別々に電源Ａ、Ｂで管理してい
るシステムでは、電源Ａのみが供給されている場合であ
って、出力バッファ２がハイ信号“Ｈ”を出力している
と入力ＩＣ６の入力バッファ５にはそのハイ信号が先に
入力されていて、その後、電源Ｂが投入されることにな
り、入力バッファ５が破壊される場合があった。図６
は、この問題点を解決するための回路を示す図であり、
図６は、特開平３−５０９１４号に記載されたような従
来の出力ドライブ回路の代表的な例であるＡＮＤ型出力
ドライブ回路を示している。図６において、電源Ｂの立
上がり時に出力信号の“０”レベルを保障するために、
パワーオンリセットＩＣ１がＡＮＤゲート２の入力端子
のうちの１つに接続されている。すなわち、上述した従
来の出力ドライブ回路は、電源Ｂの立上がり時に、ＡＮ
Ｄゲート２の出力トランジスタをオフ状態にするため
に、パワーオンリセットＩＣ１をＡＮＤゲート２の入力
端子の１つに接続している。
【０００３】
【発明が解決しようとする課題】従来の出力ドライブ回
路は、図５、図６のように構成されていたので、たとえ
ば、図５に示した出力ドライブ回路では、入力ＩＣを破
壊する恐れがあった。また、図６に示した出力ドライブ
回路では、パワーグッド信号が出力されるまで出力バッ
ファからの出力はロー信号“Ｌ”に保たれるが、入力バ
ッファがハイ信号“Ｈ”を有意とする回路構成になって
いる場合に、電源Ｂの投入時に出力バッファからのロー
信号“Ｌ”を入力してしまうので、入力ＩＣが誤動作す
る恐れがあった。
路は、図５、図６のように構成されていたので、たとえ
ば、図５に示した出力ドライブ回路では、入力ＩＣを破
壊する恐れがあった。また、図６に示した出力ドライブ
回路では、パワーグッド信号が出力されるまで出力バッ
ファからの出力はロー信号“Ｌ”に保たれるが、入力バ
ッファがハイ信号“Ｈ”を有意とする回路構成になって
いる場合に、電源Ｂの投入時に出力バッファからのロー
信号“Ｌ”を入力してしまうので、入力ＩＣが誤動作す
る恐れがあった。
【０００４】この発明は、以上のような問題点を解決す
るためになされたもので、入力回路を破壊することな
く、しかも、入力回路が誤動作しないような出力信号を
発生する出力ドライブ回路を得ることを目的としてい
る。
るためになされたもので、入力回路を破壊することな
く、しかも、入力回路が誤動作しないような出力信号を
発生する出力ドライブ回路を得ることを目的としてい
る。
【０００５】
【課題を解決するための手段】この発明に係る出力ドラ
イブ回路は、以下の要素を有するものである。（ａ）電
力を供給する第１の電源Ａと第２の電源Ｂ、（ｂ）第２
の電源Ｂの正常出力を検出してパワーグッド信号を出力
するパワー検出手段、（ｃ）パワー検出手段により、パ
ワーグッド信号が出力されている場合に、第１の電源Ａ
に基づいて生成された所定の信号を出力し、パワーグッ
ド信号が出力されていない場合に、ハイインピーダンス
状態にする出力手段。
イブ回路は、以下の要素を有するものである。（ａ）電
力を供給する第１の電源Ａと第２の電源Ｂ、（ｂ）第２
の電源Ｂの正常出力を検出してパワーグッド信号を出力
するパワー検出手段、（ｃ）パワー検出手段により、パ
ワーグッド信号が出力されている場合に、第１の電源Ａ
に基づいて生成された所定の信号を出力し、パワーグッ
ド信号が出力されていない場合に、ハイインピーダンス
状態にする出力手段。
【０００６】
【作用】この発明において、第２の電源Ｂが第１の電源
Ａより遅れて投入される場合でも、第２の電源Ｂが正常
出力になるまで、出力手段がハイインピーダンス状態に
なるので、これを入力する回路を破壊したり、誤動作さ
せることがなくなる。
Ａより遅れて投入される場合でも、第２の電源Ｂが正常
出力になるまで、出力手段がハイインピーダンス状態に
なるので、これを入力する回路を破壊したり、誤動作さ
せることがなくなる。
【０００７】
【実施例】実施例１．この発明に係る出力ドライブ回路
の一実施例を図１に基づき説明する。図において、１
は、電源Ｂに対するパワーオンリセットＩＣ、２は、出
力バッファ、３は、出力バッファ２を有する出力ＩＣ、
４は、出力ＩＣ３に電力を供給する電源Ａ、５は、入力
バッファ、６は、入力バッファ５を有する入力ＩＣ、７
は、入力ＩＣ６に電力を供給する電源Ｂである。また、
Ｒは電源Ｂに接続された抵抗である。
の一実施例を図１に基づき説明する。図において、１
は、電源Ｂに対するパワーオンリセットＩＣ、２は、出
力バッファ、３は、出力バッファ２を有する出力ＩＣ、
４は、出力ＩＣ３に電力を供給する電源Ａ、５は、入力
バッファ、６は、入力バッファ５を有する入力ＩＣ、７
は、入力ＩＣ６に電力を供給する電源Ｂである。また、
Ｒは電源Ｂに接続された抵抗である。
【０００８】次に、動作について説明する。出力バッフ
ァ２は、トライステートの状態を有し、ハイ信号“Ｈ”
とロー信号“Ｌ”とハイインピーダンス状態を出力する
ことができる。この出力バッファ２は、パワーオンリセ
ットＩＣ１からの電源Ｂのパワーグッド信号８により、
ゲートされている。出力ＩＣ３が電源Ａにより電力を供
給されており、入力ＩＣ６は電源Ｂにより電力を供給さ
れていない場合の状態について考えて見ると、パワーオ
ンリセットＩＣ１の電源Ｂからのパワーグッド信号８
は、オフされているため、出力バッファは、ハイインピ
ーダンス状態になる。この時、電源Ｂが電源オンとされ
た場合、パワーオンリセットＩＣ１により、電源Ｂのパ
ワーグッド信号８がオフからオンになるまでの間は電源
Ｂからの電力は抵抗Ｒを介して入力バッファ５に入力さ
れることになる。したがって、入力バッファ５への入力
は、電源Ｂの電源投入と同時に電力が抵抗Ｒを介して入
力されることになり、入力バッファ５がハイ有意の信号
待ちをしている場合でも、誤動作することがなくなる。
ァ２は、トライステートの状態を有し、ハイ信号“Ｈ”
とロー信号“Ｌ”とハイインピーダンス状態を出力する
ことができる。この出力バッファ２は、パワーオンリセ
ットＩＣ１からの電源Ｂのパワーグッド信号８により、
ゲートされている。出力ＩＣ３が電源Ａにより電力を供
給されており、入力ＩＣ６は電源Ｂにより電力を供給さ
れていない場合の状態について考えて見ると、パワーオ
ンリセットＩＣ１の電源Ｂからのパワーグッド信号８
は、オフされているため、出力バッファは、ハイインピ
ーダンス状態になる。この時、電源Ｂが電源オンとされ
た場合、パワーオンリセットＩＣ１により、電源Ｂのパ
ワーグッド信号８がオフからオンになるまでの間は電源
Ｂからの電力は抵抗Ｒを介して入力バッファ５に入力さ
れることになる。したがって、入力バッファ５への入力
は、電源Ｂの電源投入と同時に電力が抵抗Ｒを介して入
力されることになり、入力バッファ５がハイ有意の信号
待ちをしている場合でも、誤動作することがなくなる。
【０００９】パワーグッド信号８がオンになった場合
は、出力バッファ２は出力バッファ２に入力されるデー
タ信号１３のハイ信号又はロー信号をそのまま出力する
ことになる。この場合、電源Ｂは正常にたちあがってい
るので、入力バッファ５は出力バッファ２からの出力を
入力して正常に動作する。
は、出力バッファ２は出力バッファ２に入力されるデー
タ信号１３のハイ信号又はロー信号をそのまま出力する
ことになる。この場合、電源Ｂは正常にたちあがってい
るので、入力バッファ５は出力バッファ２からの出力を
入力して正常に動作する。
【００１０】実施例２．次に、図２に基いてこの発明の
他の実施例である出力バッファの周辺回路について説明
する。図２において、９はゲート信号、１１は出力ＩＣ
３の出力端子をテストするためのテスト信号である。ま
た、１２は、同じく出力端子をイネーブルにするイネー
ブル信号である。さらに、１０は、テスト信号とイネー
ブル信号とパワーグッド信号の信号の論理和を取るＯＲ
回路１０である。この回路図が示すように、出力バッフ
ァ２はテスト信号が有意でなく（ロ−信号”Ｌ”）、か
つイネーブル信号、パワーグッド信号がともに有意（ロ
−信号”Ｌ”）となった場合に、データ信号１３を出力
する。これらテスト信号が有意（ハイ信号”Ｈ”）にな
る場合と、テスト信号が有意でなく（ロー信号”Ｌ”）
ても、イネーブル信号、パワーグッド信号のいずれの信
号も有意にならない場合には、出力バッファはハイイン
ピーダンスとなっている。この例は、出力バッファ２が
もともとテスト信号やイネーブル信号によりゲートされ
ているところに、パワーグッド信号８によるゲートも加
えたものである。したがって、実施例１のように出力バ
ッファ２を特別に設ける必要はなく、すでに存在してい
る出力バッファ２（及びＯＲ回路１０）に、パワーグッ
ド信号８を加えるだけですむ。
他の実施例である出力バッファの周辺回路について説明
する。図２において、９はゲート信号、１１は出力ＩＣ
３の出力端子をテストするためのテスト信号である。ま
た、１２は、同じく出力端子をイネーブルにするイネー
ブル信号である。さらに、１０は、テスト信号とイネー
ブル信号とパワーグッド信号の信号の論理和を取るＯＲ
回路１０である。この回路図が示すように、出力バッフ
ァ２はテスト信号が有意でなく（ロ−信号”Ｌ”）、か
つイネーブル信号、パワーグッド信号がともに有意（ロ
−信号”Ｌ”）となった場合に、データ信号１３を出力
する。これらテスト信号が有意（ハイ信号”Ｈ”）にな
る場合と、テスト信号が有意でなく（ロー信号”Ｌ”）
ても、イネーブル信号、パワーグッド信号のいずれの信
号も有意にならない場合には、出力バッファはハイイン
ピーダンスとなっている。この例は、出力バッファ２が
もともとテスト信号やイネーブル信号によりゲートされ
ているところに、パワーグッド信号８によるゲートも加
えたものである。したがって、実施例１のように出力バ
ッファ２を特別に設ける必要はなく、すでに存在してい
る出力バッファ２（及びＯＲ回路１０）に、パワーグッ
ド信号８を加えるだけですむ。
【００１１】実施例３．次にこの発明にかかる出力ドラ
イブ回路の他の実施例を説明する。図３において、５
は、フリップフロップである。この例においても、電源
Ｂが切れている時は、出力ＩＣ３の出力は、ハイインピ
ーダンスになり、フリップフロップ５の入力データは、
抵抗Ｒを介し接地されるため、入力ＩＣ６の破壊を防げ
る。電源Ｂの電源投入時には、抵抗Ｒを介してその電力
が供給され、フリップフロップ５がハイ有意の信号を待
っている場合でも誤動作することがなくなる。
イブ回路の他の実施例を説明する。図３において、５
は、フリップフロップである。この例においても、電源
Ｂが切れている時は、出力ＩＣ３の出力は、ハイインピ
ーダンスになり、フリップフロップ５の入力データは、
抵抗Ｒを介し接地されるため、入力ＩＣ６の破壊を防げ
る。電源Ｂの電源投入時には、抵抗Ｒを介してその電力
が供給され、フリップフロップ５がハイ有意の信号を待
っている場合でも誤動作することがなくなる。
【００１２】実施例４．実施例１、実施例３において
は、抵抗Ｒは入力ＩＣの外側にある場合を示したが、こ
の抵抗は入力ＩＣの中に組み込まれている場合でもよ
い。図４は、抵抗Ｒが入力ＩＣの中に組み込まれている
場合を示す図であり、（ａ）は実施例１に対応し、
（ｂ）は実施例３に対応する場合の図である。
は、抵抗Ｒは入力ＩＣの外側にある場合を示したが、こ
の抵抗は入力ＩＣの中に組み込まれている場合でもよ
い。図４は、抵抗Ｒが入力ＩＣの中に組み込まれている
場合を示す図であり、（ａ）は実施例１に対応し、
（ｂ）は実施例３に対応する場合の図である。
【００１３】実施例５．上記実施例において、出力バッ
ファ３、入力バッファ５は、ドライブ用トランジスタ回
路あるいはフリップフロップ回路の場合を示したが、そ
の他のアンド回路、オア回路、あるいはその他の論理回
路でもかまわない。
ファ３、入力バッファ５は、ドライブ用トランジスタ回
路あるいはフリップフロップ回路の場合を示したが、そ
の他のアンド回路、オア回路、あるいはその他の論理回
路でもかまわない。
【００１４】実施例６．上記実施例では、出力バッファ
３と入力バッファ５が、それぞれ１個の場合を示した
が、複数個存在する場合でもかまわない。あるいは、ひ
とつの出力バッファ３から複数の入力バッファ５をドラ
イブする場合でもかまわない。あるいは、複数の出力バ
ッファから１つの入力バッファ５に出力を供給するよう
な場合でもかまわない。
３と入力バッファ５が、それぞれ１個の場合を示した
が、複数個存在する場合でもかまわない。あるいは、ひ
とつの出力バッファ３から複数の入力バッファ５をドラ
イブする場合でもかまわない。あるいは、複数の出力バ
ッファから１つの入力バッファ５に出力を供給するよう
な場合でもかまわない。
【００１５】実施例７．上記実施例では、入出力側とも
ＩＣの場合を示したが、入力側、出力側のいずれか、あ
るいは、両方とも、ＩＣやＬＳＩでなくてもよく、一方
あるいは両方とも基板回路であってもかまわない。
ＩＣの場合を示したが、入力側、出力側のいずれか、あ
るいは、両方とも、ＩＣやＬＳＩでなくてもよく、一方
あるいは両方とも基板回路であってもかまわない。
【００１６】
【発明の効果】この発明に係る出力ドライブ回路によれ
ば、出力バッファをトライステート回路で構成し、電源
からの電圧が正常に出力されていないときに、出力バッ
ファはハイインピーダンスになり、入力ＩＣは、抵抗Ｒ
を介し、電源Ｂによる同一電位レベルを入力する事にな
るので、入力バッファの破壊を防ぐと共に、誤動作を防
止することができる。
ば、出力バッファをトライステート回路で構成し、電源
からの電圧が正常に出力されていないときに、出力バッ
ファはハイインピーダンスになり、入力ＩＣは、抵抗Ｒ
を介し、電源Ｂによる同一電位レベルを入力する事にな
るので、入力バッファの破壊を防ぐと共に、誤動作を防
止することができる。
【図１】この発明に係る出力ドライブ回路の一実施例を
示す図。
示す図。
【図２】この発明に係る出力ドライブ回路の他の実施例
の出力バッファの周辺回路を示す図。
の出力バッファの周辺回路を示す図。
【図３】この発明に係る出力ドライブ回路の他の実施例
を示す図。
を示す図。
【図４】この発明に係る出力ドライブ回路の入力側回路
の他の実施例を示す図。
の他の実施例を示す図。
【図５】従来の出力ドライブ回路を示す図。
【図６】従来の出力ドライブ回路を示す図。
１ パワーオンリセットＩＣ ２ 出力バッファ ３ 出力ＩＣ ４ 電源Ａ ５ 入力バッファ ６ 入力ＩＣ ７ 電源Ｂ ８ パワーグッド信号 ９ ゲート信号 １０ ＯＲ回路 １１ テスト信号 １２ イネーブル信号 １３ データ信号
Claims (1)
- 【請求項１】 以下の要素を有する出力ドライブ回路 （ａ）電力を供給する第１と第２の電源、 （ｂ）第２の電源の正常出力を検出してパワーグッド信
号を出力するパワー検出手段、 （ｃ）パワー検出手段により、パワーグッド信号が出力
されている場合に、第１の電源に基づいて生成された所
定の信号を出力し、パワーグッド信号が出力されていな
い場合に、ハイインピーダンス状態にする出力手段。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4000884A JPH05184066A (ja) | 1992-01-07 | 1992-01-07 | 出力ドライブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4000884A JPH05184066A (ja) | 1992-01-07 | 1992-01-07 | 出力ドライブ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05184066A true JPH05184066A (ja) | 1993-07-23 |
Family
ID=11486102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4000884A Pending JPH05184066A (ja) | 1992-01-07 | 1992-01-07 | 出力ドライブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05184066A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003533903A (ja) * | 1999-07-16 | 2003-11-11 | トムソン ライセンシング ソシエテ アノニム | パワーアップ状態用のトライステート回路 |
| JP2020141296A (ja) * | 2019-02-28 | 2020-09-03 | ファナック株式会社 | グリッチ除去回路及び電子装置 |
-
1992
- 1992-01-07 JP JP4000884A patent/JPH05184066A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003533903A (ja) * | 1999-07-16 | 2003-11-11 | トムソン ライセンシング ソシエテ アノニム | パワーアップ状態用のトライステート回路 |
| JP4891504B2 (ja) * | 1999-07-16 | 2012-03-07 | トムソン ライセンシング | パワーアップ状態用のトライステート回路 |
| JP2020141296A (ja) * | 2019-02-28 | 2020-09-03 | ファナック株式会社 | グリッチ除去回路及び電子装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |