KR20000022620A

KR20000022620A - 증폭 회로 및 이 증폭 회로에 있어서의 신호의 증폭 방법

Info

Publication number: KR20000022620A
Application number: KR1019990015152A
Authority: KR
Inventors: 가나스기마사미
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 1998-09-17
Filing date: 1999-04-28
Publication date: 2000-04-25
Also published as: JP2000101355A; US6163219A

Abstract

본 발명의 목적은 귀환로의 저항값을 낮추는 것에 의해 증폭율을 저하시키지 않고 단시간에 신호의 입력부의 전위를 임계치 레벨로 하는 증폭 회로를 제공하는데 있다.

증폭 회로(100a)에 있어서, 제로로 클램프된 노드(Pi1)의 전위가 증폭부(10)의 임계치 레벨까지 회복하는 기간 중, 귀환 저항(20a)의 트랜스퍼 게이트(60)가 온됨으로써 그 저항값을 저하시키고, 전하를 고속으로 노드(Po0)로부터 노드(Pi1)에 공급하여, 노드(Pi1)의 전위를 회복시킨다. 노드(Pi1)의 전위가 회복되면 트랜스퍼 게이트(60)는 오프가 되고, 트랜지스터(11, 12)로 이루어진 증폭부(10)는 AC 결합 커패시터(50)를 통해 입력하는 신호를 증폭하여 노드(Po0)로부터 출력한다.

Description

증폭 회로 및 이 증폭 회로에 있어서의 신호의 증폭 방법{AMPLIFICATION CIRCUIT AND INTEGRATED CIRCUIT HAVING SUCH AND CONTROLLING METHOD OF THE AMPLIFICATION CIRCUIT}

본 발명은 증폭 회로에 관한 것이며, 특히 내부에 귀환 저항과 파워 세이브 회로를 가지고, AC 결합 커패시터를 통해 입력하는 아날로그 신호를 증폭하는 증폭 회로에 관한 것이다. 또한, 본 발명은 상기 증폭 회로를 구비한 반도체 집적 회로에 관한 것이다.

최근, 반도체 기술의 고도화에 따라 1개의 LSI 상에 아날로그 회로와 디지털 회로를 형성하고, 시스템 온 칩으로서 시스템 동작의 고속화, 다기능화를 도모한 것이 증가하고 있다. 이러한 LSI에서는 내부에 귀환 저항과 파워 세이브 회로를 배치하고 AC 결합 커패시터를 통해 입력하는 아날로그 신호를 고효율로 증폭하는 증폭 회로가 사용되는 경우가 많다. 그리고, 시스템 동작을 한층 더 고속화를 위해 이 증폭 회로의 기동 시간의 고속화가 요망되고 있다.

도 1은 종래예의 증폭 회로(90)의 구성도이다. 이 증폭 회로(90)는 AC 결합 커패시터(50)를 통해 입력하는 아날로그 신호를 증폭한다.

도 1에 도시된 바와 같이, 증폭 회로(90)는 증폭부(10), 귀환 저항(20), 파워 세이브 회로(40) 등으로 구성된다.

증폭부(10)의 귀환로에는 귀환 저항(20)이 설치되어 있다. 증폭부(10)의 임계치 레벨(threshold level)은 귀환 저항(20)에 의해 증폭부(10)를 구성하는 N 채널 트랜지스터(12) 및 P 채널 트랜지스터(11)의 드레인 전류가 평형하는 레벨로 정해진다(약 1/ 2 VDD). 단, P 채널 트랜지스터(11)와 N 채널 트랜지스터(12)로 이루어지는 인버터로서, P 채널 트랜지스터(11)의 채널 길이와 N 채널 트랜지스터(12)의 채널 길이의 비율이 2:1 인 경우에만, 트랜지스터의 제조법으로 임계치 레벨은 크게 변한다. 증폭 회로(90)에서는 귀환 저항(20)의 저항값이 클수록 증폭부(10)의 신호 증폭율이 증대하므로, 고 저항값의 귀환 저항(20)이 이용된다.

파워 세이브 회로(40)는 노드(Pi1)의 전위를 제로로 클램프함으로써 증폭 회로(90)의 소비 전력을 감소화하는 회로이고, 소스 단자가 접지에 접속되어 있는 N 채널 트랜지스터(41)로 구성된다. 파워 세이브 회로(40)에는 외부로부터 파워 세이브 신호 PD가 부여된다. 이 파워 세이브 신호 PD가 하이 레벨일 때, 트랜지스터(41)가 온이 되고, 신호 입력부인 노드(Pi1)의 전위를 제로로 클램프한다. 노드(Pi1)의 전위가 제로일 때는 증폭부(10)의 P 채널 트랜지스터(11)가 온이고, N 채널 트랜지스터(12)가 오프이기 때문에 노드(Po0)의 전위는 VDD와 동일 레벨이 된다.

증폭 회로(90)가 기동할 때, 파워 세이브 신호 PD가 로우 레벨이 되어 트랜지스터(41)를 오프로 한다. 따라서, 전위가 VDD인 노드(Po0)로부터 귀환 저항(20)을 통해 전위가 제로인 노드(Pi1)에 전하가 공급되고, 노드(Pi1)의 전위가 증폭부(10)의 임계치 레벨인 약 1/ 2 VDD까지 회복한다. 노드(Pi1)에 전하가 공급되는데 따라 노드(Po0)의 전위는 약 1/ 2 VDD까지 저하하여 노드(Pi1)의 전위와 평형이 된다.

그리고, 노드(Pi1)가 임계치 레벨이 되면, 증폭부(10)는 신호 증폭 동작을 개시하고, AC 결합 용량인 커패시터(50)를 통해 증폭 회로(90)에 입력하는 아날로그 신호는 증폭부(10)에서 반전 증폭된 후, 노드(Po0)를 통해 출력된다.

그러나, 종래예의 증폭 회로(90)에서는, 기동시에 파워 세이브 회로(40)에 의해 제로로 클램프된 노드(Pi1)의 전위가 증폭부(10)의 임계치 레벨인 약 1/ 2 VDD까지 회복하는데, 노드(Po0)로부터 노드(Pi1)로 귀환하는 전하가 고 저항값의 귀환 저항(20)을 통과하기 위해서 긴 전위 회복 시간이 필요하게 되는 문제가 있었다.

또한, 전위 회복 시간을 단축하기 위해서 귀환 저항(20)의 저항값을 낮추면 증폭부(10)의 증폭율이 작아지고, 또한 소비 전력이 증대한다고 하는 문제가 있었다.

상기 문제점을 감안하여, 본 발명은 신호의 입력부의 전위 회복 기간만 귀환로의 저항값을 낮춤으로써 증폭율을 저하시키지 않고 단시간에 입력부의 전위를 임계치 레벨로 하는 증폭 회로를 제공하는 것을 제1 과제로 한다.

또한, 본 발명은 상기의 같은 증폭 회로를 구비한 반도체 집적 회로를 제공하는 것을 제2 과제로 한다.

도 1은 종래예의 증폭 회로의 구성도.

도 2는 본 발명의 증폭 회로가 적용된 반도체 집적 회로를 나타내는 도면.

도 3은 본 발명의 제1 실시예의 증폭 회로의 구성도.

도 4는 증폭 회로내의 노드의 전위와 활성화 신호 SWON 및 파워 세이브 신호 PD의 관계를 나타내는 타이밍도.

도 5는 제2 실시예의 증폭 회로의 구성도.

도 6은 제3 실시예의 증폭 회로의 구성도.

도 7은 제4 실시예의 증폭 회로의 구성도.

도 8은 펄스 발생 회로의 구성예를 나타내는 도면.

도 9는 펄스 발생 회로의 구성예를 나타내는 도면.

도 10은 제5 실시예의 증폭 회로의 구성도.

도 11은 증폭 회로내의 노드의 전위와 활성화 신호 SWON, 파워 세이브 신호 PD 및 레벨 검출 신호의 관계를 나타내는 타이밍도.

도 12는 레벨 검출 회로의 구성예를 나타내는 도면.

도 13은 펄스 발생 회로의 구성예를 나타내는 도면.

<도면의 주요 부분에 대한 부호의 설명>

10 : 증폭부

11 : P 채널 트랜지스터

12 : N 채널 트랜지스터

20, 20a, 20b : 귀환 저항

30b, 30d, 30e : 제어 회로

40 : 파워 세이브 회로

41 : N 채널 트랜지스터

50 : AC 결합 커패시터

60 : 트랜스퍼 게이트

61 : 인버터

62d, 62e : 펄스 발생 회로

65 : 레벨 검출 회로

90, 100, 100a∼100e : 증폭 회로

200 : LSI

300 : 아날로그 회로

400 : 디지털 회로

500 : PLL

상기 과제를 해결하기 위해서 본 발명에서는, 다음에 진술하는 각 수단을 갖는 것을 특징으로 하는 것이다.

청구항 1에 기재된 발명은, 신호의 입력부가 AC 결합되고, 임계치 레벨이 상기 입력부에 접속되는 귀환로에 설치된 귀환 저항에 의해 결정되는 증폭 회로에 있어서, 회로 기동 후의 소정 기간 중의 상기 귀환로의 저항값을 상기 소정 기간 후의 신호 증폭 동작시의 값보다 낮게 하는 것을 특징으로 한다.

따라서, 청구항 1에 기재된 발명에 따르면, 소정 기간 중의 귀환로의 저항값이 신호 증폭 동작시의 값보다 낮아지므로, 소정 기간 중의 귀환 전류가 증가하는 증폭 회로를 제공할 수 있다. 증폭 회로의 기동 후, 소정 기간 중에 귀환 전류가 증가함으로써 입력부 전위가 급속히 임계치 레벨이 되기 때문에, 기동으로부터 신호 증폭 동작으로 전이할 때까지의 시간을 단축할 수 있다. 또한, 소정 기간 후의 신호 증폭시에는 귀환로의 저항값은 원래의 값으로 되돌아가므로 신호 증폭 동작으로 전이할 때까지의 시간의 단축화를 증폭 회로의 증폭율을 낮추거나, 소비 전력을 증가시키지 않고 달성할 수 있다.

또한, 청구항 2에 기재된 발명은 청구항 1에 기재된 증폭 회로에 있어서, 상기 귀환 저항은 가변 저항인 것을 특징으로 한다.

이 증폭 회로에서는, 귀환로에 설치된 가변 저항의 저항값을 소정 기간 중에 신호 증폭 동작시의 값보다 낮춤으로써 귀환로 전체의 저항값을 신호 증폭 동작시의 값보다 낮게 하여 신호 증폭 동작으로 전이할 때까지의 시간을 단축할 수 있다.

또한, 청구항 3에 기재된 발명은 신호의 입력부가 AC 결합되고, 임계치 레벨이 상기 입력부에 접속되는 귀환로에 설치된 귀환 저항에 의해 결정되는 증폭 회로에서의 신호의 증폭 방법에 있어서, 회로 기동 후의 소정 기간 중의 상기 귀환로의 저항값을 상기 소정 기간 후의 신호 증폭 동작시의 값보다 낮게 하는 단계를 포함하는 것을 특징으로 하는 것이다.

따라서, 청구항 3의 발명에 의하면, 소정 기간 중의 귀환로의 저항값이 신호 증폭 동작시의 값보다 낮아지므로, 소정 기간 중의 귀환 전류가 증가한다. 그리고, 증폭 회로의 기동 후, 소정 기간중에 귀환 전류가 증가함으로써 입력부의 전위가 급속히 임계치 레벨이 되기 때문에, 증폭 회로의 기동으로부터 신호 증폭 동작으로 전이할 때까지의 시간을 단축할 수 있다.

본 발명의 원리는 귀환 저항과 파워 세이브 회로를 가지고, AC 결합 커패시터를 통해 입력되는 아날로그 신호를 증폭하는 증폭 회로에 있어서, 저소비 전력화를 위해 파워 세이브 회로에 의해 제로로 클램프된 입력부의 전위를 귀환 저항을 포함하는 귀환로의 저항값을 저하시킴으로써 임계치 레벨까지 단시간에 회복시키는 것에 있다. 그리고, 입력된 아날로그 신호의 증폭 동작시에는 저하시킨 귀환로의 저항값을 원래의 높은 값으로 되돌리고, 증폭 회로가 저소비 전력과 높은 증폭율을 유지하도록 한다.

이하, 본 발명의 실시 형태에 관해서, 도 2 내지 도 13을 이용하여 설명한다.

도 2는 본 발명의 증폭 회로(100)가 적용된 반도체 집적 회로(LSI)(200)를 나타낸 도면이다.

LSI(200)는 시스템 동작의 고속화, 다기능화가 도모된 시스템 온 칩이고, 아날로그 회로(300), 디지털 회로(400), PLL(Phase Locked Loop)(500) 등을 갖는다. 본 발명의 증폭 회로(100)는 도 2에 도시된 바와 같이, 디지털 회로(400)나 PLL(500) 등의 내부의 아날로그 신호 입력부에 설치된다. LSI(200)에서는, 아날로그 신호 A가 아날로그 회로(300)로부터 AC 결합 커패시터(50)를 통해 디지털 회로(400)에 입력되어, 아날로그 신호 X′tal, VCO가 외부로부터 각각 AC 결합 커패시터(50)를 통해 PLL(500)에 입력된다. 그리고, 커패시터(50)를 통해 입력하는 아날로그 신호 A, X′tal, VCO는 증폭 회로(100)에서 증폭된 후에 디지털 회로(400)나 PLL(500) 등에서 처리된다. 또한, 증폭 회로(100)를 설치하는 것은 디지털 회로(200)나 PLL(500) 등의 내부에 한정되지 않고, AC 결합 커패시터(50)를 통한 아날로그 신호 입력부이면 다른 회로의 내부라도 좋다. 또한, LSI(200) 내부에 증폭 회로(100)를 독립하여 설치하고, 증폭 회로(100)는 부여된 아날로그 신호 A, X' tal, VCO를 증폭하고, 디지털 회로(400)나 PLL(500) 등에 증폭 후의 신호를 공급하는 구성으로서도 좋다.

계속해서, 도 3 내지 도 13을 이용하여 도 2의 디지털 회로(400)내에 설치된 본 발명의 증폭 회로(100)의 5개의 실시예인 증폭 회로(100a, 100b, 100c, 100d, 100e)에 관해서 설명한다.

도 3은 본 발명의 제1 실시예인 증폭 회로(100a)의 구성도이다.

도 3에 도시된 바와 같이, 증폭 회로(100a)는 증폭부(10), 귀환 저항(20a), 파워 세이브 회로(40) 등으로 구성된다.

증폭부(10)는 소스 단자에 전원 전압 VDD가 부여되는 P 채널 트랜지스터(11)와 소스 단자가 접지에 접속되어 있는 N 채널 트랜지스터(12)로부터 구성되는 인버터 증폭기이다. 도 2에 나타내는 아날로그 회로(300)로부터 출력된 신호 A는, AC 결합 용량인 커패시터(50) 및 증폭 회로(100a)의 입력부인 노드(Pi1)를 통해 증폭부(10)에 공급되고, 증폭부(10)에 의해 반전 증폭된 후, 노드(Po0)를 통해 증폭 회로(100a) 외부로 출력된다.

증폭부(l0)의 귀환로에는 가변 저항인 귀환 저항(20a)이 설치되어 있다. 따라서, 증폭부(10)의 임계치 레벨은 귀환 저항(20a)에 의해서 결정된다. 귀환 저항(20a)의 저항값이 클수록, 증폭부(10)의 신호 증폭율이 증대하기 때문에, 증폭부(10)의 신호 증폭시는 귀환 저항(20a)의 저항값이 높은 값이 되도록 설정된다. 이 귀환 저항(20a)은 트랜스퍼 게이트(60) 및 인버터(61)로 구성된다. 그리고, 귀환 저항(20a)에는 증폭 회로(100a)의 외부에 설치된 CPU(도시하지 않음)로부터 활성화 신호 SWON이 부여된다. 귀환 저항(20a)에 하이 레벨의 활성화 신호 SWON이 부여되면, 트랜스퍼 게이트(60)는 온이 되어 전류를 흐르게 한다.

파워 세이브 회로(40)는 증폭 회로(100a)의 소비 전력을 감소시키는 회로이고, 소스 단자가 접지에 접속되어 있는 N 채널 트랜지스터(41)로 구성된다. 파워 세이브 회로(40)에는 외부의 CPU로부터 파워 세이브 신호 PD가 부여되고, 이 파워 세이브 신호 PD가 하이 레벨일 때, 트랜지스터(41)가 온이 되어, 노드(Pi1)의 전위를 제로(GND)로 한다.

계속해서, 도 3 및 도 4를 이용하여 증폭 회로(100a)의 동작을 설명한다.

도 4는 증폭 회로(100a) 및 후술하는 증폭 회로(100b, 100c, 100d)내의 노드(Pi0, Pi1, Po0)의 전위와 활성화 신호 SWON, 파워 세이브 신호 PD의 관계를 나타내는 타이밍도이다.

먼저, 도 4에 나타내는 기간 (1)에 있어서, 하이 레벨의 파워 세이브 신호 PD를 파워 세이브 회로(40)에 입력한다. 이 때, 파워 세이브 회로(40)를 구성하는 트랜지스터(41)는 온이 되어 노드(Pi1)의 전위를 제로로 클램프한다. 노드(Pi1)의 전위가 제로일 때, 증폭부(10)의 트랜지스터(11)는 온이 되고, 트랜지스터(12)는 오프가 되기 때문에, 노드(Po0)의 전위는 전원 전압 VDD와 동일 레벨이 된다.

다음에 증폭 회로(100a)가 기동하는 기간 (2)에서는, 로우 레벨의 파워 세이브 신호 PD가 파워 세이브 회로(40)에 부여되는 동시에 하이 레벨의 활성화 신호 SWON이 귀환 저항(20a)에 부여되고, 트랜스퍼 게이트(60)가 온이 된다. 이 때, 전위가 VDD인 노드(Po0)로부터 귀환 저항(20a)을 통해 전위가 제로인 노드(Pi1)에 전하가 고속으로 공급되어, 노드(Pi1)의 전위가 단시간에 증폭부(10)의 임계치 레벨인 약 1/2 VDD까지 회복한다. 노드(Pi1)에 전하가 공급되는 것에 따라, 노드(Po0)의 전위는 약 1/2 VDD까지 저하하여 노드(Pi1)의 전위와 평형하게 된다. 노드(Po0)와 노드(Pi1)의 전위가 평형한 후에는 활성화 신호 SWON이 로우 레벨이 됨으로써 트랜스퍼 게이트(60)가 오프가 된다. 이 노드(Pi1)과 노드(Po0)의 전위의 평형화까지 요하는 시간은, 커패시터(50)의 용량과 기간 (2)에 있어서의 귀환 회로(20a)의 저항값에 의해서 정해진다.

그리고, 트랜스퍼 게이트(60)가 오프가 된 후의 기간 (3)에서는, 트랜스퍼 게이트(60)의 오프 누설 전류가 귀환 전류로서 이용되고, 커패시터(50)를 통해 증폭 회로(100a)에 입력하는 신호 A는 증폭부(10)에서 반전 증폭된 후, 노드(Po0)를 통해 출력된다.

이상과 같이, 트랜스퍼 게이트(60)를 온으로 하여 노드(Pi1)의 전위를 임계치 레벨인 약1/ 2 VDD에 단시간에 회복시키고, 또한 노드(Pi1)의 전위가 회복한 후에는 오프가 되는 트랜스퍼 게이트(60)의 누설 전류가 귀환 전류로서 이용되기 때문에, 증폭 회로(100a)의 동작의 고속화가 도모되는 동시에, 증폭 회로(100a)는 저소비 전력으로 높은 증폭율을 달성한다.

도 5는 본 발명의 제2 실시예인 증폭 회로(100b)의 구성도이다.

도 5에 도시된 바와 같이, 증폭 회로(100b)는 증폭부(10), 귀환 저항(20b), 제어 회로(30b), 파워 세이브 회로(40) 등으로 구성된다.

증폭부(10)의 귀환로에는 가변 저항인 귀환 저항(20b)이 설치되어 있다. 따라서, 증폭부(10)의 임계치 레벨은 귀환 저항(20b)에 의해서 결정된다. 귀환 저항(20b)의 저항값이 클 수록, 증폭부(100의 신호 증폭율도 증대하기 때문에, 증폭부(10)의 신호 증폭시에는 귀환 저항(20b)의 저항값을 높은 값으로 설정한다.

제어 회로(30b)에는 파워 세이브 신호(PD)가 입력된다. 그리고, 파워 세이브 신호 PD가 하이 레벨로부터 로우 레벨이 되면, 제어 회로(30b)는 하이 레벨의 활성화 신호 SWON을 귀환 저항(20b)에 부여하여 귀환 저항(20b)의 저항값을 내린다.

또한, 증폭부(l0) 및 파워 세이브 회로(40)는 제1 실시예에서 나타낸 증폭 회로(100a)에서와 동일하므로 그 설명을 생략한다.

계속해서, 도 4 및 도 5를 이용하여 증폭 회로(100b)의 동작을 설명한다.

먼저, 도 4에 나타내는 기간 (1)에 있어서, 하이 레벨의 파워 세이브 신호 PD가 파워 세이브 회로(40)에 입력하면 트랜지스터(41)는 온이 되고, 노드(Pi1)의 전위가 제로로 클램프된다. 이 때, 증폭부(10)의 트랜지스터(11)는 온이 되고 트랜지스터(12)는 오프가 되기 때문에, 노드(Po0)의 전위는 전원 전압 VDD와 동일 레벨이 된다.

다음에 증폭 회로(100b)가 기동하는 기간 (2)에서는, 로우 레벨의 파워 세이브 신호 PD가 파워 세이브 회로(40) 및 제어 회로(30b)에 부여된다.

제어 회로(30b)는 로우 레벨의 파워 세이브 신호 PD를 수신하면 하이 레벨의 활성화 신호 SWON을 귀환 저항(20b)에 부여하고, 그 저항값을 소정량 저하시킨다. 이 때, 파워 세이브 회로(40)의 트랜지스터(41)는 오프로 되어 있기 때문에, 귀환 저항(20b)의 저항값이 내려 가는 만큼, 전위가 VDD인 노드(Po0)로부터 귀환 저항(20b)를 통해 전위가 제로인 노드(Pi1)에 전하가 고속으로 공급되고, 노드(Pi1)의 전위가 단시간에 증폭부(10)의 임계치 레벨인 약 1/2 VDD까지 회복한다. 또한, 노드(Pi1)에 전하가 공급되는 것에 따라 노드(Po0)의 전위는 약 1/2 VDD까지 저하하여 노드(Pi1)의 전위와 평형이 된다.

이 노드(Pi1)와 노드(Po0)의 전위의 평형화까지 요하는 시간은, 커패시터(50)의 용량과 제어 회로(30b)에 의해 저하되는 때의 귀환 회로(20b)의 저항값에 의해서 정해진다.

그리고, 노드(Pi1)의 전위가 약 1/2 VDD까지 회복하면, 제어 회로(30b)는 로우 레벨의 활성화 신호 SWON을 귀환 저항(20b)에 부여하여 귀환 저항(20b)의 저항값을 기간 (1)일 때의 값으로 되돌린다. 그리고, 기간 (3)에 있어서, 커패시터(50)를 통해 증폭 회로(100b)에 입력하는 신호 A는 증폭부(l0)로 반전 증폭된 후, 노드(Po0)를 통해 출력된다.

이상과 같이 제어 회로(30b)가 귀환 저항(20b)의 저항값을 저하시키는 것에 따라, 제로가 된 노드(Pi1)의 전위가 증폭 회로(100b)의 기동시에 단시간에 증폭부(10)의 임계치 레벨까지 회복하기 때문에, 증폭 회로(100b)의 동작의 고속화가 도모된다. 또한, 증폭 회로(100b)에 의한 신호 증폭시에는 제어 회로(30b)에 의해서 귀환 저항(20b)의 저항값이 원래의 높은 값으로 되돌려지기 때문에, 증폭 회로(100b)는 저소비 전력으로 높은 증폭율을 달성한다. 또한, 제어 회로(30b)는 파워 세이브 신호 PD에 기초하여 활성화 신호 SW0N을 발생시키기 위해서, 증폭 회로(100b)를 파워 세이브 신호 PD만으로 제어할 수 있다.

도 6은 본 발명의 제3 실시예인 증폭 회로(100c)의 구성도이다.

도 6에 도시된 바와 같이, 증폭 회로(100c)는 증폭부(10), 귀환 저항(20, 20a), 파워 세이브 회로(40) 등으로 구성된다.

증폭부(10)의 귀환로에는 소정의 저항값을 갖는 귀환 저항(20)과 제1 실시예에 나타낸 귀환 저항(20a)이 병렬로 설치되어 있다. 따라서, 증폭부(10)의 임계치 레벨은 귀환 저항(20a) 및 귀환 저항(20)에 의해서 결정된다. 귀환 저항(20, 20a)의 저항값이 클수록, 증폭부(10)의 신호 증폭율도 증대하기 때문에, 귀환 저항(20, 20a)은 고 저항값의 것이 이용된다.

또한, 증폭부(10) 및 파워 세이브 회로(40)는 제1 실시예에서 나타낸 증폭 회로(100a)에서와 동일하므로 그 설명을 생략한다.

증폭 회로(100c)에서, 노드(Pi1)의 전위가 제로로 클램프되는 기간 (1) 후의 노드(Pi1)의 전위가 회복하는 기간 (2)에서는 하이 레벨의 활성화 신호 SW0N이 귀환 저항(20a)에 부여되고, 로우 레벨의 파워 세이브 신호 PD가 파워 세이브 회로(40)에 부여된다. 이 때, 트랜스퍼 게이트(60)가 온이 되어 귀환 저항(20a)의 저항값이 소정량 저하한다. 따라서, 이 때 전위가 VDD인 노드(Po0)로부터 전위가 제로인 노드(Pi1)에 전하가 고속으로 공급되어 노드(Pi1)의 전위가 단시간에 증폭부(10)의 임계치 레벨인 약 1/2 VDD까지 회복한다. 노드(Pi1)에 전하가 공급되는데 따라 노드(Po0)의 전위는 약 1/2 VDD까지 저하하여 노드(Pi1)의 전위와 평형이 된다.

그리고, 기간 (3)에서는 귀환 저항(20a)에 부여되는 활성화 신호 SWON이 다시 로우 레벨이 되기 때문에, 귀환 저항(20a)내의 트랜스퍼 게이트(60)는 오프로 되어, 귀환 저항(20a)의 저항값은 기간(1)일 때의 값으로 되돌아간다. 그리고, 이 때 커패시터(50)를 통해 증폭 회로(100c)에 입력하는 신호 A는 증폭부(10)에서 반전 증폭된 후, 노드(Po0)를 통해 출력된다.

이상과 같이, 증폭 회로(100c)의 기동시에 귀환 저항(20a)에 하이 레벨의 활성화 신호 SWON을 부여함으로써 트랜스퍼 게이트(60)를 온으로 하여, 제로가 된 노드(Pi1)의 전위를 단시간에 증폭부(10)의 임계치 레벨까지 회복시키기 때문에 증폭 회로(100c)의 동작의 고속화가 도모된다. 또한, 증폭 회로(100c)의 신호 증폭시에는 트랜스퍼 게이트(60)를 오프로 하여, 귀환 저항(20a)의 저항값을 원래의 값으로 되돌리기 때문에 증폭 회로(100c)는 저소비 전력으로 높은 증폭율을 달성한다.

도 7은 본 발명의 제4 실시예인 증폭 회로(100d)의 구성도이다.

도 7에 도시된 바와 같이, 증폭 회로(100d)는 증폭부(10), 귀환 저항(20, 20a), 제어 회로(30d), 파워 세이브 회로(40) 등으로 구성된다. 제어 회로(30d)는 펄스 발생 회로(62d)를 가지고, 귀환 저항(20)과 병렬로 설치된 귀환 저항(20a)을 제어한다.

증폭 회로(100d)에서 파워 세이브 신호 PD는 파워 세이브 회로(40)와 제어 회로(30d)에 부여된다. 펄스 발생 회로(62d)는 부여되는 파워 세이브 신호 PD가 하이 레벨로부터 로우 레벨이 되면, 노드(Pi1)의 전위가 임계치 레벨인 약 1/2 VDD로 회복할 때까지의 시간만큼 하이 레벨의 활성화 신호 SWON을 귀환 저항(20a)에 부여한다. 그리고, 펄스 발생 회로(62d)가 발생하는 하이 레벨의 활성화 신호 SWON에 의해, 트랜스퍼 게이트(60)는 온이 되어 전류를 흐르게 한다.

또한, 증폭부(10), 귀환 저항(20, 20a) 및 파워 세이브 회로(40)는 전술한 증폭 회로에서와 동일하므로 그 설명을 생략한다.

도 4에 도시된 바와 같이, 펄스 발생 회로(62d)는 부여되는 파워 세이브 신호 PD가 하이 레벨로부터 로우 레벨이 될 때에 하이 레벨의 활성화 신호 SWON을 출력하여 트랜스퍼 게이트(60)를 온으로 한다. 그리고, 트랜스퍼 게이트(60)가 온이 됨으로써 전위가 VDD인 노드(Po0)로부터 전위가 제로인 노드(Pi1)에 전하가 고속으로 공급되고, 노드(Pi1)의 전위가 단시간에 증폭부(10)의 임계치 레벨인 약 1/2 VDD까지 회복한다.

노드(Pi1)의 전위가 약 1/2 VDD로 회복한 후에는, 펄스 발생 회로(62d)는 로우 레벨의 활성화 신호 SWON을 발생하여, 트랜스퍼 게이트(60)를 오프로 하여 귀환 저항(20a)의 저항값을 원래의 값으로 되돌린다. 따라서, 상기와 같은 펄스 발생 회로(62d)의 동작에 의해, 증폭 회로(100d)의 동작의 고속화가 도모되는 동시에, 증폭 회로(100d)는 저소비 전력으로 높은 증폭율을 달성한다. 또한, 증폭 회로(100d)를 파워 세이브 신호 PD만으로 제어할 수 있다.

증폭 회로(100d)가 포함하는 펄스 발생 회로(62d)는 예컨대, 도 8에 나타내는 것과 같은 간단한 구성의 링 발진기(63)나 도 9에 나타내는 카운터를 이용한 회로(64) 등으로 실현할 수 있다.

도 8에 도시된 바와 같이, 링 발진기(63)는 인버터(63a)와 AND 회로(63b)의 사이에 홀수개의 인버터(63c, 63d,…, 63e, 63f)가 설치된 구성이다. 인버터(63c)에 입력한 신호가 인버터(63f)에서 반전 출력될 때까지는 소정의 지연 시간 T가 걸린다. 따라서, 파워 세이브 신호 PD가 하이 레벨로부터 로우 레벨이 되면 시간 T만큼 AND 회로(63b)로부터 하이 레벨의 활성화 신호 SWON이 출력된다. 이 링 발진기(63)를 증폭 회로(100d)내의 펄스 발생 회로(62d)로서 적용할 경우에는 홀수 개의 인버터의 수를 적당 조정하여 시간 T를 노드(Pi1)의 전위가 약 1/2 VDD로 회복할 때까지의 시간에 맞추면 좋다.

도 9에 도시된 바와 같이, 회로(64)는 카운터(64a), D 플립플롭(64b), 인버터(64c, 64d), AND 회로(64e, 64f)로 구성된다. D 플립플롭(64b)은 클록 신호 CLK가 입력될 때에 입력 단자 D에 부가된 입력 신호를 그대로 출력 단자 Q로부터 출력한다. 회로(64)에 있어서, 인버터(64c)에 입력하는 파워 세이브 신호 PD가 하이 레벨로부터 로우 레벨이 되면 D 플립플롭(64b)으로부터 카운터(64a)의 단자 Reset에 리셋 신호가 입력된다. 그리고, 카운터(64a)에 리셋 신호가 입력되면, 카운터(64a)는 단자 Qmsb로부터 로우 레벨의 신호를 출력하고, 이 로우 레벨의 신호가 인버터(64d)에서 반전되어 하이 레벨의 활성화 신호 SWON으로서 출력된다.

또한, 펄스 발생 회로(62d)의 구성은 도 8 또는 도 9에 나타내는 것에 한정되지 않고, 전술의 펄스 발생 회로(62d)로서의 기능을 발휘하는 것이면 다른 구성이라도 좋다.

도 10은 본 발명의 제5 실시예인 증폭 회로(100e)의 구성도이다.

도 10에 도시된 바와 같이, 증폭 회로(100e)는 증폭부(10), 귀환 저항(20, 20a), 제어 회로(30e), 파워 세이브 회로(40) 등으로 구성된다.

또한, 제어 회로(30e)는 펄스 발생 회로(62e) 및 레벨 검출 회로(65)를 갖는다.

레벨 검출 회로(65)는 노드(Pi1)의 전위 레벨을 검출하는 것으로서, 노드(Pi1)의 전위가 제로로부터 약 1/2 VDD로 회복할 때까지의 기간은 로우 레벨의 검출 신호 L을 발생시키고, 노드(Pi1)의 전위가 약 1/ 2 VDD가 되면 하이 레벨의 검출 신호 L을 발생시킨다.

증폭 회로(100e)에 있어서는 파워 세이브 신호(PD)는 파워 세이브 회로(40)와 제어 회로(30e)내의 펄스 발생 회로(62e)에 부여된다. 펄스 발생 회로(62e)는 파워 세이브 신호(PD)가 하이 레벨로부터 로우 레벨이 되었을 때부터 레벨 검출 회로(65)로부터 노드(Pi1)의 전위가 약 1/2 VDD가 된 것을 알리는 하이 레벨의 검출 신호 L이 부여될 때까지의 기간 동안, 하이 레벨의 활성화 신호 SWON을 발생한다. 그리고, 펄스 발생 회로(62e)가 발생하는 하이 레벨의 활성화 신호 SWON에 의해, 귀환 저항(20a)내의 트랜스퍼 게이트(60)는 온이 되어 전류를 흐르게 한다.

계속해서, 도 10 및 도 11을 이용하여 증폭 회로(100e)의 동작을 설명한다.

도 11은 증폭 회로(100e)내의 노드(Pi0, Pi1, Po0)의 전위와 활성화 신호 SWON, 파워 세이브 신호 PD 및 레벨 검출 회로(65)로부터의 출력 신호 L과의 관계를 나타내는 타이밍도이다.

먼저, 도 11의 기간 (1)에 있어서, 하이 레벨의 파워 세이브 신호 PD가 파워 세이브 회로(40)에 입력하면 트랜지스터(41)가 온이 되고, 노드(Pi1)의 전위가 제로로 클램프된다. 이 때, 증폭부(10)의 트랜지스터(11)는 온이 되고, 트랜지스터(12)는 오프가 되기 때문에, 노드(Po0)의 전위는 전원 전압 VDD와 동일 레벨이 된다.

다음에 증폭 회로(100e)가 기동하는 기간 (2)에서는 로우 레벨의 파워 세이브 신호 PD가 파워 세이브 회로(40)에 부여되기 때문에, 트랜지스터(41)는 오프가 된다. 펄스 발생 회로(62e)는 파워 세이브 신호 PD가 하이 레벨로부터 로우 레벨로 변할 때에 하이 레벨의 활성화 신호 SWON을 발생시켜 트랜스퍼 게이트(60)를 온으로 한다. 따라서, 이 때 전위가 VDD인 노드(Po0)로부터 전위가 제로인 노드(Pi1)로 전하가 고속으로 공급되어, 노드(Pi1)의 전위가 단시간에 증폭부(10)의 임계치 레벨인 약 1/2 VDD까지 회복한다. 노드(Pi1)에 전하가 공급되는데 따라 노드(Po0)의 전위는 약 1/2 VDD까지 저하하여 노드(Pi1)의 전위와 평형이 된다.

이 때, 노드(Pi1)의 전위가 약 1/ 2 VDD까지 회복한 것을 레벨 검출 회로(65)가 검출하고, 하이 레벨의 검출 신호 L을 펄스 발생 회로(62e)에 부여한다. 펄스 발생 회로(62e)는 레벨 검출 회로(65)로부터의 하이 레벨의 검출 신호 L을 수신하면, 발생하는 활성화 신호 SWON을 다시 로우 레벨로 되돌려 트랜스퍼 게이트(60)를 오프로 한다.

그리고, 기간 (3)에서는 커패시터(50)를 통해 증폭 회로(100e)에 입력하는 신호 A는 증폭부(10)에서 반전 증폭된 후, 노드(Po0)를 통해 출력된다.

이상과 같이, 펄스 발생 회로(62e)는 파워 세이브 신호(PD)가 로우 레벨로 되고 나서 노드(Pi1)의 전위가 약 1/2 VDD로 회복할 때까지, 하이 레벨의 활성화 신호 SWON을 발생시켜 트랜스퍼 게이트(60)를 온으로 한다. 그리고, 트랜스퍼 게이트(60)를 온으로 함으로써, 제로가 된 노드(Pi1)의 전위를 단시간에 증폭부(10)의 임계치 레벨까지 회복시키기 때문에, 증폭 회로(100e)의 동작의 고속화가 도모된다. 또한, 증폭 회로(100e)의 동작시에는, 트랜스퍼 게이트(60)가 오프가 되고, 귀환 저항(20a)의 저항값이 원래의 높은 값으로 되돌아가기 때문에, 증폭 회로(100e)는 저소비 전력으로 높은 증폭율을 달성한다. 또한, 증폭 회로(100e)에서는 레벨 검출 회로(65)가 노드(Pi1)의 전위가 약 1/ 2 VDD로 회복한 것을 펄스 발생 회로(62e)에 전하는 구성이기 때문에, 펄스 발생 회로(62e)가 하이 레벨의 활성화 신호 SWON을 발생시키는 기간을 미리 설정하여 놓을 필요가 없다.

레벨 검출 회로(65)는 예컨대, 도 12에 도시된 바와 같이 N 채널 트랜지스터(65a, 65b, 65c, 65d, 65e) 및 P 채널 트랜지스터(65f, 65g)를 이용하여 실현할 수 있다. P 채널 트랜지스터(65f, 65g)의 소스 단자에는 전원 전압이 접속되어 있고, N 채널 트랜지스터(65a, 65b, 65c, 65d, 65e)의 소스 단자는 접지에 접속되어 있는 것으로 한다.

노드(Pi1)의 전위가 제로로부터 약 1/2 VDD로 회복하는 기간 동안은 트랜지스터(65a, 65b, 65c, 65d, 65g)는 오프이고, 트랜지스터(65f, 65e)는 온이다. 따라서, 레벨 검출 회로(65)로부터는 로우 레벨의 검출 신호 L이 출력된다. 또한, 노드(Pi1)의 전위가 약 1/ 2 VDD로 회복하면 트랜지스터(65a, 65b, 65c, 65d, 65g)가 온이 되어 트랜지스터(65f, 65e)가 오프가 된다. 따라서, 이때 레벨 검출 회로(65)로부터 하이 레벨의 검출 신호 L이 출력된다.

또한, 증폭 회로(100e)에서의 펄스 발생 회로(62e)는 예컨대, 도 13에 도시된 바와 같이 간단한 구성의 NOR 회로(66)를 이용하여 실현된다. NOR 회로(66)의 기능에 의해, 파워 세이브 신호 PD 및 레벨 검출 회로(65)로부터의 검출 신호 L이 로우 레벨일 때만 하이 레벨의 활성화 신호 SWON이 출력된다.

레벨 검출 회로(65), 펄스 발생 회로(62e)의 구성은, 도 12, 13에 나타낸 것에 한정되지 않고, 전술의 레벨 검출 회로(65), 펄스 발생 회로(62e)로서의 기능을 발휘하는 것이면 다른 구성이라도 좋다.

또한, 상기 실시예에 있어서, 증폭부(10)는 도시한 바와 같은 인버터 증폭기에 한정되지 않고 다른 구성이라도 좋다. 더욱이 본 발명의 원리는, 증폭 회로에 한정되지 않고, 임계치 레벨이 귀환 저항에 의해서 결정되는 다른 회로에도 적용할 수 있다.

또한, 도 4의 기간 (2)는 특허 청구 범위에 기재된 소정 기간에 대응하고, 도 4의 기간 (3)은 특허 청구의 범위에 기재된 신호 증폭 동작시에 대응한다. 또한, 제어 회로(30b)는 특허 청구 범위에 기재된 제1 제어 회로에 대응하고, 제어 회로(30d, 30e)는 특허 청구 범위에 기재된 제2 제어 회로에 대응한다. 더욱이, 귀환 저항(20, 20a)은 각각 특허 청구 범위에 기재된 고정 저항, 가변 저항에 대응한다.

상기와 같이, 청구항 1에 기재된 발명에 의하면, 소정 기간중만 귀환로의 저항값이 내려감으로써 증폭부의 신호 증폭율을 저하시키는 일이 없이 입력부의 전위를 단시간에 임계치 레벨로 회복시킬 수 있다.

또한, 청구항 2에 기재된 발명에 의하면, 소정 기간중에만 가변 저항의 저항값이 내려감으로써 증폭부의 신호 증폭율을 저하시키는 일 없이 입력부의 전위를 단시간에 임계치 레벨로 할 수 있다.

또한, 청구항 3에 기재된 발명에 의하면, 소정 기간중에만 귀환로의 저항값을 낮춤으로써 증폭 회로의 증폭부의 신호 증폭율을 저하시키는 일이 없이 입력부의 전위를 단시간에 임계치 레벨로 회복시킬 수 있다.

Claims

신호의 입력부가 AC 결합되고, 임계치 레벨이 상기 입력부에 접속되는 귀환로에 설치된 귀환 저항에 의해 결정되는 증폭 회로에 있어서,

회로 기동 후의 소정 기간중의 상기 귀환로의 저항값을 상기 소정 기간 후의 신호 증폭 동작시의 값보다 낮게 하는 것을 특징으로 하는 증폭 회로.
제1항에 있어서, 상기 귀환 저항은 가변 저항인 것을 특징으로 하는 증폭 회로.
신호의 입력부가 AC 결합되고, 임계치 레벨이 상기 입력부에 접속되는 귀환로에 설치된 귀환 저항에 의해 결정되는 증폭 회로에 있어서의 신호의 증폭 방법에 있어서,

회로 기동 후의 소정 기간중의 상기 귀환로의 저항값을 상기 소정 기간 후의 신호 증폭 동작시의 값보다 낮게 하는 단계를 포함하는 것을 특징으로 하는 증폭 방법.