JP2000101355A - 増幅回路及びそれを備えた半導体集積回路 - Google Patents

増幅回路及びそれを備えた半導体集積回路

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JP2000101355A
JP2000101355A JP10263580A JP26358098A JP2000101355A JP 2000101355 A JP2000101355 A JP 2000101355A JP 10263580 A JP10263580 A JP 10263580A JP 26358098 A JP26358098 A JP 26358098A JP 2000101355 A JP2000101355 A JP 2000101355A
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amplifier circuit
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amplifier
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Abstract

(57)【要約】 【課題】本発明は、帰還路の抵抗値を下げることで、増
幅率を低下させることなく、短時間で信号の入力部の電
位をスレッショルドレベルにする増幅回路を提供するこ
とを課題とする。 【解決手段】増幅回路１００ａにおいて、ゼロにクラン
プされたノードＰｉ１の電位が増幅部１０のスレッショ
ルドレベルまで回復する期間中、帰還抵抗２０ａのトラ
ンスファゲート６０がオンとなることでその抵抗値を低
下させ、電荷を高速にノードＰｏ０からノードＰｉ１に
供給して、ノードＰｉ１の電位を回復させる。ノードＰ
ｉ１の電位が回復するとトランスファゲート６０はオフ
となり、トランジスタ１１、１２からなる増幅部１０は
ＡＣ結合コンデンサ５０を介して入力する信号を増幅し
てノードＰｏ０から出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、増幅回路に係り、
特に内部に帰還抵抗とパワーセーブ回路を有し、ＡＣ結
合コンデンサを介して入力するアナログ信号を増幅する
増幅回路に関する。また、本発明は、上記増幅回路を備
えた半導体集積回路に関する。近年、半導体技術の高度
化により、１つのＬＳＩ上にアナログ回路とデジタル回
路を形成し、システムオンチップとしてシステム動作の
高速化、多機能化を図ったものが増えている。このよう
なＬＳＩでは、内部に帰還抵抗とパワーセーブ回路を配
し、ＡＣ結合コンデンサを介して入力するアナログ信号
を効率良く増幅する増幅回路が使用される場合が多い。
そして、更なるシステム動作の高速化のため、この増幅
回路の起動時間の高速化が望まれている。
【０００２】
【従来の技術】図１は、従来例の増幅回路９０の構成図
である。この増幅回路９０は、ＡＣ結合コンザンサ５０
を介して入力するアナログ信号を増幅するものである。
図１に示すように、増幅回路９０は、増幅部１０、帰還
抵抗２０、パワーセーブ回路４０等から構成される。
【０００３】増幅部１０の帰還路には帰還抵抗２０が設
けられている。増幅部１０のスレッショルドレベルは、
帰還抵抗２０により、増幅部１０を構成するＮチャネル
トランジスタ１２及びＰチャネルトランジスタ１１のド
レイン電流が平衡するレベルに定まる（約１／２ＶＤ
Ｄ）。但し、Ｐチャネルトランジスタ１１とＮチャネル
トランジスタ１２からなるインバータであって、Ｐチャ
ネルトランジスタ１１のチャネル長とＮチャネルトラン
ジスタ１２のチャネル長の比率が２：１の場合にのみ、
トランジスタの作り方でスレッショルドレベルは大きく
変わる。増幅回路９０においては、帰還抵抗２０の抵抗
値が大きい程、増幅部１０の信号増幅率が増大するの
で、帰還抵抗２０は高抵抗値のものが用いられる。
【０００４】パワーセーブ回路４０は、ノードＰｉ１の
電位をゼロにクランプすることで増幅回路９０の消費電
力を低減化する回路であり、ソース端子がグランドに接
続されているＮチャネルトランジスタ４１で構成され
る。パワーセーブ回路４０には外部からパワーセーブ信
号ＰＤが与えられる。このパワーセーブ信号ＰＤがハイ
レベルの時、トランジスタ４１がオンとなり、信号入力
部であるノードＰｉ１の電位をゼロにクランプする。ノ
ードＰｉ１の電位がゼロの時は、増幅部１０のＰチャネ
ルトランジスタ１１がオンであり、Ｎチャネルトランジ
スタ１２がオフであるのでノードＰｏ０の電位はＶＤＤ
と同レベルになる。
【０００５】増幅回路９０が起動する時、パワーセーブ
信号ＰＤがロウレベルとなり、トランジスタ４１をオフ
にする。従って、電位がＶＤＤのノードＰｏ０から帰還
抵抗２０を介して電位がゼロのノードＰｉ１に電荷が供
給され、ノードＰｉ１の電位が増幅部１０のスレッショ
ルドレベルである約１／２ＶＤＤまで回復する。ノード
Ｐｉ１に電荷が供給されるのに伴い、ノードＰｏ０の電
位は約１／２ＶＤＤまで低下してノードＰｉ１の電位と
平衡になる。
【０００６】そして、ノードＰｉ１がスレッショルドレ
ベルになると、増幅部１０は信号増幅動作を開始し、Ａ
Ｃ結合容量であるコンデンサ５０を介して増幅回路９０
に入力するアナログ信号は、増幅部１０で反転増幅され
た後ノードＰｏ０を介して出力される。
【０００７】
【発明が解決しようとする課題】しかし、従来例の増幅
回路９０では、起動時にパワーセーブ回路４０によりゼ
ロにクランプされたノードＰｉ１の電位が増幅部１０の
スレッショルドレベルである約１／２ＶＤＤまで回復す
るのに、ノードＰｏ０からノードＰｉ１に帰還する電荷
が高抵抗値の帰還抵抗２０を通るため、長い電位回復時
間を要するという問題があった。
【０００８】また、電位回復時間を短縮化するために帰
還抵抗２０の抵抗値を下げると、増幅部１０の増幅率が
小さくなり、且つ消費電力が増大してしまうという問題
があった。上記問題点を鑑みて、本発明は、信号の入力
部の電位回復期間のみ帰還路の抵抗値を下げることで、
増幅率を低下させることなく、短時間で入力部の電位を
スレッショルドレベルにする増幅回路を提供することを
第１の課題とする。
【０００９】また、本発明は、上記のような増幅回路を
備えた半導体集積回路を提供することを第２の課題とす
る。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に本発明では、次に述べる各手段を講じたことを特徴と
するものである。請求項１記載の発明では、信号の入力
部がＡＣ結合され、スレッショルドレベルが前記入力部
に接続される帰還路に設けられた帰還抵抗により決定さ
れる増幅回路において、回路起動後の所定の期間中の前
記帰還路の抵抗値を、前記所定の期間後の信号増幅動作
時の値より低くすることを特徴とするものである。
【００１１】従って、請求項１記載の発明によれば、所
定の期間中の帰還路の抵抗値が信号増幅動作時の値より
低くなるので、所定の期間中の帰還電流が増加する増幅
回路を提供することができる。増幅回路の起動後、所定
の期間中に帰還電流が増加することで、入力部の電位が
急速にスレッショルドレベルになるので、起動から信号
増幅動作に移るまでの時間を短縮化することができる。
また、所定の期間後の信号増幅時には、帰還路の抵抗値
は元の値に戻るので、信号増幅動作に移るまでの時間の
短縮化が増幅回路の増幅率を下げたり、消費電力を増加
させずに達成できる。
【００１２】また、請求項２記載の発明では、請求項１
記載の増幅回路において、前記帰還抵抗は可変抵抗であ
ることを特徴とするものである。このような増幅回路で
は、帰還路に設けられた可変抵抗の抵抗値が所定の期間
中に信号増幅動作時の値より低くなることで、帰還路全
体の抵抗値を信号増幅動作時の値より低くし、信号増幅
動作に移るまでの時間を短縮化することができる。
【００１３】また、請求項３記載の発明では、請求項１
記載の増幅回路において、前記帰還抵抗は前記所定の期
間中にオンとなるトランスファゲートを有することを特
徴とするものである。このような増幅回路では、所定の
期間中にオンとなるトランスファーゲートの動作によ
り、帰還路に設けられた帰還抵抗の抵抗値を信号増幅動
作時の値より低くし、信号増幅動作に移るまでの時間を
短縮化することができる。また、所定の期間後の信号増
幅時には、トランスファゲートはオフとなり、帰還抵抗
の抵抗値は元の値に戻るので、信号増幅動作に移るまで
の時間の短縮化が増幅回路の増幅率を下げたり、消費電
力を増加させずに達成できる。
【００１４】また、請求項４記載の発明では、請求項１
〜３いずれか１項記載の増幅回路において、更に、前記
帰還抵抗の抵抗値を制御する第１の制御回路を有するこ
とを特徴とするものである。このような増幅回路では、
第１の制御回路の動作により、帰還路に設けられた帰還
抵抗の抵抗値を信号増幅動作時の値より低くし、信号増
幅動作に移るまでの時間を短縮化することができる。ま
た、所定の期間後の信号増幅時には、第１の制御回路は
帰還抵抗の抵抗値を元の値に戻すので、信号増幅動作に
移るまでの時間の短縮化が増幅回路の増幅率を下げた
り、消費電力を増加させずに達成できる。
【００１５】また、請求項５記載の発明では、請求項１
記載の増幅回路において、前記帰還抵抗は固定抵抗とこ
れに並列に接続された可変抵抗とを有し、前記所定の期
間中に前記可変抵抗の抵抗値を前記信号増幅時の値より
低くすることを特徴とするものである。このような増幅
回路では、所定の期間中に可変抵抗の抵抗値が下がるこ
とにより、帰還電流が入力部に流れ易くなるので、信号
増幅動作に移るまでの時間を短縮化することができる。
【００１６】また、請求項６記載の発明では、請求項５
記載の増幅回路において、前記可変抵抗は前記所定の期
間中にオンとなるトランスファゲートを有することを特
徴とするものである。このような増幅回路では、所定の
期間中にオンとなるトランスファゲートの動作により、
可変抵抗の抵抗値を信号増幅動作時の値より低くし、信
号増幅動作に移るまでの時間を短縮化することができ
る。
【００１７】また、請求項７記載の発明では、請求項５
又は６記載の増幅回路において、前記可変抵抗の抵抗値
を制御する第２の制御回路を有することを特徴とするも
のである。このような増幅回路では、可変抵抗の制御を
第２の制御回路が行うことで、増幅率を下げたり、消費
電力を増加させずに信号増幅動作に移るまでの時間を短
縮化することができる。
【００１８】また、請求項８記載の発明では、請求項５
又は６記載の増幅回路において、前記所定の期間中に前
記可変抵抗を制御する活性化信号を発生するパルス発生
回路を含む第２の制御回路を有することを特徴とするも
のである。このような増幅回路では、可変抵抗に与える
活性化信号を外部からではなく、内部のパルス発生回路
から与えることができる。
【００１９】また、請求項９記載の発明では、請求項８
記載の増幅回路において、前記パルス発生回路はリング
発振器を有することを特徴とするものである。また、請
求項１０記載の発明では、請求項８記載の増幅回路にお
いて、前記パルス発生回路はカウンタ回路を有すること
を特徴とするものである。従って、上記発明により、パ
ルス発生回路を簡単な構成のリング発振器やカウンタ回
路を用いて実現することができる。
【００２０】また、請求項１１記載の発明では、請求項
８〜１０いずれか１項記載の増幅回路において、前記入
力部の電位がスレッショルドレベルになった時に検出信
号を前記パルス発生回路に与えるレベル検出回路を有
し、前記第２の制御回路は前記検出信号を受け取るまで
前記活性化信号を発生することを特徴とするものであ
る。
【００２１】このような増幅回路では、レベル検出回路
が入力部の電位が増幅回路のスレッショルドレベルにな
ったことを検出して、パルス発生回路による活性化信号
の発生を止めさせるので、パルス発生回路が活性化信号
を発生する期間を外部信号で制御したり、予め設定して
おく必要がない。また、請求項１２記載の発明では、請
求項１１記載の増幅回路において、前記レベル検出回路
はＮチャネルトランジスタ及びＰチャネルトランジスタ
を有することを特徴とするものである。
【００２２】また、請求項１３記載の発明では、請求項
１１又は１２記載の増幅回路において、前記パルス発生
回路はＮＯＲ回路を有することを特徴とするものであ
る。従って、上記発明により、レベル検出回路やパルス
発生回路を簡単な構成で実現することができる。また、
請求項１４記載の発明では、請求項１〜１３いずれか１
項記載の増幅回路において、回路起動前に前記入力部の
電位を所定レベルに低下させるパワーセーブ回路を有す
ることを特徴とするものである。
【００２３】このような増幅回路では、所定の期間前に
パワーセーブ回路が入力部の電位を所定レベルに下げる
ことで増幅回路の消費電力を低減させることができる。
また、請求項１５記載の発明では、請求項１４記載の増
幅回路において、前記所定レベルはゼロボルトであるこ
とを特徴とするものである。このような増幅回路では、
パワーセーブ回路により入力部の電位がゼロボルトに低
減されるので消費電力の低減効果が高い。
【００２４】また、請求項１６記載の発明では、半導体
集積回路において、請求項１〜１５いずれか１項記載の
増幅回路を備えたことを特徴とするものである。従っ
て、請求項１６記載の発明によれば、高い増幅率を保ち
つつ、短時間で起動する増幅回路を有する半導体集積回
路を提供することができる。更に、請求項１７記載の発
明では、信号の入力部がＡＣ結合され、スレッショルド
レベルが前記入力部に接続される帰還路に設けられた帰
還抵抗により決定される増幅回路における信号の増幅方
法であって、回路起動後の所定の期間中の前記帰還路の
抵抗値を、前記所定の期間後の信号増幅動作時の値より
低くするステップを有することを特徴とするものであ
る。
【００２５】従って、請求項１７記載の発明によれば、
所定の期間中の帰還路の抵抗値が信号増幅動作時の値よ
り低くされるので、所定の期間中の帰還電流が増加す
る。そして、増幅回路の起動後、所定の期間中に帰還電
流が増加することで、入力部の電位が急速にスレッショ
ルドレベルになるので、増幅回路の起動から信号増幅動
作に移るまでの時間を短縮化することができる。
【００２６】
【発明の実施の形態】本発明の原理は、帰還抵抗とパワ
ーセーブ回路を有し、ＡＣ結合コンデンサを介して入力
されるアナログ信号を増幅する増幅回路において、低消
費電力化のためパワーセーブ回路によりゼロにクランプ
された入力部の電位を、帰還抵抗を含む帰還路の抵抗値
を低下させることで、スレッショルドレベルまで短時間
で回復させることにある。そして、入力されたアナログ
信号の増幅動作時には、低下させた帰還路の抵抗値を元
の高い値に戻し、増幅回路が低消費電力と高い増幅率を
保つようにする。
【００２７】以下、本発明の実施の形態について、図２
〜図１３を用いて説明する。図２は、本発明の増幅回路
１００が適用された半導体集積回路（ＬＳＩ）２００を
示す図である。ＬＳＩ２００は、システム動作の高速
化、多機能化が図られたシステムオンチップであり、ア
ナログ回路３００、デジタル回路４００、ＰＬＬ(Phase
LockedLoop) ５００等を有する。本発明の増幅回路１
００は、図２に示すようにデジタル回路４００やＰＬＬ
５００等の内部のアナログ信号入力部に設けられる。Ｌ
ＳＩ２００では、アナログ信号Ａがアナログ回路３００
からＡＣ結合コンデンサ５０を介してデジタル回路４０
０に入力され、アナログ信号Ｘ'tal、ＶＣＯが外部から
それぞれＡＣ結合コンデンサ５０を介してＰＬＬ５００
に入力される。そして、コンデンサ５０を介して入力す
るアナログ信号Ａ、Ｘ'tal、ＶＣＯは、増幅回路１００
で増幅された後にデジタル回路４００やＰＬＬ５００で
処理される。尚、増幅回路１００を設けるのは、デジタ
ル回路２００やＰＬＬ５００内に限らず、ＡＣ結合コン
ザンサ５０を介したアナログ信号入力部であれば他の回
路内でもよい。また、ＬＳＩ２００内部に増幅回路１０
０を独立して設け、増幅回路１００が与えられたアナロ
グ信号Ａ、Ｘ'tal、ＶＣＯを増幅し、デジタル回路４０
０やＰＬＬ５００等に増幅後の信号を供給する構成とし
てもよい。
【００２８】続いて、図３〜図１３を用いて、図２のデ
ジタル回路４００内に設けられた本発明の増幅回路１０
０の５つの実施例である増幅回路１００ａ、１００ｂ、
１００ｃ、１００ｄ、１００ｅについて説明する。図３
は、本発明の第１実施例である増幅回路１００ａの構成
図である。図３に示すように、増幅回路１００ａは、増
幅部１０、帰還抵抗２０ａ、パワーセーブ回路４０等か
ら構成される。
【００２９】増幅部１０は、ソース端子に電源電圧ＶＤ
Ｄが与えられるＰチャネルトランジスタ１１とソース端
子がグランドに接続されているＮチャネルトランジスタ
１２とから構成されるインバータアンプである。図２で
示したアナログ回路３００から出力された信号Ａは、Ａ
Ｃ結合容量であるコンデンサ５０及び増幅回路１００ａ
の入力部であるノードＰｉ１を介して増幅部１０に供給
され、増幅部１０により反転増幅された後、ノードＰｏ
０を介して増幅回路１００ａ外に出力される。
【００３０】増幅部１０の帰還路には可変抵抗である帰
還抵抗２０ａが設けられている。従って、増幅部１０の
スレッショルドレベルは、帰還抵抗２０ａによって決ま
る。帰還抵抗２０ａの抵抗値が大きい程、増幅部１０の
信号増幅率が増大するので、増幅部１０の信号増幅時は
帰還抵抗２０ａの抵抗値が高い値になるように設定され
る。この帰還抵抗２０ａは、トランスファゲート６０及
びインバータ６１で構成される。そして、帰還抵抗２０
ａには、増幅回路１００ａの外部に設けられたＣＰＵ
（図示せず）から活性化信号ＳＷＯＮが与えられる。帰
還抵抗２０ａにハイレベルの活性化信号ＳＷＯＮが与え
られると、トランスファーゲート６０はオンとなり電流
を流す。
【００３１】パワーセーブ回路４０は、増幅回路１００
ａの消費電力を低減させる回路であり、ソース端子がグ
ランドに接続されているＮチャネルトランジスタ４１で
構成される。パワーセーブ回路４０には外部のＣＰＵか
らパワーセーブ信号ＰＤが与えられ、このパワーセーブ
信号ＰＤがハイレベルの時、トランジスタ４１がオンと
なり、ノードＰｉ１の電位をゼロ（ＧＮＤ）にする。
【００３２】続いて、図３及び図４を用いて増幅回路１
００ａの動作説明を行う。図４は、増幅回路１００ａ及
び後述する増幅回路１００ｂ、１００ｃ、１００ｄ内の
ノードＰｉ０、Ｐｉ１、Ｐｏ０の電位と活性化信号ＳＷ
ＯＮ、パワーセーブ信号ＰＤとの関係を示すタイミング
図である。先ず、図４に示す期間（１）において、ハイ
レベルのパワーセーブ信号ＰＤがパワーセーブ回路４０
に入力する。この時、パワーセーブ回路４０を構成する
トランジスタ４１はオンとなり、ノードＰｉ１の電位を
ゼロにクランプする。ノードＰｉ１の電位がゼロの時、
増幅部１０のトランジスタ１１はオンとなり、トランジ
スタ１２はオフとなるので、ノードＰｏ０の電位は電源
電圧ＶＤＤと同レベルになる。
【００３３】次に増幅回路１００ａが起動する期間
（２）では、ロウレベルのパワーセーブ信号ＰＤがパワ
ーセーブ回路４０に与えられると同時に、ハイレベルの
活性化信号ＳＷＯＮが帰還抵抗２０ａに与えられ、トラ
ンスファゲート６０がオンとなる。この時、電位がＶＤ
ＤのノードＰｏ０から帰還抵抗２０ａを介して電位がゼ
ロのノードＰｉ１に電荷が高速に供給され、ノードＰｉ
１の電位が短時間で増幅部１０のスレッショルドレベル
である約１／２ＶＤＤまで回復する。ノードＰｉ１に電
荷が供給されるのに伴い、ノードＰｏ０の電位は約１／
２ＶＤＤまで低下してノードＰｉ１の電位と平衡にな
る。ノードＰｏ０とノードＰｉ１の電位の平衡後は、活
性化信号ＳＷＯＮがロウレベルとなることでトランスフ
ァゲート６０がオフとなる。このノードＰｉ１とノード
Ｐｏ０の電位の平衡化までに要する時間は、コンデンサ
５０の容量と期間（２）における帰還回路２０ａの抵抗
値によって定まる。
【００３４】そして、トランスファゲート６０がオフと
なった後の期間（３）では、トランスファゲート６０の
オフリーク電流が帰還電流として利用され、コンデンサ
５０を介して増幅回路１００ａに入力する信号Ａは増幅
部１０で反転増幅された後、ノードＰｏ０を介して出力
される。以上のように、トランスファゲート６０をオン
にしてノードＰｉ１の電位をスレッショルドレベルであ
る約１／２ＶＤＤに短時間で回復させ、且つノードＰｉ
１の電位の回復後はオフとされるトランスファゲート６
０のリーク電流が帰還電流として利用されるので、増幅
回路１００ａの動作の高速化が図られると同時に、増幅
回路１００ａは低消費電力で高い増幅率を達成する。
【００３５】図５は、本発明の第２実施例である増幅回
路１００ｂの構成図である。図５に示すように、増幅回
路１００ｂは、増幅部１０、帰還抵抗２０ｂ、制御回路
３０ｂ、パワーセーブ回路４０等から構成される。増幅
部１０の帰還路には可変抵抗である帰還抵抗２０ｂが設
けられている。従って、増幅部１０のスレッショルドレ
ベルは、帰還抵抗２０ｂによって決まる。帰還抵抗２０
ｂの抵抗値が大きい程、増幅部１０の信号増幅率も増大
するので、増幅部１０の信号増幅時は帰還抵抗２０ｂの
抵抗値は高い値に設定される。
【００３６】制御回路３０ｂにはパワーセーブ信号ＰＤ
が入力される。そして、パワーセーブ信号ＰＤがハイレ
ベルからロウレベルになると、制御回路３０ｂはハイレ
ベルの活性化信号ＳＷＯＮを帰還抵抗２０ｂに与えて帰
還抵抗２０ｂの抵抗値を下げる。尚、増幅部１０及びパ
ワーセーブ回路４０は、第１実施例で示した増幅回路１
００ａ内のものと同様であり、その説明を省略する。
【００３７】続いて、図４及び図５を用いて増幅回路１
００ｂの動作説明を行う。先ず、図４に示す期間（１）
において、ハイレベルのパワーセーブ信号ＰＤがパワー
セーブ回路４０に入力するとトランジスタ４１はオンと
なり、ノードＰｉ１の電位がゼロにクランプされる。こ
の時、増幅部１０のトランジスタ１１はオンとなり、ト
ランジスタ１２はオフとなるので、ノードＰｏ０の電位
は電源電圧ＶＤＤと同レベルになる。
【００３８】次に増幅回路１００ｂが起動する期間
（２）では、ロウレベルのパワーセーブ信号ＰＤがパワ
ーセーブ回路４０及び制御回路３０ｂに与えられる。制
御回路３０ｂは、ロウレベルのパワーセーブ信号ＰＤを
受けるとハイレベルの活性化信号ＳＷＯＮを帰還抵抗２
０ｂに与えて、その抵抗値を所定量低下させる。この
時、パワーセーブ回路４０のトランジスタ４１はオフに
なっているので、帰還抵抗２０ｂの抵抗値が下がる分、
電位がＶＤＤのノードＰｏ０から帰還抵抗２０ｂを介し
て電位がゼロのノードＰｉ１に電荷が高速に供給され、
ノードＰｉ１の電位が短時間で増幅部１０のスレッショ
ルドレベルである約１／２ＶＤＤまで回復する。また、
ノードＰｉ１に電荷が供給されるのに伴い、ノードＰｏ
０の電位は約１／２ＶＤＤまで低下してノードＰｉ１の
電位と平衡になる。
【００３９】このノードＰｉ１とノードＰｏ０の電位の
平衡化までに要する時間は、コンデンサ５０の容量と制
御回路３０ｂにより低下された時の帰還回路２０ｂの抵
抗値によって定まる。そして、ノードＰｉ１の電位が約
１／２ＶＤＤまで回復すると、制御回路３０ｂはロウレ
ベルの活性化信号ＳＷＯＮを帰還抵抗２０ｂに与えて、
帰還抵抗２０ｂの抵抗値を期間（１）の時の値に戻す。
そして、期間（３）において、コンデンサ５０を介して
増幅回路１００ｂに入力する信号Ａは増幅部１０で反転
増幅された後、ノードＰｏ０を介して出力される。
【００４０】以上のように、制御回路３０ｂが帰還抵抗
２０ｂの抵抗値を低下させることによって、ゼロにされ
たノードＰｉ１の電位が、増幅回路１００ｂの起動時に
短時間で増幅部１０のスレッショルドレベルまで回復す
るので、増幅回路１００ｂの動作の高速化が図られる。
また、増幅回路１００ｂによる信号増幅時には、制御回
路３０ｂによって帰還抵抗２０ｂの抵抗値が元の高い値
に戻されるので、増幅回路１００ｂは低消費電力で高い
増幅率を達成する。また、制御回路３０ｂはパワーセー
ブ信号ＰＤに基づき活性化信号ＳＷＯＮを発生するた
め、増幅回路１００ｂをパワーセーブ信号ＰＤのみで制
御することができる。
【００４１】図６は、本発明の第３実施例である増幅回
路１００ｃの構成図である。図６に示すように、増幅回
路１００ｃは、増幅部１０、帰還抵抗２０、２０ａ、パ
ワーセーブ回路４０等から構成される。増幅部１０の帰
還路には、所定の抵抗値を有する帰還抵抗２０と第１実
施例で示した帰還抵抗２０ａが並列に設けられている。
従って、増幅部１０のスレッショルドレベルは、帰還抵
抗２０ａ及び帰還抵抗２０によって決まる。帰還抵抗２
０、２０ａの抵抗値が大きい程、増幅部１０の信号増幅
率も増大するので、帰還抵抗２０、２０ａは高抵抗値の
ものが用いられる。
【００４２】尚、増幅部１０及びパワーセーブ回路４０
は、第１実施例で示した増幅回路１００ａ内のものと同
様であり、その説明を省略する。増幅回路１００ｃにお
いて、ノードＰｉ１の電位がゼロにクランプされる期間
（１）の後のノードＰｉ１の電位が回復する期間（２）
には、ハイレベルの活性化信号ＳＷＯＮが帰還抵抗２０
ａに与えられ、ロウレベルのパワーセーブ信号ＰＤがパ
ワーセーブ回路４０に与えられる。この時、トランスフ
ァゲート６０がオンとなり、帰還抵抗２０ａの抵抗値が
所定量低下する。従って、この時電位がＶＤＤのノード
Ｐｏ０から電位がゼロのノードＰｉ１に電荷が高速に供
給され、ノードＰｉ１の電位が短時間で増幅部１０のス
レッショルドレベルである約１／２ＶＤＤまで回復す
る。ノードＰｉ１に電荷が供給されるのに伴い、ノード
Ｐｏ０の電位は約１／２ＶＤＤまで低下してノードＰｉ
１の電位と平衡になる。
【００４３】そして、期間（３）では、帰還抵抗２０ａ
に与えられる活性化信号ＳＷＯＮが再びロウレベルにな
るので、帰還抵抗２０ａ内のトランスファゲート６０は
オフとなり、帰還抵抗２０ａの抵抗値は期間（１）の時
の値に戻る。そして、この時、コンデンサ５０を介して
増幅回路１００ｃに入力する信号Ａは、増幅部１０で反
転増幅された後、ノードＰｏ０を介して出力される。
【００４４】以上のように、増幅回路１００ｃの起動時
に帰還抵抗２０ａにハイレベルの活性化信号ＳＷＯＮを
与えることでトランスファゲート６０をオンにして、ゼ
ロにされたノードＰｉ１の電位を短時間で増幅部１０の
スレッショルドレベルまで回復させるので、増幅回路１
００ｃの動作の高速化が図られる。また、増幅回路１０
０ｃの信号増幅時には、トランスファーゲート６０をオ
フにして、帰還抵抗２０ａの抵抗値を元の値に戻すので
増幅回路１００ｃは低消費電力で高い増幅率を達成す
る。
【００４５】図７は、本発明の第４実施例である増幅回
路１００ｄの構成図である。図７に示すように、増幅回
路１００ｄは、増幅部１０、帰還抵抗２０、２０ａ、制
御回路３０ｄ、パワーセーブ回路４０等から構成され
る。制御回路３０ｄはパルス発生回路６２ｄを有し、帰
還抵抗２０と並列に設けられた帰還抵抗２０ａを制御す
る。
【００４６】増幅回路１００ｄにおいては、パワーセー
ブ信号ＰＤはパワーセーブ回路４０と制御回路３０ｄに
与えられる。パルス発生回路６２ｄは、与えられるパワ
ーセーブ信号ＰＤがハイレベルからロウレベルになる
と、ノードＰｉ１の電位がスレッショルドレベルである
約１／２ＶＤＤに回復するまでの時間だけハイレベルの
活性化信号ＳＷＯＮを帰還抵抗２０ａに与える。そし
て、パルス発生回路６２ｄが発生するハイレベルの活性
化信号ＳＷＯＮにより、トランスファゲート６０はオン
となり電流を流す。
【００４７】尚、増幅部１０、帰還抵抗２０、２０ａ及
びパワーセーブ回路４０は、既述の増幅回路内のものと
同様であり、その説明を省略する。図４に示すように、
パルス発生回路６２ｄは、与えられるパワーセーブ信号
ＰＤがハイレベルからロウレベルになる時にハイレベル
の活性化信号ＳＷＯＮを出力してトランスファゲート６
０をオンにする。そして、トランスファゲート６０がオ
ンとなることで、電位がＶＤＤのノードＰｏ０から電位
がゼロのノードＰｉ１に電荷が高速に供給され、ノード
Ｐｉ１の電位が短時間で増幅部１０のスレッショルドレ
ベルである約１／２ＶＤＤまで回復する。
【００４８】ノードＰｉ１の電位が約１／２ＶＤＤに回
復した後は、パルス発生回路６２ｄはロウレベルの活性
化信号ＳＷＯＮを発生し、トランスファゲート６０をオ
フにして帰還抵抗２０ａの抵抗値を元の値に戻す。従っ
て、上記のようなパルス発生回路６２ｄの動作により、
増幅回路１００ｄの動作の高速化が図られると同時に、
増幅回路１００ｄは低消費電力で高い増幅率を達成す
る。また、増幅回路１００ｄをパワーセーブ信号ＰＤの
みで制御することができる。
【００４９】増幅回路１００ｄが有するパルス発生回路
６２ｄは、例えば、図８に示すような簡単な構成のリン
グ発振器６３や図９に示すようなカウンタを用いた回路
６４等で実現することができる。図８に示すように、リ
ング発振器６３は、インバータ６３ａとＡＮＤ回路６３
ｂの間に奇数個のインバータ６３ｃ、６３ｄ、・・・、
６３ｅ、６３ｆが設けられた構成である。インバータ６
３ｃに入力した信号がインバータ６３ｆから反転出力さ
れるまでには所定の遅延時間Ｔがかかる。従って、パワ
ーセーブ信号ＰＤがハイレベルからロウレベルになると
時間ＴだけＡＮＤ回路６３ｂからハイレベルの活性化信
号ＳＷＯＮが出力される。このリング発振器６３を増幅
回路１００ｄ内のパルス発生回路６２ｄとして適用する
際には、奇数個のインバータの数を適宜調整して時間Ｔ
をノードＰｉ１の電位が約１／２ＶＤＤに回復するまで
の時間に合わせればよい。
【００５０】図９に示すように、回路６４は、カウンタ
６４ａ、Ｄフリップフロップ６４ｂ、インバータ６４
ｃ、６４ｄ、ＡＮＤ回路６４ｅ、６４ｆから構成され
る。Ｄフリップフロップ６４ｂは、クロック信号ＣＬＫ
が入力される時に入力端子Ｄに加えられた入力信号をそ
のまま出力端子Ｑから出力する。回路６４において、イ
ンバータ６４ｃに入力するパワーセーブ信号ＰＤがハイ
レベルからロウレベルになるとＤフリップフロップ６４
ｂからカウンタ６４ａの端子Ｒｅｓｅｔにリセット信号
が入る。そして、カウンタ６４ａにリセット信号が入る
と、カウンタ６４ａは端子Ｑｍｓｂからロウレベルの信
号を出力し、このロウレベルの信号がインバータ６４ｄ
で反転されてハイレベルの活性化信号ＳＷＯＮとして出
力される。
【００５１】尚、パルス発生回路６２ｄの構成は、図８
又は図９に示すものに限らず、前述のパルス発生回路６
２ｄとしての機能を発揮するものであれば他の構成でも
よい。図１０は、本発明の第５実施例である増幅回路１
００ｅの構成図である。図１０に示すように、増幅回路
１００ｅは、増幅部１０、帰還抵抗２０、２０ａ、制御
回路３０ｅ、パワーセーブ回路４０等から構成される。
【００５２】また、制御回路３０ｅは、パルス発生回路
６２ｅ及びレベル検出回路６５を有する。レベル検出回
路６５は、ノードＰｉ１の電位レベルを検出するもので
あり、ノードＰｉ１の電位がゼロから約１／２ＶＤＤに
回復するまでの間はロウレベルの検出信号Ｌを発生し、
ノードＰｉ１の電位が約１／２ＶＤＤになるとハイレベ
ルの検出信号Ｌを発生する。
【００５３】増幅回路１００ｅにおいては、パワーセー
ブ信号ＰＤはパワーセーブ回路４０と制御回路３０ｅ内
のパルス発生回路６２ｅに与えられる。パルス発生回路
６２ｅは、パワーセーブ信号ＰＤがハイレベルからロウ
レベルになった時からレベル検出回路６５よりノードＰ
ｉ１の電位が約１／２ＶＤＤになったことを知らせるハ
イレベルの検出信号Ｌが与えられるまでの間、ハイレベ
ルの活性化信号ＳＷＯＮを発生する。そして、パルス発
生回路６２ｅが発生するハイレベルの活性化信号ＳＷＯ
Ｎにより、帰還抵抗２０ａ内のトランスファゲート６０
はオンとなり電流を流す。
【００５４】尚、増幅部１０、帰還抵抗２０、２０ａ及
びパワーセーブ回路４０は、既述の増幅回路内のものと
同様であり、その説明を省略する。続いて、図１０及び
図１１を用いて増幅回路１００ｅの動作説明を行う。図
１１は、増幅回路１００ｅ内のノードＰｉ０、Ｐｉ１、
Ｐｏ０の電位と活性化信号ＳＷＯＮ、パワーセーブ信号
ＰＤ及びレベル検出回路６５からの出力信号Ｌとの関係
を示すタイミング図である。
【００５５】先ず、図１１の期間（１）において、ハイ
レベルのパワーセーブ信号ＰＤがパワーセーブ回路４０
に入力するとトランジスタ４１がオンとなり、ノードＰ
ｉ１の電位がゼロにクランプされる。この時、増幅部１
０のトランジスタ１１はオンとなり、トランジスタ１２
はオフとなるので、ノードＰｏ０の電位は電源電圧ＶＤ
Ｄと同レベルになる。
【００５６】次に増幅回路１００ｅが起動する期間
（２）では、ロウレベルのパワーセーブ信号ＰＤがパワ
ーセーブ回路４０に与えられるので、トランジスタ４１
はオフとなる。パルス発生回路６２ｅは、パワーセーブ
信号ＰＤがハイレベルからロウレベルに変わる時にハイ
レベルの活性化信号ＳＷＯＮを発生してトランスファゲ
ート６０をオンにする。従って、この時電位がＶＤＤの
ノードＰｏ０から電位がゼロのノードＰｉ１に電荷が高
速に供給され、ノードＰｉ１の電位が短時間で増幅部１
０のスレッショルドレベルである約１／２ＶＤＤまで回
復する。ノードＰｉ１に電荷が供給されるのに伴い、ノ
ードＰｏ０の電位は約１／２ＶＤＤまで低下してノード
Ｐｉ１の電位と平衡になる。
【００５７】この時、ノードＰｉ１の電位が約１／２Ｖ
ＤＤまで回復したことをレベル検出回路６５が検出し、
ハイレベルの検出信号Ｌをパルス発生回路６２ｅに与え
る。パルス発生回路６２ｅは、レベル検出回路６５から
のハイレベルの検出信号Ｌを受けると、発生する活性化
信号ＳＷＯＮを再びロウレベルに戻し、トランスファゲ
ート６０をオフにする。
【００５８】そして、期間（３）では、コンデンサ５０
を介して増幅回路１００ｅに入力する信号Ａは増幅部１
０で反転増幅された後、ノードＰｏ０を介して出力され
る。以上のように、パルス発生回路６２ｅは、パワーセ
ーブ信号ＰＤがロウレベルになってからノードＰｉ１の
電位が約１／２ＶＤＤに回復するまで、ハイレベルの活
性化信号ＳＷＯＮを発生し、トランスファゲート６０を
オンにする。そして、トランスファゲート６０をオンに
することで、ゼロにされたノードＰｉ１の電位を短時間
で増幅部１０のスレッショルドレベルまで回復させるの
で、増幅回路１００ｅの動作の高速化が図られる。ま
た、増幅回路１００ｅの動作時には、トランスファゲー
ト６０がオフとなり、帰還抵抗２０ａの抵抗値が元の高
い値に戻るので、増幅回路１００ｅは低消費電力で高い
増幅率を達成する。更に、増幅回路１００ｅにおいて
は、レベル検出回路６５がノードＰｉ１の電位が約１／
２ＶＤＤに回復したことをパルス発生回路６２ｅに伝え
る構成なので、パルス発生回路６２ｅがハイレベルの活
性化信号ＳＷＯＮを発生する期間を予め設定しておく必
要がない。
【００５９】レベル検出回路６５は、例えば、図１２に
示すようにＮチャネルトランジスタ６５ａ、６５ｂ、６
５ｃ、６５ｄ、６５ｅ及びＰチャネルトランジスタ６５
ｆ、６５ｇを用いて実現することができる。Ｐチャネル
トランジスタ６５ｆ、６５ｇのソース端子には電源電圧
が接続されており、Ｎチャネルトランジスタ６５ａ、６
５ｂ、６５ｃ、６５ｄ、６５ｅのソース端子は、グラン
ドに接続されているものとする。
【００６０】ノードＰｉ１の電位がゼロから約１／２Ｖ
ＤＤに回復する間は、トランジスタ６５ａ、６５ｂ、６
５ｃ、６５ｄ、６５ｇがオフであり、トランジスタ６５
ｆ、６５ｅがオンである。従って、レベル検出回路６５
からはロウレベルの検出信号Ｌが出力される。また、ノ
ードＰｉ１の電位が約１／２ＶＤＤに回復するとトラン
ジスタ６５ａ、６５ｂ、６５ｃ、６５ｄ、６５ｇがオン
となり、トランジスタ６５ｆ、６５ｅがオフとなる。従
って、この時、レベル検出回路６５からハイレベルの検
出信号Ｌが出力される。
【００６１】また、増幅回路１００ｅにおけるパルス発
生回路６２ｅは、例えば、図１３に示すように簡単な構
成のＮＯＲ回路６６を用いて実現できる。ＮＯＲ回路６
６の機能により、パワーセーブ信号ＰＤ及びレベル検出
回路６５からの検出信号Ｌがロウレベルの時だけハイレ
ベルの活性化信号ＳＷＯＮが出力される。レベル検出回
路６５、パルス発生回路６２ｅの構成は、図１２、１３
に示すものに限らず、前述のレベル検出回路６５、パル
ス発生回路６２ｅとしての機能を発揮するものであれば
他の構成でもよい。
【００６２】また、上記実施例において、増幅部１０
は、図示したようなインバータアンプに限らず他の構成
でもよい。更に、本発明の原理は、増幅回路に限らず、
スレッショルドレベルが帰還抵抗によって決定される他
の回路にも適用可能である。尚、図４の期間（２）が特
許請求の範囲に記載の所定の期間に対応し、図４の期間
（３）が特許請求の範囲に記載の信号増幅動作時に対応
する。また、制御回路３０ｂが特許請求の範囲に記載の
第１の制御回路に対応し、制御回路３０ｄ、３０ｅが特
許請求の範囲に記載の第２の制御回路に対応する。更
に、帰還抵抗２０、２０ａがそれぞれ特許請求の範囲に
記載の固定抵抗、可変抵抗に対応する。
【００６３】
【発明の効果】上記の如く、請求項１記載の発明によれ
ば、所定の期間中のみ帰還路の抵抗値が下がることで、
増幅部の信号増幅率を下げることなく、入力部の電位を
短時間でスレッショルドレベルに回復させることができ
る。また、請求項２記載の発明によれば、所定の期間中
のみ可変抵抗の抵抗値が下がることで、増幅部の信号増
幅率を下げることなく、入力部の電位を短時間でスレッ
ショルドレベルにすることができる。
【００６４】また、請求項３記載の発明によれば、所定
の期間中のみ帰還抵抗が有するトランスファーゲートが
オンとなり帰還電流を流すことで、増幅部の信号増幅率
を下げることなく、入力部の電位を短時間でスレッショ
ルドレベルにすることができる。また、請求項４記載の
発明によれば、所定の期間中のみ第１の制御回路が帰還
抵抗の抵抗値を下げることで、増幅部の信号増幅率を下
げることなく、入力部の電位を短時間でスレッショルド
レベルにすることができる。
【００６５】また、請求項５記載の発明によれば、所定
の期間中のみ帰還路に固定抵抗と並列に設けられた可変
回路の抵抗値が下がり帰還電流を流すことで、増幅部の
信号増幅率を下げることなく、入力部の電位を短時間で
スレッショルドレベルにすることができる。また、請求
項６記載の発明によれば、所定の期間中のみ可変回路が
有するトランスファーゲートがオンとなり帰還電流を流
すことで、増幅部の信号増幅率を下げることなく、入力
部の電位を短時間でスレッショルドレベルにすることが
できる。
【００６６】また、請求項７記載の発明によれば、所定
の期間中のみ第２の制御回路が可変抵抗の抵抗値を下げ
ることで、増幅部の信号増幅率を下げることなく、入力
部の電位を短時間でスレッショルドレベルにすることが
できる。また、請求項８記載の発明によれば、トランス
ファーゲートをオンにする活性化信号を外部からではな
く内部のパルス発生回路から与えることができる。
【００６７】また、請求項９記載の発明によれば、パル
ス発生回路を簡単な構成のリング発振器を用いて実現す
ることができる。また、請求項１０記載の発明によれ
ば、パルス発生回路を簡単な構成のカウンタ回路を用い
て実現することができる。また、請求項１１記載の発明
によれば、レベル検出回路が入力部の電位が増幅回路の
スレッショルドレベルになったことを検出して、パルス
発生回路による活性化信号の発生を止めさせるので、パ
ルス発生回路が活性化信号を発生する期間を予めパルス
発生回路に設定しておく必要がない。
【００６８】また、請求項１２記載の発明によれば、レ
ベル検出回路をＮチャネルトランジスタ及びＰチャネル
トランジスタを用いて実現することができる。また、請
求項１３記載の発明によれば、パルス発生回路をＮＯＲ
回路を用いて実現することができる。また、請求項１４
記載の発明によれば、増幅回路の起動前にパワーセーブ
回路が入力部の電位を低下させるので、増幅回路の消費
電力を低減させることができる。
【００６９】また、請求項１５記載の発明によれば、パ
ワーセーブ回路が入力部の電位をゼロボルトに低下させ
るので消費電力効果が高い。また、請求項１６記載の発
明によれば、高い増幅率を保ちつつ、短時間で起動する
増幅回路を有する半導体集積回路を提供することができ
る。更に、請求項１７記載の発明によれば、所定の期間
中のみ帰還路の抵抗値を下げることで、増幅回路の増幅
部の信号増幅率を下げることなく、入力部の電位を短時
間でスレッショルドレベルに回復させることができる。
【図面の簡単な説明】
【図１】従来例の増幅回路の構成図である。
【図２】本発明の増幅回路が適用された半導体集積回路
を示す図である。
【図３】本発明の第１実施例の増幅回路の構成図であ
る。
【図４】増幅回路内のノードの電位と活性化信号ＳＷＯ
Ｎ及びパワーセーブ信号ＰＤとの関係を示すタイミング
図である。
【図５】第２実施例の増幅回路の構成図である。
【図６】第３実施例の増幅回路の構成図である。
【図７】第４実施例の増幅回路の構成図である。
【図８】パルス発生回路の構成例を示す図である。
【図９】パルス発生回路の構成例を示す図である。
【図１０】第５実施例の増幅回路の構成図である。
【図１１】増幅回路内のノードの電位と活性化信号ＳＷ
ＯＮ、パワーセーブ信号ＰＤ及びレベル検出信号との関
係を示すタイミング図である。
【図１２】レベル検出回路の構成例を示す図である。
【図１３】パルス発生回路の構成例を示す図である。
【符号の説明】
１０ 増幅部 １１ Ｐチャネルトランジスタ １２ Ｎチャネルトランジスタ ２０、２０ａ、２０ｂ 帰還抵抗 ３０ｂ、３０ｄ、３０ｅ 制御回路 ４０ パワーセーブ回路 ４１ Ｎチャネルトランジスタ ５０ ＡＣ結合コンデンサ ６０ トランスファゲート ６１ インバータ ６２ｄ、６２ｅ パルス発生回路 ６５ レベル検出回路 ９０、１００、１００ａ、１００ｂ、１００ｃ、１００
ｄ、１００ｅ 増幅回路 ２００ ＬＳＩ ３００ アナログ回路 ４００ デジタル回路 ５００ ＰＬＬ

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 信号の入力部がＡＣ結合され、スレッシ
    ョルドレベルが前記入力部に接続される帰還路に設けら
    れた帰還抵抗により決定される増幅回路において、 回路起動後の所定の期間中の前記帰還路の抵抗値を、前
    記所定の期間後の信号増幅動作時の値より低くすること
    を特徴とする増幅回路。
  2. 【請求項２】 請求項１記載の増幅回路において、前記
    帰還抵抗は可変抵抗であることを特徴とする増幅回路。
  3. 【請求項３】 請求項１記載の増幅回路において、前記
    帰還抵抗は前記所定の期間中にオンとなるトランスファ
    ゲートを有することを特徴とする増幅回路。
  4. 【請求項４】 請求項１〜３いずれか１項記載の増幅回
    路において、更に、前記帰還抵抗の抵抗値を制御する第
    １の制御回路を有することを特徴とする増幅回路。
  5. 【請求項５】 請求項１記載の増幅回路において、前記
    帰還抵抗は固定抵抗とこれに並列に接続された可変抵抗
    とを有し、前記所定の期間中に前記可変抵抗の抵抗値を
    前記信号増幅時の値より低くすることを特徴とする増幅
    回路。
  6. 【請求項６】 請求項５記載の増幅回路において、前記
    可変抵抗は前記所定の期間中にオンとなるトランスファ
    ゲートを有することを特徴とする増幅回路。
  7. 【請求項７】 請求項５又は６記載の増幅回路におい
    て、前記可変抵抗の抵抗値を制御する第２の制御回路を
    有することを特徴とする増幅回路。
  8. 【請求項８】 請求項５又は６記載の増幅回路におい
    て、前記所定の期間中に前記可変抵抗を制御する活性化
    信号を発生するパルス発生回路を含む第２の制御回路を
    有することを特徴とする増幅回路。
  9. 【請求項９】 請求項８記載の増幅回路において、前記
    パルス発生回路はリング発振器を有することを特徴とす
    る増幅回路。
  10. 【請求項１０】 請求項８記載の増幅回路において、前
    記パルス発生回路はカウンタ回路を有することを特徴と
    する増幅回路。
  11. 【請求項１１】 請求項８〜１０いずれか１項記載の増
    幅回路において、 前記入力部の電位がスレッショルドレベルになった時に
    検出信号を前記パルス発生回路に与えるレベル検出回路
    を有し、 前記第２の制御回路は前記検出信号を受け取るまで前記
    活性化信号を発生することを特徴とする増幅回路。
  12. 【請求項１２】 請求項１１記載の増幅回路において、
    前記レベル検出回路はＮチャネルトランジスタ及びＰチ
    ャネルトランジスタを有することを特徴とする増幅回
    路。
  13. 【請求項１３】 請求項１１又は１２記載の増幅回路に
    おいて、前記パルス発生回路はＮＯＲ回路を有すること
    を特徴とする増幅回路。
  14. 【請求項１４】 請求項１〜１３いずれか１項記載の増
    幅回路において、回路起動前に前記入力部の電位を所定
    レベルに低下させるパワーセーブ回路を有することを特
    徴とする増幅回路。
  15. 【請求項１５】 請求項１４記載の増幅回路において、
    前記所定レベルはゼロボルトであることを特徴とする増
    幅回路。
  16. 【請求項１６】 請求項１〜１５いずれか１項記載の増
    幅回路を備えたことを特徴とする半導体集積回路。
  17. 【請求項１７】 信号の入力部がＡＣ結合され、スレッ
    ショルドレベルが前記入力部に接続される帰還路に設け
    られた帰還抵抗により決定される増幅回路における信号
    の増幅方法であって、 回路起動後の所定の期間中の前記帰還路の抵抗値を、前
    記所定の期間後の信号増幅動作時の値より低くするステ
    ップを有することを特徴とする増幅方法。
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