JPH07131308A - クロックスキュー抑制回路 - Google Patents
クロックスキュー抑制回路Info
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- JPH07131308A JPH07131308A JP5271371A JP27137193A JPH07131308A JP H07131308 A JPH07131308 A JP H07131308A JP 5271371 A JP5271371 A JP 5271371A JP 27137193 A JP27137193 A JP 27137193A JP H07131308 A JPH07131308 A JP H07131308A
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- clock
- circuit
- input
- differential amplifier
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】
【目的】バッファサイズを拡大することなく、より一層
のクロックスキューの抑制を図ること。 【構成】バッファや配線を含むクロック伝送路を介して
半導体チップの内部回路に伝えられるクロック信号のス
キューを抑制する回路であって、前記クロック信号を差
動アンプの一方入力に与え、該差動アンプの他方入力に
定電圧を与えると共に、該差動アンプの反転出力又は非
反転出力から取り出した信号を前記内部回路に与えるよ
うに構成したことを特徴とする。
のクロックスキューの抑制を図ること。 【構成】バッファや配線を含むクロック伝送路を介して
半導体チップの内部回路に伝えられるクロック信号のス
キューを抑制する回路であって、前記クロック信号を差
動アンプの一方入力に与え、該差動アンプの他方入力に
定電圧を与えると共に、該差動アンプの反転出力又は非
反転出力から取り出した信号を前記内部回路に与えるよ
うに構成したことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、クロックスキュー抑制
回路に関し、特に、大規模半導体集積回路に用いて好適
なクロックスキュー抑制回路に関する。近年、半導体集
積回路の大規模化、高密度化に伴って、多くの機能が１
チップ上に集約され、しかも、一層の性能向上を図るた
めにクロックスピードの高速化が図られるようになり、
チップ内配線を伝播するクロック信号の時間的なずれ、
いわゆるクロックスキューの影響が問題視されるように
なってきた。
回路に関し、特に、大規模半導体集積回路に用いて好適
なクロックスキュー抑制回路に関する。近年、半導体集
積回路の大規模化、高密度化に伴って、多くの機能が１
チップ上に集約され、しかも、一層の性能向上を図るた
めにクロックスピードの高速化が図られるようになり、
チップ内配線を伝播するクロック信号の時間的なずれ、
いわゆるクロックスキューの影響が問題視されるように
なってきた。
【０００２】
【従来の技術】図９は従来の半導体集積回路のレイアウ
ト概念図である。１は半導体チップ（以下「チップ」と
略す）であり、外部からのクロック信号（便宜的に「シ
ステムクロック」）は、Ｉ／Ｏ領域に形成されたクロッ
クバッファ２及び配線３を介してチップ１の各部に伝え
られ、さらに、各部に設けられたローカルバッファ４を
介して種々の内部回路５（クロック信号を必要とする順
序回路等の内部回路；例えばフリップフロップやレジス
タ）に与えられる。
ト概念図である。１は半導体チップ（以下「チップ」と
略す）であり、外部からのクロック信号（便宜的に「シ
ステムクロック」）は、Ｉ／Ｏ領域に形成されたクロッ
クバッファ２及び配線３を介してチップ１の各部に伝え
られ、さらに、各部に設けられたローカルバッファ４を
介して種々の内部回路５（クロック信号を必要とする順
序回路等の内部回路；例えばフリップフロップやレジス
タ）に与えられる。
【０００３】図１０はクロックバッファ２やローカルバ
ッファ４の構成例であり、７、８はそれぞれＣＭＯＳイ
ンバータゲートである。これによれば、終段のＣＭＯＳ
インバータゲート８の駆動能力を高める（すなわちバッ
ファサイズを大きくする）ことによって、端子ｏｕｔに
現れる信号の立上り時間や立ち下がり時間を短くするこ
とができ、クロックスキューを抑制できる。
ッファ４の構成例であり、７、８はそれぞれＣＭＯＳイ
ンバータゲートである。これによれば、終段のＣＭＯＳ
インバータゲート８の駆動能力を高める（すなわちバッ
ファサイズを大きくする）ことによって、端子ｏｕｔに
現れる信号の立上り時間や立ち下がり時間を短くするこ
とができ、クロックスキューを抑制できる。
【０００４】
【発明が解決しようとする課題】しかしながら、かかる
従来の技術にあっては、単に、バッファサイズの拡大に
よってクロックスキューを抑制していたため、バッファ
サイズの拡大には自ずと限界があり、しかも、バッファ
サイズをある程度以上に大きくするとそのバッファを駆
動するための新たなバッファが必要となってバッファの
面積増加や信号遅延の増加を免れないから、より一層の
クロックスキュー抑制を図るという点で改善すべき技術
課題があった。 ［目的］そこで、本発明は、バッファサイズを拡大する
ことなく、より一層のクロックスキューの抑制を図るこ
とを目的とする。
従来の技術にあっては、単に、バッファサイズの拡大に
よってクロックスキューを抑制していたため、バッファ
サイズの拡大には自ずと限界があり、しかも、バッファ
サイズをある程度以上に大きくするとそのバッファを駆
動するための新たなバッファが必要となってバッファの
面積増加や信号遅延の増加を免れないから、より一層の
クロックスキュー抑制を図るという点で改善すべき技術
課題があった。 ［目的］そこで、本発明は、バッファサイズを拡大する
ことなく、より一層のクロックスキューの抑制を図るこ
とを目的とする。
【０００５】
【課題を解決するための手段】請求項１記載の発明は、
バッファや配線を含むクロック伝送路を介して半導体チ
ップの内部回路に伝えられるクロック信号のスキューを
抑制する回路であって、前記クロック信号を差動アンプ
の一方入力に与え、該差動アンプの他方入力に定電圧を
与えると共に、該差動アンプの反転出力又は非反転出力
から取り出した信号を前記内部回路に与えるように構成
したことを特徴とする。
バッファや配線を含むクロック伝送路を介して半導体チ
ップの内部回路に伝えられるクロック信号のスキューを
抑制する回路であって、前記クロック信号を差動アンプ
の一方入力に与え、該差動アンプの他方入力に定電圧を
与えると共に、該差動アンプの反転出力又は非反転出力
から取り出した信号を前記内部回路に与えるように構成
したことを特徴とする。
【０００６】請求項２記載の発明は、バッファや配線を
含むクロック伝送路を介して半導体チップの内部回路に
伝えられるクロック信号のスキューを抑制する回路であ
って、前記クロック伝送路を通過する前のクロック信号
と通過した後のクロック信号との間の位相差を検出する
位相差検出手段と、該位相差に応じた電圧を発生する電
圧発生手段と、前記クロック伝送路を通過した後のクロ
ック信号を一方入力に与え、他方入力に前記電圧発生手
段の出力電圧を与え、且つ、反転出力又は非反転出力か
ら取り出した信号を前記内部回路に与える差動アンプと
を備えたことを特徴とする。
含むクロック伝送路を介して半導体チップの内部回路に
伝えられるクロック信号のスキューを抑制する回路であ
って、前記クロック伝送路を通過する前のクロック信号
と通過した後のクロック信号との間の位相差を検出する
位相差検出手段と、該位相差に応じた電圧を発生する電
圧発生手段と、前記クロック伝送路を通過した後のクロ
ック信号を一方入力に与え、他方入力に前記電圧発生手
段の出力電圧を与え、且つ、反転出力又は非反転出力か
ら取り出した信号を前記内部回路に与える差動アンプと
を備えたことを特徴とする。
【０００７】
【作用】請求項１記載の発明では、差動アンプの他方入
力に与える定電圧の電位に応じて、該差動アンプの反転
／非反転出力の立上り／立ち下がり遷移時間が変化す
る。すなわち、差動アンプにおいては、基準側入力（他
方入力）の電位と比較側入力（一方入力）の電位の大小
関係でその出力状態が決まり、例えば、基準側の電位を
低レベルにしておけば、比較側の電位がわずかに大きく
なった時点で直ちに出力状態が遷移するが、基準側の電
位を高レベルにした場合には、比較側の電位が該高レベ
ル相当まで上昇しなければ出力状態は遷移しない。した
がって、差動アンプの他方入力に与える定電圧の電位を
変化させるだけで、出力の遷移時間を早めたり遅らせた
りすることができるから、該差動アンプからの出力信号
を時間調整してスキューを抑制できる。
力に与える定電圧の電位に応じて、該差動アンプの反転
／非反転出力の立上り／立ち下がり遷移時間が変化す
る。すなわち、差動アンプにおいては、基準側入力（他
方入力）の電位と比較側入力（一方入力）の電位の大小
関係でその出力状態が決まり、例えば、基準側の電位を
低レベルにしておけば、比較側の電位がわずかに大きく
なった時点で直ちに出力状態が遷移するが、基準側の電
位を高レベルにした場合には、比較側の電位が該高レベ
ル相当まで上昇しなければ出力状態は遷移しない。した
がって、差動アンプの他方入力に与える定電圧の電位を
変化させるだけで、出力の遷移時間を早めたり遅らせた
りすることができるから、該差動アンプからの出力信号
を時間調整してスキューを抑制できる。
【０００８】請求項２記載の発明では、クロック伝送路
を通過する前のクロック信号と通過した後のクロック信
号との間の位相差が検出され、この位相差に応じた電圧
が差動アンプの他方入力に与えられる。ここで、位相差
は、クロック伝送路の信号遅延を定量的に表わすもので
あり、スキュー相当の物理量である。したがって、差動
アンプの出力遷移時間を実際のスキューに合わせて調節
することができ、より汎用的で実用的なスキュー抑制技
術を提供できる。
を通過する前のクロック信号と通過した後のクロック信
号との間の位相差が検出され、この位相差に応じた電圧
が差動アンプの他方入力に与えられる。ここで、位相差
は、クロック伝送路の信号遅延を定量的に表わすもので
あり、スキュー相当の物理量である。したがって、差動
アンプの出力遷移時間を実際のスキューに合わせて調節
することができ、より汎用的で実用的なスキュー抑制技
術を提供できる。
【０００９】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１〜図８は本発明に係るクロックスキュー抑制
回路の一実施例を示す図である。まず、構成を説明す
る。図１において、１１は半導体チップ（以下「チッ
プ」と略す）であり、外部からのクロック信号ＣＬＫ
は、Ｉ／Ｏ領域に形成されたクロックバッファ１２及び
配線１３を介してチップ１１の各部に伝えられ、さら
に、各部に設けられたローカルバッファ１４ａ〜１４ｊ
を介して種々の内部回路（図９の符号５参照）に与えら
れる。
する。図１〜図８は本発明に係るクロックスキュー抑制
回路の一実施例を示す図である。まず、構成を説明す
る。図１において、１１は半導体チップ（以下「チッ
プ」と略す）であり、外部からのクロック信号ＣＬＫ
は、Ｉ／Ｏ領域に形成されたクロックバッファ１２及び
配線１３を介してチップ１１の各部に伝えられ、さら
に、各部に設けられたローカルバッファ１４ａ〜１４ｊ
を介して種々の内部回路（図９の符号５参照）に与えら
れる。
【００１０】ここで、１５ａ〜１５ｆはスキュー抑制回
路であり、これらのスキュー抑制回路１５ａ〜１５ｆ
は、クロックバッファ１２から離れた部分、言い替えれ
ばスキューの大きい部分に位置するローカルバッファ１
４ａ〜１４ｆにそれぞれ対応している。なお、図では特
定のローカルバッファのみにスキュー制御回路を設けて
いるが、これに限るものではなく、コストやレイアウト
面積に余裕があれば全てのローカルバッファに設けても
構わない。
路であり、これらのスキュー抑制回路１５ａ〜１５ｆ
は、クロックバッファ１２から離れた部分、言い替えれ
ばスキューの大きい部分に位置するローカルバッファ１
４ａ〜１４ｆにそれぞれ対応している。なお、図では特
定のローカルバッファのみにスキュー制御回路を設けて
いるが、これに限るものではなく、コストやレイアウト
面積に余裕があれば全てのローカルバッファに設けても
構わない。
【００１１】スキュー抑制回路１５＊（＊はａ，ｂ，…
…，ｆ；以下同様）には、ローカルバッファ１４＊から
のクロック信号（以下「ＣＬＫLOCAL 」）が入力され、
さらに、Ｉ／Ｏ領域又はＩ／Ｏ領域近傍に形成されたリ
ファレンスバッファ１６Ａ、１６Ｂからのクロック信号
（以下「ＣＬＫREF 」）が入力されている。スキュー制
御回路１５＊は、これらの入力信号ＣＬＫLOCAL 、ＣＬ
ＫREF に基づいてスキューの大きさを定量的に検出し、
そのスキュー分に相当する時間補正を施したクロック信
号（以下「ＣＬＫOUT 」）を生成して図示を略した種々
の内部回路に出力する。
…，ｆ；以下同様）には、ローカルバッファ１４＊から
のクロック信号（以下「ＣＬＫLOCAL 」）が入力され、
さらに、Ｉ／Ｏ領域又はＩ／Ｏ領域近傍に形成されたリ
ファレンスバッファ１６Ａ、１６Ｂからのクロック信号
（以下「ＣＬＫREF 」）が入力されている。スキュー制
御回路１５＊は、これらの入力信号ＣＬＫLOCAL 、ＣＬ
ＫREF に基づいてスキューの大きさを定量的に検出し、
そのスキュー分に相当する時間補正を施したクロック信
号（以下「ＣＬＫOUT 」）を生成して図示を略した種々
の内部回路に出力する。
【００１２】図２はスキュー抑制回路１５＊のブロック
図であり、１７は位相比較器（位相差検出手段）１８と
参照電圧発生回路（電圧発生手段）１９とを含むスキュ
ー検出回路、２０はスキュー調整回路である。位相比較
器１８はＣＬＫREF とＣＬＫLOCAL との間の位相差を検
出し、参照電圧発生回路１９は位相差に応じた大きさの
参照電圧ＶREF を発生する。スキュー調整回路２０は、
参照電圧ＶREF に応じた時間補正をＣＬＫLOCAL に施
し、その補正後の信号をＣＬＫOUT として出力する。
図であり、１７は位相比較器（位相差検出手段）１８と
参照電圧発生回路（電圧発生手段）１９とを含むスキュ
ー検出回路、２０はスキュー調整回路である。位相比較
器１８はＣＬＫREF とＣＬＫLOCAL との間の位相差を検
出し、参照電圧発生回路１９は位相差に応じた大きさの
参照電圧ＶREF を発生する。スキュー調整回路２０は、
参照電圧ＶREF に応じた時間補正をＣＬＫLOCAL に施
し、その補正後の信号をＣＬＫOUT として出力する。
【００１３】図３は位相比較器１８と参照電圧発生回路
１９を含むスキュー検出回路１７の回路図であり、位相
比較器１８は排他的論理和ゲートＥＸＯＲを使用し、Ｃ
ＬＫ REF とＣＬＫLOCAL の論理が異なっている期間、す
なわちＣＬＫREF とＣＬＫLO CAL との位相差に相当する
期間だけＨレベルを継続する信号φを出力する。参照電
圧発生回路１９は、信号φのＨレベル期間だけオンとな
るｎＭＯＳトランジスタ（以下「スイッチングトランジ
スタ」）１９ａと、このスイッチングトランジスタ１９
ａのオン期間中に所定の時定数τで電源ＶCCに向けてチ
ャージアップするコンデンサ要素１９ｂと、スイッチン
グトランジスタ１９ａのオフ期間中におけるコンデンサ
要素１９ｂのチャージ電圧（以下「基準チャージ電
圧」）を決定する抵抗分圧回路１９ｃとを有する。
１９を含むスキュー検出回路１７の回路図であり、位相
比較器１８は排他的論理和ゲートＥＸＯＲを使用し、Ｃ
ＬＫ REF とＣＬＫLOCAL の論理が異なっている期間、す
なわちＣＬＫREF とＣＬＫLO CAL との位相差に相当する
期間だけＨレベルを継続する信号φを出力する。参照電
圧発生回路１９は、信号φのＨレベル期間だけオンとな
るｎＭＯＳトランジスタ（以下「スイッチングトランジ
スタ」）１９ａと、このスイッチングトランジスタ１９
ａのオン期間中に所定の時定数τで電源ＶCCに向けてチ
ャージアップするコンデンサ要素１９ｂと、スイッチン
グトランジスタ１９ａのオフ期間中におけるコンデンサ
要素１９ｂのチャージ電圧（以下「基準チャージ電
圧」）を決定する抵抗分圧回路１９ｃとを有する。
【００１４】上記時定数τはＣ×ＲON（Ｃ；コンデンサ
要素１９ｂの容量値、ＲON；スイッチングトランジスタ
１９ａのオン抵抗値）で与えられ、また、抵抗分圧回路
１９ｃは電源ＶCCとグランド間に複数個の負荷要素（こ
こではｎＭＯＳトランジスタ）を直列接続して構成す
る。負荷要素の数を調節することにより、基準チャージ
電圧を自由に変更できる。
要素１９ｂの容量値、ＲON；スイッチングトランジスタ
１９ａのオン抵抗値）で与えられ、また、抵抗分圧回路
１９ｃは電源ＶCCとグランド間に複数個の負荷要素（こ
こではｎＭＯＳトランジスタ）を直列接続して構成す
る。負荷要素の数を調節することにより、基準チャージ
電圧を自由に変更できる。
【００１５】図４はスキュー調整回路２０の構成図であ
る。スキュー調整回路２０は、一対のｎＭＯＳトランジ
スタ２０ａ、２０ｂ、該一対のｎＭＯＳトランジスタ２
０ａ、２０ｂに流れる電流を定電圧ＶCONST に従って一
定に保持するｎＭＯＳトランジスタを用いた定電流源２
０ｃ、及び、カレントミラー接続のｐＭＯＳトランジス
タ負荷２０ｄを含み、全体で差動アンプを構成する。
る。スキュー調整回路２０は、一対のｎＭＯＳトランジ
スタ２０ａ、２０ｂ、該一対のｎＭＯＳトランジスタ２
０ａ、２０ｂに流れる電流を定電圧ＶCONST に従って一
定に保持するｎＭＯＳトランジスタを用いた定電流源２
０ｃ、及び、カレントミラー接続のｐＭＯＳトランジス
タ負荷２０ｄを含み、全体で差動アンプを構成する。
【００１６】差動アンプの＋入力にはＣＬＫLOCAL が与
えられ、また、−入力には参照電圧発生回路１９で作ら
れた参照電圧ＶREF が与えられており、さらに、＋入力
と同相の非反転出力からはＣＬＫOUT が取り出されてい
る。次に、作用を説明する。外部からの入力されるクロ
ック信号ＣＬＫとチップ１１の各部に伝えられるクロッ
ク信号ＣＬＫLOCAL との間には、当該ＣＬＫLOCAL の供
給先となる多くの内部回路の入力負荷（容量性負荷）に
応じた大きさの位相遅れ、すなわちスキューが発生する
が、同クロック信号ＣＬＫとリファレンスクロック信号
ＣＬＫREF との間に発生するスキューは、上記ＣＬＫ
LOCAL のスキュー分に比べて殆ど無視できる程度に小さ
い。これは、リファレンスクロック信号ＣＬＫREF につ
ながる容量性の負荷成分がきわめて小さいからである。
従って、ＣＬＫREF とＣＬＫLOCA L の位相差で、ＣＬＫ
LOCAL のスキュー分をほぼ正確に表わすことができる。
えられ、また、−入力には参照電圧発生回路１９で作ら
れた参照電圧ＶREF が与えられており、さらに、＋入力
と同相の非反転出力からはＣＬＫOUT が取り出されてい
る。次に、作用を説明する。外部からの入力されるクロ
ック信号ＣＬＫとチップ１１の各部に伝えられるクロッ
ク信号ＣＬＫLOCAL との間には、当該ＣＬＫLOCAL の供
給先となる多くの内部回路の入力負荷（容量性負荷）に
応じた大きさの位相遅れ、すなわちスキューが発生する
が、同クロック信号ＣＬＫとリファレンスクロック信号
ＣＬＫREF との間に発生するスキューは、上記ＣＬＫ
LOCAL のスキュー分に比べて殆ど無視できる程度に小さ
い。これは、リファレンスクロック信号ＣＬＫREF につ
ながる容量性の負荷成分がきわめて小さいからである。
従って、ＣＬＫREF とＣＬＫLOCA L の位相差で、ＣＬＫ
LOCAL のスキュー分をほぼ正確に表わすことができる。
【００１７】図５は、上記位相差を検出する位相比較器
１８の動作タイミングチャートである。φは、ＣＬＫ
REF とＣＬＫLOCAL が逆論理となっている期間だけＨレ
ベルとなる信号であり、信号φのＨレベル期間は、ＣＬ
ＫREF とＣＬＫLOCAL との間の位相差、すなわちＣＬＫ
LOCAL のスキュー分を定量的に表わしている。かかるス
キュー分は、参照電圧発生回路１９によって電圧値に変
換される。すなわち、信号φのＨレベル期間だけ参照電
圧発生回路１９のスイッチングトランジスタ１９ａがオ
ンとなり、そのオン期間中、コンデンサ要素１９ｂが時
定数τでチャージアップされるため、コンデンサ要素１
９ｂには、スキュー分に対応した大きさの電圧がチャー
ジされ、このチャージ電圧が参照電圧ＶREF としてスキ
ュー調整回路２０に出力される。
１８の動作タイミングチャートである。φは、ＣＬＫ
REF とＣＬＫLOCAL が逆論理となっている期間だけＨレ
ベルとなる信号であり、信号φのＨレベル期間は、ＣＬ
ＫREF とＣＬＫLOCAL との間の位相差、すなわちＣＬＫ
LOCAL のスキュー分を定量的に表わしている。かかるス
キュー分は、参照電圧発生回路１９によって電圧値に変
換される。すなわち、信号φのＨレベル期間だけ参照電
圧発生回路１９のスイッチングトランジスタ１９ａがオ
ンとなり、そのオン期間中、コンデンサ要素１９ｂが時
定数τでチャージアップされるため、コンデンサ要素１
９ｂには、スキュー分に対応した大きさの電圧がチャー
ジされ、このチャージ電圧が参照電圧ＶREF としてスキ
ュー調整回路２０に出力される。
【００１８】スキュー調整回路２０は、このＶREF を基
準にＣＬＫLOCAL を差動増幅してＣＬＫOUT を出力する
が、ＣＬＫLOCAL とＣＬＫOUT の間には、ＶREF に対応
した時間差がつけられる。図６はＶREF をある電圧（便
宜的に＋１．１５Ｖ）とした場合の入出力特性図であ
り、実線はＣＬＫLOCAL 、破線はＣＬＫOUT を表わして
いる。ＣＬＫLOCALがＶREF を下回った時点でＣＬＫ
OUT がＨからＬへと遷移を開始している。
準にＣＬＫLOCAL を差動増幅してＣＬＫOUT を出力する
が、ＣＬＫLOCAL とＣＬＫOUT の間には、ＶREF に対応
した時間差がつけられる。図６はＶREF をある電圧（便
宜的に＋１．１５Ｖ）とした場合の入出力特性図であ
り、実線はＣＬＫLOCAL 、破線はＣＬＫOUT を表わして
いる。ＣＬＫLOCALがＶREF を下回った時点でＣＬＫ
OUT がＨからＬへと遷移を開始している。
【００１９】また、図７はＶREF を上記電圧よりも＋方
向に大きな他の電圧（便宜的に＋１．６５Ｖ）とした場
合の入出力特性図であり、図６と同様に、ＣＬＫLOCAL
がＶ REF を下回った時点でＣＬＫOUT がＨ→Ｌ遷移して
いるが、その遷移点は明らかに図６よりも前にずれてい
る。従って、このような構成によれば、ＶREF の大き
さ、すなわちＣＬＫREF とＣＬＫLOCAL の位相差に応じ
て、ＣＬＫOUT のＨ→Ｌ遷移点を時間軸上の前後に移動
させることができ、スキュー分を抑制した内部クロック
信号（ＣＬＫOUT ）を生成することができる。
向に大きな他の電圧（便宜的に＋１．６５Ｖ）とした場
合の入出力特性図であり、図６と同様に、ＣＬＫLOCAL
がＶ REF を下回った時点でＣＬＫOUT がＨ→Ｌ遷移して
いるが、その遷移点は明らかに図６よりも前にずれてい
る。従って、このような構成によれば、ＶREF の大き
さ、すなわちＣＬＫREF とＣＬＫLOCAL の位相差に応じ
て、ＣＬＫOUT のＨ→Ｌ遷移点を時間軸上の前後に移動
させることができ、スキュー分を抑制した内部クロック
信号（ＣＬＫOUT ）を生成することができる。
【００２０】なお、図８はスキュー検出回路の他の構成
図であり、このスキュー検出回路１７′では、参照電圧
発生回路１９′のスイッチングトランジスタ１９ａと並
列にサブスイッチングトランジスタ１９ｄを接続する点
と、このサブスイッチングトランジスタ１９ｄのゲート
にディレイライン１９ｅを通過した信号φを与えている
点で前述のスキュー検出回路１７と相違している。
図であり、このスキュー検出回路１７′では、参照電圧
発生回路１９′のスイッチングトランジスタ１９ａと並
列にサブスイッチングトランジスタ１９ｄを接続する点
と、このサブスイッチングトランジスタ１９ｄのゲート
にディレイライン１９ｅを通過した信号φを与えている
点で前述のスキュー検出回路１７と相違している。
【００２１】これによれば、スキューがきわめて小さい
場合の回路動作の安定性を図ることができる。すなわ
ち、スキューがきわめて小さい場合には、信号φのＨレ
ベル期間が相当に短く、スイッチングトランジスタ１９
ａが一瞬しかオンしないために、コンデンサ要素１９ｂ
に充分な量の電荷がチャージされないことがあるが、図
８のように構成すると、ディレイライン１９ｂの遅延時
間だけ遅れてサブスイッチングトランジスタ１９ｄがオ
ンするため、２個のスイッチングトランジスタ１９ａ、
１９ｄのオン動作を時間軸上にずらすことができ、コン
デンサ要素１９ｂのチャージアップ期間を充分に長くす
ることができるから、実用上、好ましいものとすること
ができる。
場合の回路動作の安定性を図ることができる。すなわ
ち、スキューがきわめて小さい場合には、信号φのＨレ
ベル期間が相当に短く、スイッチングトランジスタ１９
ａが一瞬しかオンしないために、コンデンサ要素１９ｂ
に充分な量の電荷がチャージされないことがあるが、図
８のように構成すると、ディレイライン１９ｂの遅延時
間だけ遅れてサブスイッチングトランジスタ１９ｄがオ
ンするため、２個のスイッチングトランジスタ１９ａ、
１９ｄのオン動作を時間軸上にずらすことができ、コン
デンサ要素１９ｂのチャージアップ期間を充分に長くす
ることができるから、実用上、好ましいものとすること
ができる。
【００２２】以上の実施例では、実際のスキュー分を定
量的に検出し、その検出値を電圧（参照電圧ＶREF ）に
変換して差動アンプの−入力に与えているが、あらかじ
めスキュー分を予測できる場合には、そのスキュー分を
抑制できる程度の適当な定電圧を発生してこの定電圧を
参照電圧ＶREF としてもよい。
量的に検出し、その検出値を電圧（参照電圧ＶREF ）に
変換して差動アンプの−入力に与えているが、あらかじ
めスキュー分を予測できる場合には、そのスキュー分を
抑制できる程度の適当な定電圧を発生してこの定電圧を
参照電圧ＶREF としてもよい。
【００２３】
【発明の効果】本発明によれば、バッファサイズを拡大
することなく、より一層のクロックスキューの抑制を図
ることができ、特に大規模半導体集積回路に用いて好適
なクロックスキュー抑制回路を提供できる。
することなく、より一層のクロックスキューの抑制を図
ることができ、特に大規模半導体集積回路に用いて好適
なクロックスキュー抑制回路を提供できる。
【図１】一実施例のチップレイアウト図である。
【図２】一実施例のスキュー抑制回路のブロック図であ
る。
る。
【図３】一実施例のスキュー検出回路の構成図である。
【図４】一実施例のスキュー調整回路の構成図である。
【図５】一実施例の位相比較器の動作タイミングチャー
トである。
トである。
【図６】ＶREF を＋１．１５Ｖとした場合のスキュー調
整回路の入出力特性図である。
整回路の入出力特性図である。
【図７】ＶREF を＋１．６５Ｖとした場合のスキュー調
整回路の入出力特性図である。
整回路の入出力特性図である。
【図８】一実施例のスキュー検出回路の他の構成図であ
る。
る。
【図９】従来のチップレイアウト図である。
【図１０】クロックバッファ又はローカルバッファの構
成図である。
成図である。
５：内部回路 １１：半導体チップ １２：クロックバッファ（バッファ） １３：配線 １４＊：ローカルバッファ（バッファ） １８：位相比較器（位相差検出手段） １９：参照電圧発生回路（電圧発生手段） ２０：スキュー調整回路（差動アンプ）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/00 Ａ 8730−5Ｊ
Claims (2)
- 【請求項１】バッファや配線を含むクロック伝送路を介
して半導体チップの内部回路に伝えられるクロック信号
のスキューを抑制する回路であって、 前記クロック信号を差動アンプの一方入力に与え、該差
動アンプの他方入力に定電圧を与えると共に、該差動ア
ンプの反転出力又は非反転出力から取り出した信号を前
記内部回路に与えるように構成したことを特徴とするク
ロックスキュー抑制回路。 - 【請求項２】バッファや配線を含むクロック伝送路を介
して半導体チップの内部回路に伝えられるクロック信号
のスキューを抑制する回路であって、 前記クロック伝送路を通過する前のクロック信号と通過
した後のクロック信号との間の位相差を検出する位相差
検出手段と、 該位相差に応じた電圧を発生する電圧発生手段と、 前記クロック伝送路を通過した後のクロック信号を一方
入力に与え、他方入力に前記電圧発生手段の出力電圧を
与え、且つ、反転出力又は非反転出力から取り出した信
号を前記内部回路に与える差動アンプとを備えたことを
特徴とするクロックスキュー抑制回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5271371A JPH07131308A (ja) | 1993-10-29 | 1993-10-29 | クロックスキュー抑制回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5271371A JPH07131308A (ja) | 1993-10-29 | 1993-10-29 | クロックスキュー抑制回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07131308A true JPH07131308A (ja) | 1995-05-19 |
Family
ID=17499143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5271371A Withdrawn JPH07131308A (ja) | 1993-10-29 | 1993-10-29 | クロックスキュー抑制回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07131308A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5898735A (en) * | 1995-10-06 | 1999-04-27 | Matsushita Electric Industrial Co., Ltd. | Circuit and method for signal transmission |
| JPH11259166A (ja) * | 1998-03-12 | 1999-09-24 | Nec Corp | クロックスキュー調整回路、クロックレシーバ、およびクロック伝送システム |
| JP2000035831A (ja) * | 1998-07-21 | 2000-02-02 | Nec Corp | 可変閾値電圧トランジスタを用いた低スキュークロックツリー回路 |
| KR20150013491A (ko) * | 2012-06-27 | 2015-02-05 | 인터내셔널 비지네스 머신즈 코포레이션 | 차동 클럭 신호 생성기 |
-
1993
- 1993-10-29 JP JP5271371A patent/JPH07131308A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5898735A (en) * | 1995-10-06 | 1999-04-27 | Matsushita Electric Industrial Co., Ltd. | Circuit and method for signal transmission |
| JPH11259166A (ja) * | 1998-03-12 | 1999-09-24 | Nec Corp | クロックスキュー調整回路、クロックレシーバ、およびクロック伝送システム |
| JP2000035831A (ja) * | 1998-07-21 | 2000-02-02 | Nec Corp | 可変閾値電圧トランジスタを用いた低スキュークロックツリー回路 |
| KR20150013491A (ko) * | 2012-06-27 | 2015-02-05 | 인터내셔널 비지네스 머신즈 코포레이션 | 차동 클럭 신호 생성기 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010130 |