JP4376081B2

JP4376081B2 - クロックのデューティサイクルを調整できる周波数逓倍器及び逓倍方法

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Description

本発明は周波数逓倍器に係り、特に入力されるクロックのクロック周波数を逓倍するだけではなく、逓倍されたクロックのデューティサイクルを調節できる周波数逓倍器及び逓倍方法に関する。

周波数逓倍器は入力されるクロックのクロック周波数を逓倍するために使われ、このような周波数逓倍器はさまざまな方面に使われる。特に、クロックに同期されて動作する同期式半導体メモリ装置などに使われるクロックの周波数は、すなわちその装置の動作速度を意味するために、低いクロック周波数を有するクロックを入力されてこれを高いクロック周波数を有するクロックに変換することは重要である。

一般的に、周波数逓倍器は入力されるクロックを所定時間遅延する遅延回路及び排他的論理和ゲートによって具現されうる。遅延回路は入力されるクロックを所定時間遅延させて遅延クロックを出力し、排他的論理和ゲートは入力されるクロックと遅延クロックとを排他的論理和して周波数が逓倍されたクロック信号を出力する。

図１は所定のクロックを入力されて前記クロックのクロック周波数を２倍逓倍して出力する一般的な過程を示したタイミング図である。
図１に図示されたように、入力されるクロックＣＬＫに対して所定時間遅延された遅延クロックＣＬＫＤを生成した後、クロックＣＬＫと遅延クロックＣＬＫＤとを排他的論理和すれば、入力されるクロックＣＬＫに比べて２倍のクロック周波数を有する出力クロックＣＬＫＸ２が生成される。２倍以上の他の整数倍に逓倍するための周波数逓倍器もこれと同じ方法で生成できる。

高速、すなわち高いクロック周波数で動作する半導体メモリ装置において、同期されるクロックのデューティサイクルは前記半導体メモリ装置の動作を決定する重要な要素のうちの１つである。特に、最近はダブルデータレート（ＤｏｕｂｌｅＤａｔａＲａｔｅ：ＤＤＲ）半導体メモリ装置の登場によってクロックの正確なデューティサイクルは半導体メモリ装置の動作に大きな影響を及ぼす。

図１から分かるように、出力クロックＣＬＫＸ２は入力クロックＣＬＫと入力クロックＣＬＫを所定時間遅延させた遅延クロックＣＬＫＤとの排他的論理和によって生成されるために、出力クロックＣＬＫＸ２の正確なデューティサイクルは遅延クロックＣＬＫＤによる。すなわち、遅延クロックＣＬＫＤが入力クロックＣＬＫに対し、入力クロックＣＬＫの周期の１／４ほどの遅延量を有するようになれば、出力クロックＣＬＫＸ２のデューティサイクルは正確に５０％となる。

このように、出力クロックＣＬＫＸ２のデューティサイクルは入力クロックＣＬＫと遅延クロックＣＬＫＤとの位相差によって決定され、従って周波数逓倍器の遅延回路の遅延量を調節して出力クロックＣＬＫＸ２のデューティサイクルを調節できる制御回路が必要である。

本発明がなそうとする技術的課題は、制御信号に応答して遅延回路の遅延量を調節することによって逓倍されるクロックのデューティサイクルを自動的に調整できる周波数逓倍器を提供するところにある。
本発明がなそうとする他の技術的課題は、制御信号に応答して遅延回路の遅延量を調節することによって逓倍されるクロックのデューティサイクルを自動的に調整できる周波数逓倍方法を提供するところにある。

前記技術的課題を達成するための本発明の一面は、所定の周波数を有する第１クロックを受信して前記第１クロックのクロック周波数を逓倍する第２クロックを出力する周波数逓倍器に関する。本発明による周波数逓倍器は、前記第１クロックを受信して前記第１クロックを所定時間遅延させた遅延クロックを出力する遅延回路と、前記第１クロック及び前記遅延クロックを受信して前記第１クロック及び前記遅延クロックを排他的論理和して前記第２クロックを出力する排他的論理和手段と、前記第１クロック及び前記遅延クロックの位相差を検出し、検出された前記位相差に対応する所定の制御信号を前記遅延回路に出力する制御回路とを備え、前記制御信号は前記遅延回路の遅延量を制御することを特徴とする。

望ましくは、前記制御回路は前記第１クロック及び前記遅延クロックを受信し、前記第１クロック及び前記遅延クロックの位相差に対応する所定の第１電圧及び第２電圧を出力する位相検出器と、前記第１電圧及び前記第２電圧を受信し、前記第１電圧及び前記第２電圧を比較し、前記比較結果により所定の論理状態を有する論理信号を出力する比較器と、前記第１クロックに同期されて前記制御信号を出力するカウンタであり、出力される前記制御信号は前記比較器の出力信号に応答して増減されるビット信号のカウンタとを備えることを特徴とする。

また望ましくは、前記位相検出器は前記第１クロック及び前記遅延クロックを受信し、前記第１クロック及び前記遅延クロックの論理状態に応答して前記第１電圧のレベルを制御する第１電圧制御部であり、前記第１クロック及び前記遅延クロックから所定のリセット信号を生成するリセット信号生成部を含む前記第１電圧制御部と、前記リセット信号に応答して前記第１電圧のレベル及び前記第２電圧のレベルを同じになるように制御するリセット部と、前記リセット信号を受信し、前記リセット信号に応答して前記第２電圧のレベルを制御する第２電圧制御部とを備えることを特徴とする。

また望ましくは、前記遅延回路は前記カウンタの出力信号の前記制御信号を受信し、前記制御信号の論理状態に対応する遅延量を有する前記遅延クロックを出力することを特徴とする。

前記技術的課題を達成するための本発明の他の一面は、第１クロックを受信し、前記第１クロックのクロック周波数を逓倍する第２クロックを出力する周波数逓倍器に関する。本発明による周波数逓倍器は、前記第１クロックを所定時間遅延させてその結果を出力する遅延回路と、前記第１クロック及び前記遅延回路の出力信号を受信して前記第１クロック及び前記遅延回路の出力信号を合成して前記第２クロックを出力する論理回路と、前記第１クロック及び前記遅延回路の出力信号の位相差を検出してその検出結果に対応する第１電圧及び基準電圧の第２電圧を出力する位相検出器と、前記第１電圧及び前記第２電圧を比較し、その比較結果に対応する論理信号を出力する比較器と、前記第１クロックに同期されて前記遅延回路の遅延量を制御するＮビットのデジタル信号を出力するカウンタであり、前記カウンタの出力信号は前記比較器の出力信号に応答して加算または減算される前記カウンタとを備えることを特徴とする。

望ましくは、前記第１クロックの第１区間で前記第１電圧のレベルが上昇し、前記第１クロックの第２区間で前記第１電圧のレベルが低下し、前記第１クロックの第３区間で前記第１電圧のレベルと前記第２電圧のレベルとが同じになることを特徴とする。

また望ましくは、前記第１区間は前記第１クロックの上昇エッジと前記遅延回路の出力信号の上昇エッジ間であり、前記第２区間は前記遅延回路の出力信号の上昇エッジと前記第１クロックの下降エッジ間であり、前記第３区間は前記第１クロックの下降エッジと前記遅延回路の出力信号の下降エッジ間であることを特徴とする。

前記技術的課題を達成するための本発明のさらに他の一面は、所定の周波数を有する第１クロックを受信して前記第１クロックのクロック周波数を逓倍する周波数逓倍方法に関する。本発明による周波数逓倍方法は、（ａ）前記第１クロックを受信して前記第１クロックを所定時間遅延させた遅延クロックを出力する段階と、（ｂ）前記第１クロック及び前記遅延クロックを受信して前記第１クロック及び前記遅延クロックを排他的論理和して前記第２クロックを出力する段階と、（ｃ）前記第１クロック及び前記遅延クロックの位相差を検出し、検出された前記位相差に対応する所定の制御信号を前記遅延回路に出力する段階とを備え、前記制御信号は前記遅延回路の遅延量を制御することを特徴とする。

本発明による周波数逓倍器及び逓倍方法は制御信号に応答して遅延回路の遅延量を調節することにより、逓倍されるクロックのデューティサイクルを自動的に調整できる。併せて、第１クロック及び遅延クロックの位相差によって第１電圧及び第２電圧の差を変化させてこれを感知して遅延回路の遅延量を調節し、第１電圧と第２電圧とを同じにするように調整するリセット信号を第１クロックの周期内で生成できて別途に必要としない。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施例を例示する添付図面及び図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の望ましい実施例を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。

図２は本発明の望ましい実施例によるデューティサイクルを調整できる周波数逓倍器を示したブロック図である。図２に図示された周波数逓倍器２００は遅延回路２１０、排他的論理和素子２２０及び制御回路２３０を備える。
遅延回路２１０は第１クロックＣＬＫ１を入力されて遅延クロックＣＬＫＤを生成する。第１クロックＣＬＫ１と遅延クロックＣＬＫＤとは所定の位相差を有する。排他的論理和素子２２０は第１クロックＣＬＫ１及び遅延クロックＣＬＫＤを受信して第２クロックＣＬＫ２を出力する。第２クロックＣＬＫ２は第１クロックＣＬＫ１及び遅延クロックＣＬＫＤを排他的論理和したクロックである。

制御回路２３０は第１クロックＣＬＫ１及び遅延クロックを受信して制御信号ＣＴＲＬを出力する。制御回路２３０は第１クロックＣＬＫ１と遅延クロックＣＬＫＤとの位相差を検出し、その検出結果により遅延回路２１０の遅延量を制御する制御信号ＣＴＲＬを出力する。
制御回路２３０は位相検出器２３１、比較器２３２及びカウンタ２３３を備える。位相検出器２３１は第１クロックＣＬＫ１と遅延クロックＣＬＫＤとを受信して第１クロックＣＬＫ１と遅延クロックＣＬＫＤとの位相差を検出し、前記位相差に対応する所定の第１及び第２電圧Ｖ１，Ｖ２を出力する。

比較器２３２は第１及び第２電圧Ｖ１，Ｖ２を比較してその比較結果によって所定の論理状態を有する論理信号を出力する。比較器２３２は第１及び第２電圧Ｖ１，Ｖ２の差が所定レベル以上になる場合には、カウンタ２３３の出力信号を増加させる信号を出力し、第１及び第２電圧Ｖ１，Ｖ２の差が前記所定レベル以下の場合には、カウンタ２３３の出力信号を減少させる信号を出力する。

カウンタ２３３は比較器２３２の出力信号を受信し、第１クロックＣＬＫ１に同期されて制御信号ＣＴＲＬを出力する。制御信号ＣＴＲＬは比較器２３３の出力信号に応答して増減するデジタルビット信号であり、制御信号ＣＴＲＬは遅延回路２１０に入力されて遅延クロックＣＬＫＤの遅延量を制御する。

本発明によれば、第１クロックＣＬＫ１と遅延クロックＣＬＫＤとの位相差に対応する制御信号ＣＴＲＬによって遅延回路２１０の遅延量が調節され、排他的論理和素子２２０は第１クロックＣＬＫ１と遅延クロックＣＬＫＤとを排他的論理和して第２クロックＣＬＫ２を生成するために、正確なデューティサイクルを有して逓倍された周波数を有する第２クロックＣＬＫ２が生成されうる。

図２に図示された各部分の望ましい実施例及びそれによる詳細な説明は後述するようにする。ただし、このような実施例は例示的であるだけであり、詳述される実施例のような概念を有した多様な他の実施例によって本発明が具現されうることはもちろんである。

図３は入力されるクロック及び遅延クロックのタイミングによって第１及び第２電圧Ｖ１，Ｖ２のレベルが変わるそれぞれの段階を示したタイミング図である。
図３を参照すれば、第１クロックＣＬＫ１及び遅延クロックＣＬＫＤのレベルによって第１区間、第２区間及び第３区間に分けられる。第１区間では第１電圧Ｖ１が上昇する区間であり、第１クロックＣＬＫ１が論理ハイの論理状態を有して遅延クロックＣＬＫＤが論理ローの論理状態を有する。

第２区間では第１電圧Ｖ１が低下する区間であり、第１クロックＣＬＫ１及び遅延クロックＣＬＫＤがいずれも論理ハイの論理状態を有する。第３区間はリセットＲＥＳＥＴ区間であり、第１及び第２電圧Ｖ１，Ｖ２が同じレベルにリセットされる区間である。第３区間は第１クロックＣＬＫ１が論理ローの論理状態を有して遅延クロックＣＬＫＤが論理ハイの論理状態を有する。

図３に図示された各区間で位相検出器の動作は後述する図４の位相検出器に関わる説明によってさらに明確になる。図４は図２に図示された周波数逓倍器で位相検出器の一実施例を示した図面である。

図４に図示された位相検出器４００は第１電圧制御部４１０及び第２電圧制御部４２０を備える。望ましくは、第１電圧Ｖ１のレベルと第２電圧Ｖ２のレベルとが同じになるようにするためのリセット部４３０をさらに備える。
第１電圧制御部４１０は第１クロックＣＬＫ１及び遅延クロックＣＬＫＤを受信し、第１クロックＣＬＫ１及び遅延クロックＣＬＫＤの論理状態に応答して第１電圧Ｖ１のレベルを制御する。第１電圧制御部４１０は多数の論理回路４１１，４１２,４１３，４１４,４１５，４１６，４１７，４１８、ＰＭＯＳトランジスタＭＰ４１及びＮＭＯＳトランジスタＭＮ４３を備える。また、第１電圧制御部４１０はリセット信号生成部４０を含む。

反転回路４１７は遅延クロックＣＬＫＤを入力されて反転された遅延クロックＣＬＫＤＢを出力する。論理回路４１１は第１クロックＣＬＫ１及び反転された遅延クロックＣＬＫＤＢを受信して第１クロックＣＬＫ１及び反転された遅延クロックＣＬＫＤＢを否定論理積して出力する。論理回路４１２は第１クロックＣＬＫ１及び遅延クロックＣＬＫＤを受信して第１クロックＣＬＫ１及び遅延クロックＣＬＫＤを論理積して出力する。

リセット信号生成部４０は反転回路４１８及び論理回路４１３を備える。反転回路４１８は第１クロックＣＬＫ１を受信して反転された第１クロックＣＬＫ１Ｂを出力する。論理回路４１３は反転された第１クロックＣＬＫ１Ｂ及び遅延クロックＣＬＫＤを受信して反転された第１クロックＣＬＫ１Ｂ及び遅延クロックＣＬＫＤを論理積してリセット信号ＬＤを出力する。

反転回路４１６はリセット信号ＬＤを受信してリセット信号ＬＤを反転して出力する。論理回路４１５は論理回路４１１の出力信号と反転回路４１６の出力信号とを受信し、論理回路４１１の出力信号と反転回路４１６の出力信号とを論理積して出力する。論理回路４１４は論理回路４１２の出力信号リセット信号ＬＤを受信して論理回路４１２の出力信号及びリセット信号ＬＤを論理和して出力する。

ＰＭＯＳトランジスタＭＰ４１のゲートは論理回路４１５の出力端と接続され、ソースは電源電圧ＶＤＤと接続され、ドレーンはＮＭＯＳトランジスタＭＮ４３のドレーンと接続される。ＰＭＯＳトランジスタＭＰ４１のドレーンとＮＭＯＳトランジスタＭＮ４３のドレーンとの接点での電圧が第１電圧Ｖ１である。ＮＭＯＳトランジスタＭＮ４３のゲートは論理回路４１４の出力信号と接続され、ソースは接地電圧ＶＳＳと接続される。

第２電圧制御部４２０はリセット信号ＬＤを受信してリセット信号ＬＤに応答して第２電圧Ｖ２のレベルを制御する。第２電圧制御部４２０は多数の論理回路４２１，４２２,４２３、ＰＭＯＳトランジスタＭＰ４２及びＮＭＯＳトランジスタＭＮ４５を備える。

反転回路４２３はリセット信号ＬＤを受信してリセット信号ＬＤを反転して出力する。論理回路４２１は反転回路４２３の出力信号と電源電圧ＶＤＤ信号とを受信し、反転回路４２３の出力信号と電源電圧ＶＤＤ信号とを論理積して出力する。電源電圧ＶＤＤ信号は常に論理ハイの論理状態を有するために論理回路４２１は反転回路４２３の出力信号をバッファリングする役割を果たす。

論理回路４２２はリセット信号ＬＤと接地電圧ＶＳＳ信号とを受信し、リセット信号ＬＤと接地電圧ＶＳＳ信号とを論理和して出力する。接地電圧ＶＳＳ信号は常に論理ローの論理状態を有するために論理回路４２２はリセット信号ＬＤをバッファリングする役割を果たす。

ＰＭＯＳトランジスタＭＰ４２のゲートは論理回路４２１の出力端と接続され、ソースは電源電圧ＶＤＤと接続され、ドレーンはＮＭＯＳトランジスタＭＮ４５のドレーンと接続される。ＰＭＯＳトランジスタＭＰ４２のドレーンとＮＭＯＳトランジスタＭＮ４５のドレーンとの接点での電圧が第２電圧Ｖ２である。ＮＭＯＳトランジスタＭＮ４５のゲートは論理回路４２２の出力端と接続されてソースは接地電圧ＶＳＳに接続される。

図４で、リセット部４３０はゲートにリセット信号ＬＤが印加され、ドレーンとソースにはそれぞれ第１及び第２電圧Ｖ１，Ｖ２端子が接続されるＮＭＯＳトランジスタＭＮ４４に具現される。第１電圧Ｖ１の端子と接地電圧ＶＳＳ間には第１電圧Ｖ１を充電するために第１キャパシタンスを有する第１キャパシタＣ１が接続され、第２電圧Ｖ２の端子と接地電圧ＶＳＳ間には第２電圧Ｖ２を充電するために第２キャパシタンスを有する第２キャパシタＣ２が接続される。

図３及び図４を参照して本発明の望ましい実施例による位相検出器４００の動作を説明すれば次の通りである。
まず、図３に図示された第１区間、すなわち第１クロックＣＬＫ１が論理ハイの論理状態を有して遅延クロックＣＬＫＤが論理ローの論理状態を有する区間で位相検出器４００の動作が説明される。反転回路４１７の出力の反転された遅延クロックＣＬＫＤＢは論理ハイの論理状態を有して論理回路４１１は論理ローの論理状態を有する信号を出力し、従って論理回路４１５は論理ローの論理状態を有する信号を出力する。

論理回路４１２は論理ローの論理状態を有する信号を出力する。また、リセット信号発生部４０は論理ローの論理状態を有するリセット信号ＬＤを出力する。従って論理回路４１４は論理ローの論理状態を有する信号を出力する。
すなわち、論理回路４１５の出力信号及び論理回路４１４の出力信号の論理状態がいずれも論理ローであるゆえに、ＰＭＯＳトランジスタＭＰ４１はターンオンされ、ＮＭＯＳトランジスタＭＮ４３はターンオフされる。従って、第１キャパシタＣ１に電荷が充電されて第１電圧Ｖ１が上昇する。すなわち、第１区間で第１電圧制御部４１０は第１電圧Ｖ１を上昇させるように制御する。

この時、リセット信号ＬＤは論理ローの論理状態を有するために、論理回路４２１は論理ハイの論理状態を有する信号を出力し、論理回路４２２は論理ローの論理状態を有する信号を出力するので、ＰＭＯＳトランジスタＭＰ４２及びＮＭＯＳトランジスタＭＮ４５は動作しない。従って、第２電圧Ｖ２のレベルは変わらない。もちろんリセット部４３０も動作しない。

図３に図示された第２区間、すなわち第１クロックＣＬＫ１及び遅延クロックＣＬＫＤがいずれも論理ハイの論理状態を有する場合での位相検出器４００の動作が説明される。この時は、反転された遅延クロックＣＬＫＤＢが論理ローの論理状態を有するので、論理回路４１１は論理ハイの論理状態を有する信号を出力する。

論理回路４１２は論理ハイの論理状態を有する信号を出力し、リセット信号発生部４０は論理ローの論理状態を有するリセット信号ＬＤを出力する。すなわち、反転回路４１６の出力信号は論理ハイの論理状態を有するようになり、従って論理回路４１５の出力信号と論理回路４１４の出力信号とはいずれも論理ハイの論理状態を有する。

従ってこの場合、ＰＭＯＳトランジスタＭＰ４１はターンオフされ、ＮＭＯＳトランジスタＭＮ４３はターンオンされ、第１キャパシタＣ１に保存された電荷がＮＭＯＳトランジスタＭＮ４３を介して放電されるので、第１電圧Ｖ１が低下する。すなわち、第２区間で第１電圧制御部４１０は第１電圧Ｖ１を低下させるように制御する。
この時、リセット信号ＬＤは論理ローの論理状態を有するので、第１区間と共に第２電圧Ｖ２のレベルは変わらずに、リセット部４３０も動作しない。

図３に図示された第３区間、すなわち第１クロックＣＬＫ１が論理ローの論理状態を有して遅延クロックＣＬＫＤが論理ハイの論理状態を有するリセットＲＥＳＥＴ区間の場合での位相検出器４００の動作が説明される。論理回路４１１は論理ハイの論理状態を有する信号を出力し、論理回路４１２は論理ローの論理状態を有する信号を出力する。

リセット信号発生部４０から出力されるリセット信号ＬＤは反転された第１クロックＣＬＫ１Ｂと遅延クロックを論理和した信号である。従って、リセット信号ＬＤは論理ハイの論理状態を有する。リセット信号ＬＤが論理ハイの論理状態を有するために、論理回路４１５は論理ローの論理状態を有する信号を出力し、論理回路４１４は論理ハイの論理状態を有する信号を出力する。
従って、ＰＭＯＳトランジスタＭＰ４１がターンオンされるだけではなく、ＮＭＯＳトランジスタＭＮ４３もターンオンされる。すなわち、第１キャパシタＣ１の伝える充電及び放電が同時に起こるために、第１電圧Ｖ１は所定のレベルを有するようになる。

また、リセット信号ＬＤが論理ハイの論理状態を有するために、論理回路４２１の出力信号は論理ローの論理状態を有し、論理回路４２２の出力信号は論理ハイの論理状態を有する。従って、ＰＭＯＳトランジスタＭＰ４２及びＮＭＯＳトランジスタＭＮ４５がいずれもターンオンされるので、第２キャパシタＣ２の伝えるＰＭＯＳトランジスタＭＰ４２とＮＭＯＳトランジスタＭＮ４５とによって充電及び放電が同時に起こるようになる。従って、第２電圧Ｖ２は所定のレベルを有するようになる。

すなわち、リセット信号ＬＤが論理ハイに活性化される場合、第１電圧制御部４１０及び第２電圧制御部４２０はそれぞれ第１及び第２電圧Ｖ１，Ｖ２を所定のレベルに制御する。この時、第１及び第２電圧Ｖ１，Ｖ２が同じになるようにするために、第１電圧制御部４１０のＰＭＯＳトランジスタＭＰ４１及びＮＭＯＳトランジスタＭＮ４３と第２電圧制御部４２０のＰＭＯＳトランジスタＭＰ４２及びＮＭＯＳトランジスタＭＮ４５のサイズが調節されうる。

言い換えれば、リセット信号ＬＤが活性化される場合、第１及び第２電圧Ｖ１，Ｖ２が同じであることが望ましい。この時、図４に図示されたように第１及び第２電圧Ｖ１，Ｖ２を同じにするために、リセット部４３０をさらに備えられる。図４によれば、リセット信号ＬＤが活性化されれば、ＮＭＯＳトランジスタＭＮ４４が活性化されて第１及び第２電圧Ｖ１，Ｖ２が同じになる。

図３及び図４に図示されたように、位相検出器４００は第１クロックＣＬＫ１及び遅延クロックＣＬＫＤの位相差を検出し、その検出結果により第１及び第２電圧Ｖ１，Ｖ２を出力する。また第１クロックＣＬＫ１の１周期内でリセット信号ＬＤを生成して第１及び第２電圧Ｖ１，Ｖ２を同じにすることは本発明の特徴の一部である。
後述するように、本発明の周波数逓倍器２００は位相検出器４００の出力信号の第１及び第２電圧Ｖ１，Ｖ２によって図２の遅延回路２１０の遅延量を調節することにより、逓倍されたクロックのデューティサイクルを調整できる。

図５は図２に図示された周波数逓倍器で遅延回路の第１実施例を示した図面である。図５に図示された遅延回路５００は反転回路群５１０を備える。反転回路群５１０の出力信号を反転するために、遅延回路５００は反転回路５２０をさらに備える。遅延回路５００は図５に図示された反転回路群５１０を１つ以上備えられる。遅延回路５００は第１クロックＣＬＫ１を受信し、カウンタから出力されるＮビット（図５の実施例では４ビット）デジタル信号ｂ３，ｂ２,ｂ１，ｂ０に応答して遅延量が変わる遅延クロックＣＬＫＤを出力する。

反転回路群５１０は多数の反転回路５１１,５１２，５１３,５１４，５１５,５１６，５１７,５１８，５１９を備える。反転回路５１１，５１２，５１３，５１４，５１５の入力端はそれぞれの入力端と、出力端はそれぞれの出力端と接続され、その出力端は反転回路５２０の入力端と接続される。
反転回路５１６はカウンタの出力信号ｂ３を反転して出力する。反転回路５１７はカウンタの出力信号ｂ２を反転して出力する。反転回路５１８はカウンタの出力信号ｂ１を反転して出力する。反転回路５１９はカウンタの出力信号ｂ０を反転して出力する。

反転回路５１５はカウンタの出力信号ｂ３に応答して活性化され、反転回路５１４はカウンタの出力信号ｂ２に応答して活性化され、反転回路５１３はカウンタの出力信号ｂ１に応答して活性化され、反転回路５１２はカウンタの出力信号ｂ０に応答して活性化される。すなわち、カウンタの出力信号ｂ３，ｂ２，ｂ１，ｂ０に応答して反転回路５１２，５１３，５１４，５１５が１つまたはそれ以上活性化される。

位相検出器及び比較器によって検出された位相情報により、カウンタは遅延回路５００の遅延量を調節できるようにする出力信号ｂ３，ｂ２，ｂ１，ｂ０を出力する。もし反転回路５１２，５１３，５１４，５１５がいずれも活性化されれば、第１クロックＣＬＫ１を入力されて反転し、出力する反転回路群５１０の動作が速くなり、遅延クロックＣＬＫＤの遅延量は小さくなる。

図５で見る時、カウンタの出力信号ｂ３，ｂ２，ｂ１，ｂ０が論理ハイの論理状態を有せば、それぞれに対応する反転回路５１５，５１４，５１３，５１２が活性化されるために、カウンタの出力信号ｂ３，ｂ２，ｂ１，ｂ０がいずれも論理ローの論理状態を有せば最も遅延量が大きい場合であり、カウンタの出力信号ｂ３，ｂ２，ｂ１，ｂ０がいずれも論理ハイの論理状態を有せば最も遅延量が小さい場合である。

また、カウンタの出力信号ｂ３，ｂ２，ｂ１，ｂ０の論理状態により遅延クロックＣＬＫＤの遅延量を線形的に調節するために、活性化される反転回路５１５，５１４，５１３，５１２の大きさを調節できる。反転回路はＭＯＳトランジスタによって具現されるために、ＭＯＳトランジスタの大きさを調節することによって反転回路の大きさを調節できる。

図６は図５に図示された反転回路群をさらに詳細に示した回路図である。図６の反転回路群５１０は多数のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを備える。
ＰＭＯＳトランジスタＭＰ６１，ＭＰ６２，ＭＰ６３，ＭＰ６４，ＭＰ６９のソースは電源電圧ＶＤＤと接続され、ＮＭＯＳトランジスタＭＮ６１，ＭＮ６２，ＭＮ６３，ＭＮ６４，ＭＮ６９のソースは接地電圧ＶＳＳと接続される。ＰＭＯＳトランジスタＭＰ６１，ＭＰ６２，ＭＰ６３，ＭＰ６４，ＭＰ６９及びＮＭＯＳトランジスタＭＮ６１，ＭＮ６２，ＭＮ６３，ＭＮ６４，ＭＮ６９のゲートは第１クロックＣＬＫ１と接続される。

ＰＭＯＳトランジスタＭＰ６９のドレーンはＮＭＯＳトランジスタＭＮ６９のドレーンと接続され、この接点から反転された遅延クロックＣＬＫＤＢが出力される。
ＮＭＯＳトランジスタＭＮ６５のゲートはカウンタの出力信号ｂ３と接続され、ＮＭＯＳトランジスタＭＮ６６のゲートはカウンタの出力信号ｂ２と接続され、ＮＭＯＳトランジスタＭＮ６７のゲートはカウンタの出力信号ｂ１と接続され、ＮＭＯＳトランジスタＭＮ６８のゲートはカウンタの出力信号ｂ０と接続される。

反転回路６１６はカウンタの出力信号ｂ３を反転して反転された信号ｂ３ｂを出力し、反転回路６１７はカウンタの出力信号ｂ２を反転して反転された信号ｂ２ｂを出力し、反転回路６１８はカウンタの出力信号ｂ１を反転して反転された信号ｂ１ｂを出力し、反転回路６１９はカウンタの出力信号ｂ０を反転して反転された信号ｂ０ｂを出力する。

ＰＭＯＳトランジスタＭＰ６５のゲートは反転回路６１６の出力信号ｂ３ｂと接続され、ＰＭＯＳトランジスタＭＰ６６のゲートは反転回路６１７の出力信号ｂ２ｂと接続される。ＰＭＯＳトランジスタＭＰ６７のゲートは反転回路６１８の出力信号ｂ１ｂと接続され、ＰＭＯＳトランジスタＭＰ６８のゲートは反転回路６１９の出力信号ｂ０ｂと接続される。

ＰＭＯＳトランジスタＭＰ６５のソースはＰＭＯＳトランジスタＭＰ６１のドレーンと、ＰＭＯＳトランジスタＭＰ６５のドレーンはＮＭＯＳトランジスタＭＮ６５のドレーンと接続される。ＰＭＯＳトランジスタＭＰ６６のソースはＰＭＯＳトランジスタＭＰ６２のドレーンと、ＰＭＯＳトランジスタＭＰ６６のドレーンはＮＭＯＳトランジスタＭＮ６６のドレーンと接続される。ＰＭＯＳトランジスタＭＰ６７のソースはＰＭＯＳトランジスタＭＰ６３のドレーンと、ＰＭＯＳトランジスタＭＰ６７のドレーンはＮＭＯＳトランジスタＭＮ６７のドレーンと接続される。ＰＭＯＳトランジスタＭＰ６８のソースはＰＭＯＳトランジスタＭＰ６４のドレーンと、ＰＭＯＳトランジスタＭＰ６８のドレーンはＮＭＯＳトランジスタＭＮ６８のドレーンと接続される。

図６を参照として反転回路群５１０の動作を説明すれば次の通りである。
カウンタの出力信号のｂ３、ｂ２、ｂ１、ｂ０は所定の論理状態を有する論理信号である。カウンタの出力信号ｂ３，ｂ２，ｂ１，ｂ０に応答してＰＭＯＳトランジスタＭＰ６５，ＭＰ６６，ＭＰ６７，ＭＰ６８及びＮＭＯＳトランジスタＭＮ６５，ＭＮ６６，ＭＮ６７，ＭＮ６８がターンオンまたはターンオフされる。もしＰＭＯＳトランジスタＭＰ６５，ＭＰ６６，ＭＰ６７，ＭＰ６８及びＮＭＯＳトランジスタＭＮ６５，ＭＮ６６，ＭＮ６７，ＭＮ６８がターンオンされれば、ターンオンされたトランジスタに相応する反転回路が作動して遅延時間が短縮され、ターンオフされれば遅延時間が長くなる。

例えば、カウンタの出力信号がｂ３＝０、ｂ２＝１、ｂ１＝０、ｂ０＝０の論理状態を有すると仮定する。この時、反転されたカウンタの出力信号はｂ３ｂ＝１、ｂ２ｂ＝０、ｂ１ｂ＝１、ｂ０ｂ＝１の論理状態を有するようになり、従ってＰＭＯＳトランジスタＭＰ６５，ＭＰ６７，ＭＰ６８はターンオフされてＰＭＯＳトランジスタＭＰ６６はターンオンされる。同様に、ＮＭＯＳトランジスタＭＮ６５，ＭＮ６７，ＭＮ６８はターンオフされてＮＭＯＳトランジスタＭＮ６６はターンオンされる。

この時、ＰＭＯＳトランジスタＭＰ６１，ＭＰ６３，ＭＰ６４及びＮＭＯＳトランジスタＭＮ６１，ＭＮ６３，ＭＮ６４は作動せず、ＰＭＯＳトランジスタＭＰ６２とＮＭＯＳトランジスタＭＮ６２及びＰＭＯＳトランジスタＭＰ６９及びＮＭＯＳトランジスタＭＮ６９が反転回路として作動して反転された遅延クロックＣＬＫＤＢを出力する。

この時、ｂ２が論理ハイの論理状態を有する場合は、反転回路群５１０の入力端から出力端に伝えられる電流の量が多くなるために、ＰＭＯＳトランジスタＭＰ６９及びＮＭＯＳトランジスタＭＮ６９だけ動作する場合に比べて遅延量が少ない。すなわち、反転回路群５１０及びこれを含む遅延回路はカウンタの出力信号ｂ３，ｂ２，ｂ１，ｂ０により遅延量を調節できる。
入力されるカウンタの出力信号ｂ３，ｂ２，ｂ１，ｂ０が他の論理状態を有する場合にも同様に説明できる。

図７は図２に図示された周波数逓倍器で遅延回路の第２実施例を示した図面である。図７の遅延回路７０は図５の遅延回路５００とは異なり、多数の直列連結された反転回路７３１，７３２，７３３，７３４，７３５，７３６，７３７，７３８；７２１，７２２，７２３，７２４；７１１，７１２；７０１及びスイッチＴＧ３，ＴＧ２，ＴＧ１，ＴＧ０を備える。

スイッチＴＧ３はカウンタの出力信号ｂ３が論理ハイである場合に、反転回路７３１の入力端と反転回路７３８の出力端間を短絡させるように接続される。スイッチＴＧ２はカウンタの出力信号ｂ２が論理ハイである場合に、反転回路７２１の入力端と反転回路７２４の出力端間を短絡させるように接続される。スイッチＴＧ１はカウンタの出力信号ｂ１が論理ハイである場合に、反転回路７１１の入力端と反転回路７１２の出力端間を短絡させるように接続される。スイッチＴＧ０はカウンタの出力信号ｂ０が論理ハイである場合に、反転回路７０１の両端を短絡させるように接続される。

反転回路７３９，７２５，７１３，７０２はそれぞれカウンタの出力信号ｂ３，ｂ２，ｂ１，ｂ０を反転した信号ｂ３ｂ，ｂ２ｂ，ｂ１ｂ，ｂ０ｂを生成するために備わり、反転回路７１，７２は反転回路７０１と互いに直列に接続される。反転回路７１の出力信号は遅延クロックＣＬＫＤＢになる。

図７に図示された遅延回路７０の動作を説明すれば次の通りである。反転回路７３１，７３２，７３３，７３４，７３５，７３６，７３７，７３８；７２１，７２２，７２３，７２４；７１１，７１２；７０１；７１，７２の遅延量がいずれも同じである（例えば、Ｄ）と仮定する。例えば、カウンタの出力信号ｂ３，ｂ２，ｂ１，ｂ０の論理状態がいずれも論理ローの論理状態ならば、スイッチＴＧ３，ＴＧ２，ＴＧ１，ＴＧ０はいずれも開放され、第１クロックＣＬＫ１と遅延クロックＣＬＫＤ間の遅延量は８Ｄ＋４Ｄ＋２Ｄ＋１Ｄ＋２Ｄ＝１７Ｄの遅延量を有する。

一方、カウンタの出力信号ｂ３，ｂ２，ｂ１，ｂ０の論理状態がいずれも論理ハイならば、スイッチＴＧ３，ＴＧ２，ＴＧ１，ＴＧ０はいずれも短絡され、第１クロックＣＬＫ１と遅延クロックＣＬＫＤ間の遅延量は２Ｄとなる。このような遅延量は図７に図示されたように、カウンタの出力信号ｂ３，ｂ２，ｂ１，ｂ０の論理状態の変化によって変化される。
すなわち、本発明の周波数逓倍器で図５及び図６に開示された遅延回路５００だけではなく図７の遅延回路７０も使われうる。図５ないし図７に開示された遅延回路以外の他の遅延回路も使われうることはもちろんである。

以上のように、図面と明細書とで最適実施例が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであって意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。従って、本技術分野の当業者ならばこれから多様な変形及び均等な他実施例が可能であるという点が理解できるであろう。よって、本発明の真の技術的保護範囲は特許請求範囲の技術的思想により決まるものである。

本発明に関わるクロックのデューティサイクルを調整できる周波数逓倍器及び逓倍方法は、同期化のためにクロックを使用する全ての回路に使用され、特に半導体メモリ装置のような集積回路に効果的に適用されて動作速度を向上されうる。

所定のクロックを入力されて前記クロックのクロック周波数を２逓倍して出力する一般的な過程を示したタイミング図である。本発明の望ましい実施例によるデューティサイクルを調整できる周波数逓倍器を示したブロック図である。入力されるクロック及び遅延クロックのタイミングによって第１電圧及び第２電圧のレベルが変わるそれぞれの段階を示したタイミング図である。図２に図示された周波数逓倍器で位相検出器の一実施例を示した図面である。図２に図示された周波数逓倍器で遅延回路の第１実施例を示した図面である。図５に図示された遅延回路で反転回路群の一例を示した回路図である。図２に図示された周波数逓倍器で遅延回路の第２実施例を示した図面である。

符号の説明

２００逓倍器
２１０遅延回路
２２０排他的論理和素子
２３０制御回路
２３１位相検出器
２３２比較器
２３３カウンタ
ＣＬＫ１，ＣＬＫ２第１及び第２クロック
ＣＬＫＤ遅延クロック
ＣＴＲＬ制御信号
Ｖ１，Ｖ２第１及び第２電圧

Claims

所定の周波数を有する第１クロックを受信して前記第１クロックのクロック周波数を逓倍する第２クロックを出力する周波数逓倍器において
前記第１クロックを受信して前記第１クロックを所定時間遅延させた遅延クロックを出力する遅延回路と、
前記第１クロック及び前記遅延クロックを受信して前記第１クロック及び前記遅延クロックを排他的論理和して前記第２クロックを出力する排他的論理和手段と、
前記第１クロック及び前記遅延クロックの位相差を検出し、検出された前記位相差に対応する所定の制御信号を前記遅延回路に出力する制御回路とを備え、
前記制御信号は前記遅延回路の遅延量を制御し、
前記制御回路は、
前記第１クロック及び前記遅延クロックを受信し、前記第１クロック及び前記遅延クロックの位相差に対応する所定の第１電圧及び第２電圧を出力する位相検出器と、
前記第１電圧及び前記第２電圧を受信し、前記第１電圧及び前記第２電圧を比較し、前記比較結果により所定の論理状態を有する論理信号を出力する比較器と、
前記第１クロックに同期されて前記制御信号を出力するカウンタであり、出力される前記制御信号は前記比較器の出力信号に応答して増減されるビット信号のカウンタとを備えることを特徴とする周波数逓倍器。
前記制御信号は、
前記位相差に対応する多数のビット信号であることを特徴とする請求項１に記載の周波数逓倍器。
前記位相検出器は、
前記第１クロック及び前記遅延クロックを受信し、前記第１クロック及び前記遅延クロックの論理状態に応答して前記第１電圧のレベルを制御する第１電圧制御部であり、前記第１クロック及び前記遅延クロックから所定のリセット信号を生成するリセット信号生成部を含む前記第１電圧制御部と、
前記リセット信号に応答して前記第１電圧のレベル及び前記第２電圧のレベルを同じになるように制御するリセット部と、
前記リセット信号を受信し、前記リセット信号に応答して前記第２電圧のレベルを制御する第２電圧制御部とを備えることを特徴とする請求項１に記載の周波数逓倍器。
前記第１クロックが第１論理状態を有して前記遅延クロックが第２論理状態を有する場合、前記第１電圧制御部は前記第１電圧レベルが上昇するように制御し、
前記第１クロックが第１論理状態を有して前記遅延クロックが第１論理状態を有する場合、前記第１電圧制御部は前記第１電圧レベルが低下するように制御し、
前記第１クロックが第２論理状態を有する場合、前記第１電圧レベルと前記第２電圧レベルとが同じになるようにリセットされることを特徴とする請求項３に記載の周波数逓倍器。
前記遅延回路は、
前記カウンタの出力信号の前記制御信号を受信し、前記制御信号の論理状態に対応する遅延量を有する前記遅延クロックを出力することを特徴とする請求項１に記載の周波数逓倍器。
前記遅延回路は、
前記遅延回路の入力端と前記遅延回路の出力端間に互いに直列に連結された多数の反転回路群を備え、前記反転回路群それぞれは多数の反転回路を備え、
前記反転回路は互いに並列に接続され、前記それぞれの反転回路群の遅延量は前記反転回路の活性化に応答して制御され、
前記反転回路それぞれが前記制御信号に応答して１つまたはそれ以上活性化されることによって前記遅延回路の遅延量が制御されることを特徴とする請求項５に記載の周波数逓倍器。
前記第２クロックは、
前記第１クロックのクロック周波数の２倍のクロック周波数を有するクロックであることを特徴とする請求項１に記載の周波数逓倍器。
第１クロックを受信し、前記第１クロックのクロック周波数を逓倍する第２クロックを出力する周波数逓倍器において、
前記第１クロックを所定時間遅延させてその結果を出力する遅延回路と、
前記第１クロック及び前記遅延回路の出力信号を受信して前記第１クロック及び前記遅延回路の出力信号を合成して前記第２クロックを出力する論理回路と、
前記第１クロック及び前記遅延回路の出力信号の位相差を検出してその検出結果に対応する第１電圧及び基準電圧の第２電圧を出力する位相検出器と、
前記第１電圧及び前記第２電圧を比較し、その比較結果に対応する論理信号を出力する比較器と、
前記第１クロックに同期されて前記遅延回路の遅延量を制御するＮビットのデジタル信号を出力するカウンタであり、前記カウンタの出力信号は前記比較器の出力信号に応答して加算または減算される前記カウンタとを備えることを特徴とする周波数逓倍器。
前記第１クロックの第１区間で前記第１電圧のレベルが上昇し、
前記第１クロックの第２区間で前記第１電圧のレベルが低下し、
前記第１クロックの第３区間で前記第１電圧のレベルと前記第２電圧のレベルとが同じになることを特徴とする請求項８に記載の周波数逓倍器。
前記第１区間は前記第１クロックの上昇エッジと前記遅延回路の出力信号の上昇エッジ間であり、
前記第２区間は前記遅延回路の出力信号の上昇エッジと前記第１クロックの下降エッジ間であり、
前記第３区間は前記第１クロックの下降エッジと前記遅延回路の出力信号の下降エッジ間であることを特徴とする請求項９に記載の周波数逓倍器。
前記遅延回路は、
前記カウンタの出力信号に応答して遅延量が制御されることを特徴とする請求項８に記載の周波数逓倍器。
前記第２クロックは、
前記第１クロックのクロック周波数の２倍のクロック周波数を有するクロックであることを特徴とする請求項８に記載の周波数逓倍器。
所定の周波数を有する第１クロックを受信して前記第１クロックのクロック周波数を逓倍する周波数逓倍方法において、
（ａ）前記第１クロックを受信して前記第１クロックを所定時間遅延させた遅延クロックを出力する段階と、
（ｂ）前記第１クロック及び前記遅延クロックを受信して前記第１クロック及び前記遅延クロックを排他的論理和して前記第２クロックを出力する段階と、
（ｃ）前記第１クロック及び前記遅延クロックの位相差を検出し、検出された前記位相差に対応する所定の制御信号を前記遅延回路に出力する段階とを備え、
前記制御信号は前記遅延回路の遅延量を制御し、
前記（ｃ）段階は、
（ｃ１）前記第１クロック及び前記遅延クロックを受信し、前記第１クロック及び前記遅延クロックの位相差に対応する所定の第１電圧及び第２電圧を出力する位相検出段階と、
（ｃ２）前記第１電圧及び前記第２電圧を受信し、前記第１電圧及び前記第２電圧を比較し、前記比較結果により所定の論理状態を有する論理信号を出力する比較段階と、
（ｃ３）前記第１クロックに同期されて多数のビット信号の前記制御信号を出力する段階であり、出力される前記制御信号は前記比較器の出力信号に応答して増減されるビット信号の段階とを備えることを特徴とする周波数逓倍方法。
前記（ａ）段階は、
前記制御信号を受信し、前記制御信号の論理状態に対応する遅延量を有する前記遅延クロックを出力することを特徴とする請求項１３に記載の周波数逓倍方法。
前記ｃ１段階は、
前記第１クロックが第１論理状態を有して前記遅延クロックが第２論理状態を有する場合、前記第１電圧が上昇し、
前記第１クロックが第１論理状態を有して前記遅延クロックが第１論理状態を有する場合、前記第１電圧が低下することを特徴とする請求項１３に記載の周波数逓倍方法。
前記Ｃ１段階は、
前記第１クロックが第２論理状態を有する場合、前記第１電圧と前記第２電圧とが同じになるようにリセットされることを特徴とする請求項１５に記載の周波数逓倍方法。
前記第２クロックは、
前記第１クロックのクロック周波数の２倍のクロック周波数を有するクロックであることを特徴とする請求項１３に記載の周波数逓倍器。