TWI303518B - Frequency multiplier capable of adjusting duty cycle of a clock and method used therein - Google Patents

Frequency multiplier capable of adjusting duty cycle of a clock and method used therein Download PDF

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TWI303518B TW092134289A TW92134289A TWI303518B TW I303518 B TWI303518 B TW I303518B TW 092134289 A TW092134289 A TW 092134289A TW 92134289 A TW92134289 A TW 92134289A TW I303518 B TWI303518 B TW I303518B
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Description

相關申請之相互參照 日本申請案主張對於在2 0 0 3年2月4日於韓國智慧財產局 提出之編號為20 03 -6790之韓國專利申請案在美國“法业第 Μ章第119節（35 u.s.c· § 119)規範下的優先權，在此完 整揭露其内容以作為參考。 發明所屬之技術領域 、本發明是有關於一種倍頻器，特別是有關於一種能夠 倍增輸入時脈信號頻率且調整輸入時脈信號工作周期之 頻器。 ° 先前技術 士倍頻器通常用以倍增同步半導體記憶元件所使用之輪 入％脈#旎之頻率。因為輸入時脈信號之頻率與同步半導 體if憶元件之元件操作速率有關，所以最好能夠將低頻時 脈彳§號轉換成高頻時脈信號。 一般而言，倍頻器包括延遲電路以及互斥或（X OR) 閘=遲電路將輸入時脈信號延遲一段時間並且輸出所延 遲之犄脈k唬。互斥或（X〇R )閘利用時脈信號及延遲時脈 信號作為輸入來執行互斥或（x〇R)運算，並且輸出具有數 倍頻率之時脈信號。 第1圖是用以說明加倍輸入時脈信號頻率以便產生具 有雙倍頻，之輸出時脈信號之習知方法之時態圖。 多…、第1圖，在倍頻為之延遲電路（未顯示）將輸入時 航“吕5虎CLK # € -預定時間並且輪出延遲時脈信號CLKD之
12788pifl.ptc "" 第7頁 1303518 修正
t號 92134289 五、發明說明（2) 後’倍頻器之互斥或（X〇R)閘（未 號CLK及延遲時脈信號CLKD執行互斥或（又R ; ^入日^脈信 生其頻率為輸入時脈信號CLK頻率@ ^ ^ 异。廷將產
CL…乂此方式，倍頻器能夠出B;嶋 之頻率達兩倍或更多。 1用以倍增輸入時脈信號CLK >時脈信號工作周期是具有高操作速率（亦即與 脈#號同步操作）之同步半導體記卜— /、 ’八' J /干夺®。己凡件之重要操作因素 之-：尤其，隨著雙資料率(DDR)半導體記憶元件之導 二之=Ϊ::確工作周期已經變成此種半導體記憶元 件之關鍵#作因素。 如第1圖所示，0為藉由對於輪入時脈信號cu及延遲 meuD執行互斥或（x〇R)運算來產生輪出時脈信號 CLKX2，所以輸出時脈信號CL〇2之精確工作周期受制於延 ，時脈信號CLKD。換言之，若藉由將輸入時脈信號Μ延 遲四分之一輸入時脈信號CLK周期之時間來產生延遲時脈 信號CLKD，則輸出時脈信號CLKX2之工作周期等於5〇%。因 此’輸出時脈信號CLKX2之工作周期取決於輸入時脈信號 CLK與延遲時脈信號ClkD之間的相位差。 發明内容 本發明之一較佳實施例提供一種能夠藉由控制延遲電 路所施加之時間延遲來調整時脈信號工作周期以響應控制 信號之倍頻器，藉以調整具有數倍頻率之時脈芦號之工作 周期。 口儿 本發明之一較佳實施例也提供一種藉由
12788pifl.ptc 1303518 曰 一修正 ---魅虎 921342S9 伯·年 5 月 3 五、發明說明（3) 所施加之時間延遲來調整具有數倍頻 周期以響應控制信號之方法。 之時脈k唬之工作 本發明之一較佳實一 收具有預定頻率之第_時脈信號，2=，^頻器接 3定頻率，且輸出第二時脈信號。上述；二：0:::號之 電路、-互斥或（X0R)閑以及一控制電路°。上-\括一延遲 接收第一時脈信號並述ι遲電路 時脈传辦以、告# π — 日守脈信號來輸出延遲 第一“ n ί ϊ 間延遲。上述互斥或（X0R)閉接收 遲時二4:= 信號’並對於第-時脈信號與延 :虎執订互斥或(X0R)運算，且輸出、 的相位罢，* : 迷與延遲時脈信號之間 並且輸出與所偵測之相位差相對應之控制俨， 至上述延遲雷攸 ,.. ^工市』彳σ就 ^ 士 U 4工制#號控制在上述延遲電路中祐 加至第一日守脈信號之時間延遲。 一較佳實施例利用具有複數個對應於所偵 J位元，控制信號。上述控制電路，^ P eteCt〇r)，此相位偵測器接收第一時脈俨諕 ^遲時脈信號；並且輸出與所偵測之卜時脈信號與°延= 時脈仏號之間的相位差有關之第-電壓及第二電壓.1 較器，此比較器接收第一電壓及第二電壓，並比較 = 疋ί Ϊ : D電星’且輸出具有根據比較結果之預定邏輯狀能 之邈輯#號；以及一計數器，此計數器輸出與第一 ^ 號同步之控制信號。上述控制信號將增加或減少以響= 述比較器所輸出之邏輯信號。 …上 上述相^谓測器之一較佳實施例包括··第一電壓 控制 第9頁 12788pifl.ptc
，並控制 信號之邏 脈信鞔來 準位以響 置信號^ 具有第〜 第一電壓 脈信鱿及 ，單元將 第一邏輯 及第二電 控制信 ^號邏輯 數群串列 電路群， 電路，並 響應此些 響應上述 此倍頻器 ，且輸出
1303518 案號 92134289 五、發明說明（4) ，疋’此單元接收第一時脈信號及延遲時脈信號 第一電壓之準位以響應第一時脈信號及延遲時脈 輯狀態’且包括一個利用第一時脈信號及延遲時 產生重置信號（reset signal)之重置信號產生單 置單元’此單元維持第一電壓及第二電壓於相同 ^重置彳3號，第二電壓控制單元，此單元接收重 且控制第二電壓之準位以響應重置信號。 π。於本發明之一較佳實施例，若第一時脈信號 避輯$態且延遲時脈信號具有第二邏輯狀態，則 控制f元將執行增加第一電壓之準位。若第一時 I，柃脈仏號具有第一邏輯狀態，則第一電壓控 執ti減少第一電壓之準位。若第一時脈信號具有 狀^悲’則第一電壓控制單元將執行重置第一電壓 壓並且維持兩者於相同準位。 σ 士返=遲電路通常接收上述計數器所輸出之 唬，亚且藉由將第一時脈信號延遲相對應於控制 狀態間出延遲時脈信號。 、 於較佳貫施例，上述延遲電路可能包括複 連，，上述延遲電路輸入端與輸出端之間的反相 〃斤母反相電路群包括複數個平行連接之反相 且每反相電路群所施加之時間延遲受到控制以 反相電路之觸發，其中觸發至少一個反相電路以 控制信號。 本發明之：¾ ., ^ 一較佳實施例提供一種倍頻器， 接收第_並倍增第一時脈信號之頻率 12788pifl.ptc 第10頁 1303518
五、發明說明（5) 巧信m。上述倍頻器包括一延遲 路將；Γ貞測器、—比較器以及-計數哭、1輯電 上述邏輯遲：段時間並且輪出所產遲電 “虎，亚合成第-時脈信號及上 ^路所產生之 號’且輸出第二時脈信號。上述相位偵產生之信 3延遲電路所產生之信號之間的：位；第-時脈 電=及作為參考電壓ΐ第ii輪 較結果之邏輯信號。上述計數器輸:盥第二^輸出根據比 卜w Λ 用以控制時間延遲之n位元數位俨卞 持或減少此數位H “鄉處I將U怨來増加、維 號。 °龙值以妻應上述比較器所輸出之邏輯信 接收ί ϊ ϋ ί另—較佳實施例提供一種倍頻方法，此方法 接收具有預定頻率楚 高頻之第二時脈作铲；：信號並且予以倍增以產生較 信號並且藉由將ϋ :t述倍頻方法包括：接收第-時脈 脈信號；接收第延遲—段時間來輸出延遲時 時脈信號及延遲及延遲時脈信號，1對於第一 篦- B士日r片咕*等脈^號執行互斥或（X0R)運算，且輸出 間的二=i ^、’，以及偵測第一時脈信號與延遲時脈信號之 "^ ’並且輪出與所偵測之相位差相對應之控制信 路抟希@。上述控制信號接著用以藉由上述延遲電
號至一延遲雷％
為了讓本發明之上述和其他目的、特徵、和優點能更 ，顯易懂，下文特舉其較佳實施例，並配合所附圖式，作 詳細說明如下·· 實施方式 本發明現在將舉其較佳實施例，並參照所附圖式，予 以更完整地說明。不同圖式中的相同參考數字表示相同元 件。 第2圖是根據本發明之一較佳實施例之一種能夠調整 時脈信號工作周期之倍頻器之方塊圖。如第2圖所示，倍 頻器20 0包括延遲電路21 〇、互斥或（x〇R)元件22〇以及控制 電=23 0。延遲電路21〇接收第一時脈信號以^並且產生延 遲日t脈信號CLKD。延遲時脈信號CLKD相對於第一時脈信號 CLK1有一相位差。互斥或（x〇R)元件22〇接收第一時脈信號 cui $延遲時脈信號CLKD，並且輸出第二時脈信號CLK2。 第一時脈信號CLK2是藉由對於第一時脈信號CLK丨與延遲時 脈信號CLKD執行互斥或（x〇r)運算而產生的。 控制電路23 0接收第一時脈信號CLK1與延遲時脈信號 CLKD，並且輸出控制信號CTRL至延遲電路21Q。控制電路 230偵測第一時脈信號CLn與延遲時脈信號“❹之間的相 位差，並且根據所偵測之結果輸出用以控制延遲電路2 ^ 〇 所產生之時間延遲之控制信號口^[。 抑控制電路23 0包括相位偵測器231、比較器2 32以及計 數t 2。3 3。相位偵測器2 3 1接收第一時脈信號CLK丨及延遲時 脈信號CLKD，並偵測上述信號之間的相位差，且輸出用以 反映所憤測之相位差之第一電壓V1及第二
修正 1303518 五、發明說明（7) 232 〇 比較器232比較第一電壓VI與第二電壓V2，並且輸出 一個具有根據比較結果之預定邏輯狀態之邏輯信號至計數 器233。若第一電壓vi與第二電壓V2之間的差異大於預定 值’則比較态2 3 2將輸出一個用以增加計數器2 3 3之輸出信 號之信號。若第一電壓V 1與第二電壓V2之間的差異小於預 疋值’則比較器2 3 2將輸出一個用以減少計數器2 3 3之輸出 信號之信號。 计數為2 3 3接收比較器2 3 2所輸出之信號，並且輸出與 第一時脈信號CLK1同步之控制信號CTRL至延遲電路210。 控制k號口^是N位元數位信號並將增加或減少以響應比 較器23 2所輸出之信號。控制信號CTRL被接收作為延遲電 路2 1 0之輸入以便控制延遲電路2丨〇所施加之時間延遲。 根據本發明之一較佳實施例，控制信號CTRL控制延遲 電路21 〇所產生之時間延遲，接著控制信號口以將對應於 所偵測之第一時脈信號CLK1與延遲時脈信號CLKD之間的相 位差。並且，互斥或（X0R)元件2 20對於第一時脈信號CU1 與延遲時脈信號CLKD執行互斥或（X0R)運算，以產生具有 數倍頻率及精確工作周期之第二時脈信號CLK2。 第3圖是根據本發明在第一電壓V1及第二電壓V2之準 位隨著第一時脈信號CLK1及延遲時脈信號CLKD之定時而改 變之期間之時態圖。 如第3圖所示，有三個根據第一時脈信號CLK1及延遲 時脈信號CLKD之定時變化之周期，亦即第一周期、第二周 第三周期。於第一周期期間，第一電壓V 1增加，第
第13頁 Μ 8pifl.ptc 1303518 一時脈彳S號C L K 1是高準位且延遲時脈信號c L K D是低準位。 於第二周期期間，第一電壓VI減少，第一時脈信號CLK1及 延遲時脈信號CLKD兩者都是高準位。於第三周期期間，重 置第一電壓VI與第二電壓V2至相同準位，第一時脈信號 CLK1是低準位且延遲時脈信號CLKD是高準位。
在第3圖所示之每一期間内相位偵測器2 3 1之操作將參 照第4圖進一步予以說明，第4圖繪示第2圖之較佳倍頻器 所適用之相位偵測器231之一較佳實施例。第4圖之相位°偵 測器40 0包括第一電壓控制單元4丨〇、第二電壓控制單元、 420、以及最好加上用以設定第一電壓n與第二電壓V2至 相同準位之重置單元430。 第一電壓控制單元4 10接收第一時脈信號CLK1及延遲 時脈信號CLKD，並且控制第一電壓V1之準位以響應所接收 之#號之邏輯狀態。第一電壓控制單元4丨〇包括複數個邏 輯電路4 11〜418、P通道金屬氧化物半導體（pM〇s)電晶體 MP41、N通道金屬氧化物半導體（NM0S)電晶體〇43以及重 置"is 5虎產生單元40。 功能有如反相電路之邏輯電路4 1 7 (以下稱為反相電路 417)接收延遲時脈信號CLKD並且輸出反相的延遲時脈信號 CLKDB至邏輯電路411。邏輯電路411接收第一時脈信號°化 CLK1及反相的延遲時脈信號CLKDB，並對於所接收之信號 執行反及（NAND)運算，且輸出反及（NAND)運算結果至邏^輯 電路41 5。邏輯電路412接收第一時脈信號CLK1及延遲時^ 信號CLKD，並對於所接收之信號執行及（AND)運算，且輪1 出及（AND)運算結果至邏輯電路414。 w
五、發明說明（9) ----- 重置信號產生單元40包括功能有如反相電路之邏輯電 路418(以下稱為反相電路41 8)以及邏輯電路413。反相電 路418接收=一時脈信號CLK1並且輸出反相的第一時脈信 唬C^KIB至遨輯電路413。邏輯電路413接收反相的第一時 脈信號CLK1B及延遲時脈信號以^，並對於所接收之信號 執行及（AND)運算，且輸出重置信號LD。 功此有如反相電路之邏輯電路4丨6 (以下稱為反相電路 416。）接收並倒置重置信號LD且輸出反相的重置信號⑶^至 邏輯電路415。邏輯電路4 15接收邏輯電路411之輸出及反 相電路416之反相重置信號LDB1，並對於所接收之信號執 行及（AND)運异’且輸出及（AND)運算之結果。邏輯電路 414接收邏輯電路4 12之輸出及重置信號LD，並對於所接收 之信號執行或（OR)運算，且輸出或（〇R)運算之結果。 P通道金屬氧化物半導體（PM〇s)電晶體MP41具有一個 連接至邏輯電路4 1 5輸出端之閘極，一個連接至電源電壓 VDD之源極，以及一個連接至N通道金屬氧化物半導體 (NM0S)電晶體MN43汲極之汲極。p通道金屬氧化物半導體 (PM0S)電晶體MP41汲極與n通道金屬氧化物半導體（NM〇s) 電晶體MN43汲極之共同連接節點之電壓等於第一電壓 VI。N通道金屬氧化物半導體（NM〇s)電晶體MN43具有一個 連接至邏輯電路4 1 4輸出端之閘極，以及一個連接至接地 電壓V S S之源極。 第二電壓控制單元4 20接收重置信號LD並且控制第二 電壓V2之準位以響應重置信號⑶。第二電壓控制單元42〇 包括複數個邏輯電路4 21、422及423、P通道金屬氧化物半
12788pifl.ptc 第15頁 1303518 導體（PM0S)電晶體MP42、以及N通道金屬氧化物半導體 (NM0S)電晶體MN45。 功能有如反相電路之邏輯電路4 23 (以下稱為反相電路 423 )接收並倒置重置信號ld且輸出反相的重置信號⑶”至 邏輯電路421。邏輯電路421接收反相的重置俨及電 源電壓VDD信號，並對於所接收之信號執行及&；；d)運算’ 且輸出及（AND)運算之結果。因為電源電壓VDD信號總是高 準位，所以邏輯電路421操作上有如反相電路42 3之反相重 置信號LDB2之緩衝器。 邏輯電路42 2接收重置信號lD及接地電壓vss信號，並 對於所接收之信號執行或（0R)運算，且輸出或（〇R)運算之 結果。因為接地電壓VSS信號總是低準位，所以邏輯電路 4 2 2操作上有如重置信號l D之緩衝器。 P通道金屬氧化物半導體（PM0S)電晶體MP42具有一個 連接至邏輯電路42 1輸出端之閘極，一個連接至電源電壓 VDD之源極，以及一個連接至N通道金屬氧化物半導體 (NM0S)電晶體MN45汲極之汲極。p通道金屬氧化物半導體 (PM0S)電晶體MP42汲極與N通道金屬氧化物半導體（關〇3) 電晶體MN45汲極之共同連接節點之電壓等於第二電壓 V2。N通道金屬氧化物半導體（NM〇s)電晶體MN45具有一個 連接至邏輯電路4 2 2輸出端之閘極，以及一個連接至接地 電壓VSS之源極。 如第4圖所示，重置單元43〇包括N通道金屬氧化物半 導體（NM0S)電晶體MN44，其具有一個接收重置信號LD之閘 極，一個連接至第一電壓VI節點之汲極，以及一個連接至 12788pifl.ptc 第16頁 1303518 ---92134289_年 5 月 3 日__ 五、發明說明（11) ' --- =一電壓V 2筇點之源極。供應電荷給第一電壓v 1之第一電 ^ f C1，接在第一電壓V1節點與接地電壓VSS之間。供應 電何給第二電壓V2之第二電容器C2連接至第二電壓”節點 與接地電壓V S S。 ^ =第3圖及第4圖所示之相位偵測器4 ο 0之操作將予以 洋細況明。於第一周期期間，當第一時脈信號CLKi是高準 位且延遲時脈信號CLKD是低準位時，反相電路417以高準 位輸出反相的延遲時脈信號clkdb至邏輯電路4n，邏輯電 路411輸出低準位信號至邏輯電路415，並且邏輯電路5 輸出低準位信號。 。同樣地，於第一周期期間邏輯電路412輸出低準位信 號，重置信號產生單元4〇以低準位輸出重置信號汕，並且 邏輯電路4 1 4輸出低準位信號。 因為邏輯電路41 5及414都輸出低準位信號，所以{)通 ，金屬氧化物半導體（PM0S)電晶體MP41導通且N通道金屬 f化物半導體（NM0S)電晶體MN43斷開。結果，啟動第一電 容i§Cl之充電，因而增加第一電壓V1。亦即，於第一周期 期間，第一電壓控制單元410執行增加第一電壓n。缺° / 而，因為重置信號LD是低準位，所以邏輯電路421輸出高 準位信號且邏輯電路422輸出低準位信號。結果，ρ通道金 屬氧化物半導體（PM0S)電晶體ΜΡ42及Ν通道金屬氧化物半“ 導體（NM0S)電晶體ΜΝ45都斷開。如此，第二電壓V2之準位 保持固定’因而重置單元43 0保持無作用狀態。 於第二周期期間，當第一時脈信號CUl及延遲時脈作 號CLKD都是高準位時’反相電路417以低準位輸出反相的口 案號 92134289 五、發明說明（12) 延遲時脈信號CLKDB至邏輯電路4Π ^ 〇 出高準位信號至邏輯電路 並且邏輯電路411輸 :周期期間邏輯電路412輸出高準位信 唬，重置#唬產生早元40以低準位輪出重置 此’邏輯電路4 1 6輸出高準位信號至 ° 由 輯電路415輸出高準位信號。#d^^415 H邏 在這種情況下，因為P通道金屬氧化物 〇 则道金屬氧化物半導體咖S)電晶體 ΜΝ43:通，所以弟一電容器C1所儲存之電荷開始經_ 道金屬氧化物半導體（NM0S)電晶體_43放電，因而減少 電[V1 /亦即’於第一周期期間 '第一電壓控制元 410執行減少第一電壓V1。然而，因為重置信號LD是低準 位’所以第二電壓V2之準位保持相同，因而重置單元43〇 如同第一周期保持無作用狀態。 、然而於第三周期期間，第一時脈信號。山是低準位且 延f時脈信號CLKD是高準位，使得邏輯電路411輸出高準 =乜唬至域輯電路4 1 5且邏輯電路4丨2輸出低準位信號至邏 輯電路4上气此外，目為重置信號LD是藉由對於反相的第 一時脈信號CLK1B與延遲時脈信號以⑽執行及（AND)運算所 產生的、’所以重置信號LD是高準位。結果，邏輯電路415 輸出低f位信號，並且邏輯電路4丨4輸出高準位信號。 在沒種情況下’因為p通道金屬氧化物半導體（pM〇s) 電晶體MP41及N通道金屬氧化物半導體（NM〇s)電晶體·43 都導通，所以第一電容器C1同時經由卩通道金屬氧化物半 ‘體CPMOS}電晶體評4丨充電且經由N通道金屬氧化物半導
第18頁 1303518 案號 92134289 修正 五、發明說明（13) 體（NM0S)電晶體MN43放電。結果，第一電壓V1大致上保持 固定。 此外，因為重置信號L D是高準位，所以邏輯電路4 2 1 輸出低準位信號且邏輯電路4 2 2輸出高準位信號，因而觸 發Ρ通道金屬氧化物半導體（PM0S)電晶體ΜΡ42與Ν通道金屬 氧化物半導體（NM0S)電晶體ΜΝ45兩者，並導致第二電容器 C2同時經由Ρ通道金屬氧化物半導體（pM〇s)電晶體評42充 電且經由Ν通道金屬氧化物半導體（NM〇s)電晶體〇45放 電。結果，第二電壓V2大致上保持固定。 如上所述’當重置信號LD是高準位時，第一電壓控制 單元410及第二電壓控制單元42〇將執行控制第一電壓η及 第二電壓V2之準位。為了維持第一電壓V1及第二電壓V2在 =個大致上固定的準位，因此可設計其寬度以平衡第一電 壓控制單tg4 10之P通道金屬氧化物半導體（pM〇s)電晶體 MPU及N通道金屬氧化物半導體（NM0S)電晶體MN43與第二 電壓控制單元42 0之ρ通道金屬氧化物半導體（pM〇s)電晶體 MP42 通道金屬氧化物半導體（NM0S)電晶體MN45。 ^ §重置信號LD是高準位時，第一電壓η及第二電壓V2 最，相同二如第4圖所示，相位偵測器4 〇 〇可能包括用以維 持第々電壓VI及第二電壓V2於相同準位之重置單元“ο。 參照第4圖，當觸發重置信號LD時，將導通N通道金屬氧化 體（NM0S)電晶體_44。結果，第一電壓vi及第二電 坠將，持在大致上相同的準位。 如第3圖及第4圖所示，相位偵測器4 〇 〇 時脈信號CLKD之間的相位差，並且根據所
12788pifl.ptc 第19頁 13〇3518 修正 五 案號92134289 你年5 、發明說明（14) 結果輸出第一電壓V1及第二電壓V2。除 位偵測器40 0之組態為在第一時脈 相 產生一番蓄片w η 、 \守脈仏5虎CLK1早一周期期間 室置仏號L D ’並且當會署/士缺古、仕，丄 ~ Φ r,vi „ ^ 且田更置仏唬LD疋南準位時維持第 寬壓VI及第二電壓V2於相同準位。 出少Ϊ2圖所不之倍頻器20〇藉由利用相位偵測器40〇所輸 弟一電壓乂1及第二電壓V2控制延遲電路21〇所施加之 /間延遲來調整具有數倍頻率之時脈信號之工作周期。 圖繪示倍頻器2 0 0所適用之延遲電路21〇之第一較佳實施 $。延遲電路50 0包括反相電路群51〇，以及用以轉換反相 “路群510之輸出信號之反相電路52〇。延遲電路5〇〇可能 包括一或多群反相電路群，其中每一群將以類似於反相^ ^群51 0所繪示之方式來組成。延遲電路5〇〇接收第一時脈 仏號CLK1並且輸出延遲時脈信號“]^，延遲時脈信號“⑽ 之時間延遲將改變以響應第2圖之計數器233所輸出2N位 元（在第5圖中N是四）數位信號，亦即” b 3n 、n b 2 π 、，，b 1 π以 及丨丨b 0 π 。 反相電路群5 1 0包括複數個反相電路5 1丨〜5丨9。反相電 路511之輸入端連接至反相電路512、513、514以及515之 輸入端，反相電路511之輸出端連接至反相電路512、 513、514、515之輸出端以及反相電路520之輸入端。 反相電路5 1 6倒置第2圖之計數器2 3 3所輸出之數位信 號之b 3並且輸出所倒置之信號。同樣地，反相電路5 1 7倒 置計數器2 3 3所輸出之數位信號之b 2，反相電路5 1 8倒置計 數器2 3 3所輸出之數位信號之b 1，以及反相電路5 1 9倒置計 數器2 3 3所輸出之數位信號之b 〇，其中每一反相電路輸出
12788pifl.ptc 第20頁 1303518 修正 畫號 92]34?RQ 五、發明說明（15) 所倒置之信號。 為了 器23上所輸出之b3將觸發反相電路515, 塑庫二^ 口 。〇所别出之b2將觸發反相電路5 1 4，為了 二=輸出之bl將觸發反相電路513，為了響應 汁數為23 3所輸出之㈤將觸發反相電路512。 =婁=所輸出之b〇、bl、b2以及 相電路512、513、514以及515。 根據第2圖所示之相位偵測器231及比較器2 32所偵測 之相位資訊，計數器233將輸出由位元"b3"、"b2„、"bin
以及"bO"所構成之數位信號，此信號能夠控制延遲電路 500所施加之時間延遲。若同時觸發反相電路” 2、51 3、 514以及515，則將更快速地執行反相電路群51〇之操作， 因而降低延遲時脈信號C L K D之時間延遲。 如第5圖所示’因為當上述計數器所輸出之數位信號 之位元是高準位時將觸發反相電路5丨5、5丨4、5丨3以及 5 1 2 ’所以當上述計數器所輸出之數位信號之所有位元都 疋低準位日^上述時間延遲將最大。相反地，當上述計數器 所輸出之數位信號之所有位元都是高準位時上述時間延遲 將最小。 為了對於根據從計數器2 3 3輸出之位 元’’ b3”、’’ b2n、n br以及” bO，，之邏輯狀態所施加至延遲時 脈信號CLKD之時間延遲提供較線性之控制，因此可能調整 反相電路515、514、513以及512之相對尺寸。因為反相電 路515、514、513以及512是由金屬氧化物半導體（m〇S)電 晶體所構成，所以可藉由測定反相電路5 1 5、5 1 4、5 1 3以
12788pi f1.ptc 第21頁 1303518 案號 92134289 修正 五、發明說明（16) 及512之每一個所包括之金屬氧化物半導體（M〇s)電晶體之 尺寸來控制反相電路5 1 5、5 1 4、5 1 3以及5 1 2之效能。 第6圖是根據本發明之第5圖延遲電路5 00所適用之反 相電路群5 1 〇之一較佳實施例之電路圖。第6圖之反相電路 群610包括複數個n通道金屬氧化物半導體（nm〇S)電晶體 及P通道金屬氧化物半導體（PMOS)電晶體。P通道金屬氧化 物半導體（PMOS)電晶體MP61、MP62、MP63、MP64 以及MP69 之源極連接至電源電壓乂£)〇，並且n通道金屬氧化物半導體 (NMOS)電晶體MN61、MN62、MN63、MN64 以及MN69 之源極連 接至接地電壓VSS。P通道金屬氧化物半導體（PM0S)電晶體 MP61、MP62、MP63、MP6 4以及MP69之閘極與N通道金屬氧 化物半導體（NMOS)電晶體MN61、MN62、MN63、MN64以及 MN69之閘極都連接至第一時脈信號以^。 p通道金屬氧化物半導體（PM0S)電晶體MP69之汲極連 接至N通運金屬氧化物半導體（NM〇s)電晶體⑽㈢之汲極。 反相的延遲時脈信號CLKDB由？通道金屬氧化物半導體 (PMOS)電晶體MP69汲極與n通道金屬氧化物半導體（NM〇s) 電晶體MN69沒極之共同連接節點輸出。 N通道金屬氧化物半導體（NM〇s)電晶體·65之閘極連 接至计數為2 3 3所輸出之” b3 ”，N通道金屬氧化物半導體 (NMOSj電晶體MN66之閘極連接至計數器233所輸出 之” b2” ，N通道金屬氧化物半導體（nm〇s)電晶體·67之 &相電㈣“到i言3器233所輸出之” b3”並且輪出反
第22頁 極連接至上述計數器所輸出之"b丨，，，以通道金屬 物半導體（NM〇S)電晶體MN68之問極連接至"b〇,，。 1303518 SS_92134289
五、發明說明（17) %年$月S日 修正 相的” b3bn信號。同樣地，反相電路617倒置計數器233所 輸出之"b2”並且輸出反相的” b2b，，信號，反相電路618倒置 計數器233所輸出之’’ bln並且輸出反相的” blb”信號，以及 反相電路6 1 9倒置計數器2 3 3所輸出之"b 〇 ”並且輸出反相 的” bOb〃信號。 p通道金屬氧化物半導體（PM0S)電晶體MP65之閘極連 接至反相的”b3b”輸出。同樣地，p通道金屬氧化物半導體 (PMOS)電晶體MP66之閘極連接至反相的” b2b”輸出，p通道 金屬氧化物半導體（PMOS)電晶體MP67之閘極連接至反相、 的” bib”輸出，以及P通道金屬氧化物半導體（pM〇s)電晶體 MP68之閘極連接至反相的，’b0b，，輸出。 p通道金屬氧化物半導體（PM0S)電晶體MP65之源極連 接至p通道金屬氧化物半導體（PM0S)電晶體MP61之汲極。p 通道金屬氧化物半導體（PMOS)電晶體MP65之汲極連接至n 通道金屬氧化物半導體（NMOS)電晶體MN65之汲極。p通道 金屬氧化物半導體（PMOS)電晶體MP66之源極連接至p通道 金屬氧化物半導體（PMOS)電晶體MP62之汲極。p通道金屬 氧化物半導體（PMOS)電晶體MP66之汲極連接至N通道金屬 氧化物半‘體（]^08)電晶體龍66之汲極。p通道金屬氧化 物半導體（PMOS)電晶體MP67之源極連接至p通道金屬氧化 物半導體（PMOS)電晶體MP63之汲極。P通道金屬氧化物半 導體（PMOS)電晶體MP67之汲極連接至N通道金屬氧化物半 導體（NM0S)電晶體MN67之汲極。p通道金屬氧化物半導體 (PMOS)電晶體MP 68之源極連接至p通道金屬氧化物半導體 (PMOS) t晶體MP64之汲極。P通道金屬氧化物半導體
12788pifl,ptc 第23頁 1303518 案號 921342SQ 五、發明說明（18) 修正 (PM0S)電晶體MP68之汲極連接至N通道金屬氧化物半導體 (NM0S)電晶體MN68之汲極。 反相電路群6 1 0之操作將參照第6圖予以更詳細地說 明〇 計數器2 3 3所輸出之數位信號位 元’’b3n 、nb2n、"bln以及"bOn分別具有預定邏輯狀態。為 了響應上述計數器所輸出之位元之邏輯狀態，將導通或斷 開P通道金屬氧化物半導體（PM0S)電晶體MP65、MP66、 MP67以及MP68與N通道金屬氧化物半導體（nm〇S)電晶體 MN65、MN66、MN67以及MN68。一旦導通p通道金屬氧化物 半導體（PM0S)電晶體MP65、MP66、MP67以及MP68與N通道 金屬氧化物半導體（NM0S)電晶體關65、MN66、MN67以及 MN68 ’將觸發連接至這些電晶體之反相電路，導致減小的 時間延遲。相反地，若斷開P通道金屬氧化物半導體 (PM0S)電晶體MP65、MP66、MP67以及MP68與N通道金屬氧 化物半導體（NM0S)電晶體MN65、MN66、MN6^以及MN68，則 連接至這些電晶體之反相電路停止運作，導致增大的時間 延遲。 例如，假設上述計數器所輸出之N位元數位信號具 有”b3” =0、”b2，、l、”bl、0以及” b0，，=0之邏輯狀態，則上 述計數器所輸出之N位元數位信號之反相信號具有，，b3b ” = 1 b 2 b - 0、 b 1 b二1以及1’ b 0 b = 1之邏輯狀態。由此，上 述计數為所輸出之此特定結果將使得p通道金屬氧化物半 導體（PM0S)電晶體MP65、MP67以及MP68斷開且p通道金屬 氧化物半導體（PM0S)電晶體MP66導通，並使得?^通道金屬 — — _ 1303518
氧化物半導體（NM0S)電晶體MN65、MN67以及MN68斷開且N 通道金屬氧化物半導體（NM0S)電晶體MN66導通。 於本例中，P通道金屬氧化物半導體（PM0S)電晶體 MP61、MP6 3以及MP6 4與N通道金屬氧化物半導體（NM〇s)電 晶體MN61、MN63以及MN64都斷開，而且P通道金屬氧化物 半導體（PM0S)電晶體MP62及MP69與N通道金屬氧化物半導 體（NM0S)電晶體MN62及MN69功能有如反相電路並輸出反相 的延遲時脈信號CLKDB。
因為當n b2n是高準位時從反相電路群5丨〇輸入端流至 輸出端之電流量增加，所以這時候的時間延遲小於當p通 道金屬氧化物半導體（PM0S)電晶體MP69及N通道金屬氧化 物半導體（NM0S)電晶體MN69操作時。換言之，第5圖之延 遲電路5 0 0及其中所包含之反相電路群6 1〇能夠根據第2圖 之計數器2 3 3所輸出之數位信號位元之邏輯狀態來控制延 遲電路5 0 0施加至第一時脈信號之時間延遲。以此方式， 能夠根據上述計數器所輸出之數位信號位 元”b3”、”b2”、”bl”以及” b(T之邏輯狀態來控制上述延遲 電路所施加之時間延遲。
第7圖繪示根據本發明之第2圖倍頻器2 〇 〇所適用之延 遲電路2 1 0之第二較佳實施例。對照於第5圖之延遲電路 500，第7圖之延遲電路70包括：複數個串列連接之緩衝器 7 3 1〜7 3 8 ;複數個串列連接之緩衝器7 2 1、7 2 2、7 2 3以及 724 ;串列連接之緩衝器7n及712 ;緩衝器7〇ι ;以及開關 TG3、TG2、TGI、TG0。一個緩衝器是兩個串列連接之反相 電路之等效電路。
12788pifl.ptc 第25頁 1303518 修正 曰 1S_92134289 五、發明說明（20) 當上述計數器所輸出之” b3"是高準位時，將導通開關 TG3以短路緩衝器731之輸入端與緩衝器738之輸出端。當 汁數器233所輸出之” b2”是高準位時，將導通開關TG2以短 路緩衝器7 2 1之輸入端與緩衝器7 2 4之輸出端。當” b丨”是高 準位時’將導通開關TG1以短路緩衝器7丨1之輸出端與緩衝 為712之輸入端。當”b〇”是高準位時，將導通開關TG〇以短 路緩衝器7 0 1之輸入端與輸出端。 反相電路73 9、725、713以及70 2分別 由"b 3n 、n b 2 π、11 b 1π以及” b 0 π信號產生反相 的131),’、’’匕213’’、’，1311)，，以及”13〇1)，，信號。緩衝器71及7 2串 列連接至緩衝器70 1。緩衝器71輸出延遲時脈信號CLKD。 第7圖之延遲電路7 〇以下列方式操作。當計數器2 3 3所 輸出之位元’’ b 3 ” 、n b 2π、，，b Γ以及n b 0，，是低準位時將斷開 開關TG3、TG2、TGI、TG0。假設緩衝器73卜738、72卜 724、711、712、701、71以及72施加相同的時間延遲（例 如D)至第一時脈信號CLK1，則第一時脈信號CLK1與延遲時 脈信號CLKD之間的時間延遲等於8D + 4D + 2D+1D + 2D二17D。相 反地，當上述計數器所輸出之位元，，b 3 ”、” b 2 ”、” b Γ以 及1' b0n是高準位時，將導通開關TG3、TG2、TGI、TG0。因 此，第一時脈信號CLK1與延遲時脈信號CLKD之間的時間延 遲等於2D。由此可知，上述時間延遲將隨著計數器233所 輸出之位元nb3n 、”b2M、，，bl"以及”b0n之邏輯狀態變化而 變動。雖然已經揭露兩個適合的較佳實施例，特別是如第 5圖與第6圖所示之延遲電路5 〇〇以及如第7圖所示之延遲電 路7 0，但是任何熟習此技藝者能夠選擇或設計其他適合的
12788pifl.ptc 第26頁 1303518 案號 92134289 修正 頻器及其 遲來調整 信號。 此外，第一電壓與第二電壓 時脈信號與延遲時脈信號之間的 延遲是根據所偵測之第一電壓與 化來控制的。並且，因為在第一 電壓及第 的重置信 其較佳實 熟習此技 些許之更 專利範圍 五、發明說明（21) 延遲電路組態。 如上所述，上述倍 遲電路所施加之時間延 之工作周期以響應控制 產生一個用以維持第一 信號，所以不需要額外 雖然本發明已經以 用以限定本發明，任何 精神的情況下，當可作 護範圍當視後附之申請 相關方法允許藉由控制延 具有數倍頻率之時脈信號 之間的電壓差將隨著第一 相位差而改變。上述時間 第二電壓之間的電壓差變 時脈信號之每一周期内會 二電壓於相同準位之重置 號。 施例揭露如上，然其並非 藝者，在不脫離本發明之 動，因此本發明之權利保 所界定者為準。
12788pifl.ptc 第27頁 1303518 案號 92134289 修正 圖式簡單說明 第1圖是用以說明加倍輸入時脈信號頻率之習知方法 之時態圖。 第2圖是根據本發明之一較佳實施例之一種能夠調整 時脈信號工作周期之倍頻器之方塊圖。 第3圖是根據本發明之一較佳實施例在第一電壓及第 二電壓之準位隨著輸入時脈信號及延遲時脈信號之定時而 改變之期間之時態圖。 第4圖繪示第2圖之倍頻器所適用之相位偵測器之一較 佳實施例。 第5圖繪示第2圖之倍頻器所包括之延遲電路之第一較 佳實施例。 第6圖是第5圖之延遲電路所適用之反相電路群之一較 佳實施例之電路圖。 第7圖繪示第2圖之倍頻器所適用之延遲電路之第二較 佳實施例。 圖式標記說明 40 重置信號產生單元 70 延遲電路 71 緩衝器 72 緩衝器 200 倍頻器 210 延遲電路 220 互斥或（XOR)元件 230 控制電路
12788pifl.ptc 第28頁 1303518 案號 92134289 相位偵測器 比較器 計數器 相位偵測器 第一電壓控制單元 邏輯電路（反及閘） 邏輯電路（及閘） 邏輯電路（及閘） 邏輯電路（或閘） 邏輯電路（及閘） 邏輯電路（反相電路） 邏輯電路（反相電路） 邏輯電路（反相電路） 第二電壓控制單元 邏輯電路（及閘） 邏輯電路（或閘） 邏輯電路（反相電路） 重置單元 延遲電路 反相電路群 反相電路 反相電路 反相電路 反相電路 修正 圖式簡單說明 23 1 232 233 400 410 41 1 412 413 414 415 416 417 418 420 42 1 422 423 430 500 510 51 1 512 513 514
12788pi fl.ptc 第29頁 1303518 案號 92134289 曰 修正 圖式簡單說明 515 516 517 518 519 520 610 616 617 618 619 70 1 702 71 1 712 713 721 722 723 724 725 731 732 733 反相電路 反相電路 反相電路 反相電路 反相電路 反相電路 反相電路群 反相電路 反相電路 反相電路 反相電路 緩衝器 反相電路 緩衝器 緩衝器 反相電路 緩衝器 緩衝器 緩衝器 緩衝器 反相電路 緩衝器 緩衝器 緩衝器
12788pifl.ptc 第30頁 1303518 案號 92134289 修正 圖式簡單說明 734 緩 衝 器 735 緩 衝 器 736 緩 衝 器 737 緩 衝 器 738 緩 衝 器 739 反 相 電 路 C1 第- -電容器 C2 第二 二電容器 MN43 N 通 道 金 屬 MN44 N 通 道 金 屬 MN45 N 通 道 金 屬 MN61 N 通 道 金 屬 MN62 N 通 道 金 屬 MN63 N 通 道 金 屬 MN64 N 通 道 金 屬 MN65 N 通 道 金 屬 MN66 N 通 道 金 屬 MN67 N 通 道 金 屬 MN68 N 通 道 金 屬 MN69 N 通 道 金 屬 MP41 P 通 道 金 屬 MP42 P 通 道 金 屬 MP61 P 通 道 金 屬 MP62 P 通 道 金 屬 氧化物半 氧化物半 氧化物半 氧化物半 氧化物半 氧化物半 氧化物半 氧化物半 氧化物半 氧化物半 氧化物半 氧化物半 氧化物半 氧化物半 氧化物半 氧化物半 導體（NM0S) 導體（NM0S) 導體（NM0S) 導體（NM0S) 導體（NM0S) 導體（NM0S) 導體（NM0S) 導體（NM0S) 導體（NM0S) 導體（NM0S) 導體（NM0S) 導體（NM0S) 導體（PM0S) 導體（PM0S) 導體（PM0S) 導體（PM0S) 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體
12788pifl.ptc 第31頁 1303518 圖式簡單說明 MP63 MP64 MP65 MP66 MP67 MP68 MP69 TG0 TG1 TG2 TG3 案號 92134289 年&月 S曰 P通 P通 P通 P通 P通 P通 P通 開關 開關 開關 開關 _修正 道金屬氧化物半導體（PM0S)電晶體 道金屬氧化物半導體（PM0S)電晶體 道金屬氧化物半導體（PM0S)電晶體 道金屬氧化物半導體（PM0S)電晶體 道金屬氧化物半導體（PM0S)電晶體 道金屬氧化物半導體（PM0S)電晶體 道金屬氧化物半導體（PM0S)電晶體
12788pifl.ptc 第32頁

Claims (1)

1303518 案號92134289_C^年弓'月3曰 修正_ 六、申請專利範圍 1. 一種倍頻器，該倍頻器包括： 一延遲電路，該延遲電路接收一個具有一第一頻率之 第一時脈信號並且輸出一延遲時脈信號，該延遲電路藉由 施加一時間延遲至該第一時脈信號來產生該延遲時脈信 號； 一互斥或（X 0R )閘，該互斥或（X 0R)閘接收該第一時脈 信號及該延遲時脈信號，並對於該第一時脈信號與該延遲 時脈信號執行一互斥或（X0R )運算，且輸出一第二時脈信 號；以及 一控制電路，該控制電路偵測該第一時脈信號與該延 遲時脈信號之間的一相位差，並且輸出一個與所偵測之該 相位差相對應之控制信號至該延遲電路， 其中該控制信號控制該延遲電路施加至該第一時脈信 號之該時間延遲之一期間， 其中該控制電路包括： 一相位偵測器，該相位偵測器接收該第一時脈信號及 該延遲時脈信號，並且輸出一第一電壓及一第二電壓，該 第一電壓及該第二電壓對應於所偵測之該第一時脈信號與 該延遲時脈信號之間的該相位差； 一比較器，該比較器比較該第一電壓與該第二電壓， 並產生一比較結果且輸出一個具有對應於該比較結果之一 預定邏輯狀態之邏輯信號；以及 一計數器，該計數器輸出與該第一時脈信號同步之該 控制信號，
12788pifl.ptc 第33頁
第34頁 案號 92134289 1303518 修正 六、申請專利範圍 電壓設定為該重置電壓。 5 ·如申請專利範圍帛1 該控制信號包括複凝他項所述之倍頻器，其中： 有一邏輯狀態，以及 位兀信號，每一該位元信號具 該延遲電路施加至讀# ± 期間對應於該些位元俨谀弟日守脈仏就之該時間延遲之該 6.如申請專利範圍；5之工邏輯狀態。 該延遲電路包括複數群員所述:之倍頻器，其中： 串列連接在該延遲電路之二二相，路群，該些反相電路群 每一該反相電路群包括^ ^端與一輸出端之間，以及 每一該反相電路群所施加之，^ ^平行連接之反相電路， 應該些反相電路之觸發，其中時間延遲受到控制以響 應該控制信號，並且該些^相“發至少一個反相電路以^ 間延遲決定該延遲電路所施加電，群所施加之該些增量時 7·如申請專利範圍第丨項之4時間延遲。 該第二時脈信號具有一第-V之倍頻器，其中·· 一頻率的兩倍。 一頭率，該第二頻率是該第 8· 一種倍頻器，該倍頻哭 二延遲電路，該延遲電5 n· 加一日守間延遲至該第一時脈信號，一第一時脈信號，並施 一邏輯電路，該邏輯電路接"輪出一延遲時脈信號； 遲ΪΓ"虎，並合成該第-時脈Ϊ該第一時脈信號及該延 且⑥一第二時脈信號； 。唬及該延遲時脈信號， 偵測该第〜時脈信號與 一相位悄測器，該相位伯剛 12788pifl.ptc 頁 第35 1303518
六、申請專利範圍 電壓及 真該 該延遲時脈信號之間的一相位差，並輸出一第〆m π 第二電壓，其中該第一電壓對應於所^測之該相位羞 第二電壓是一個參考電壓； 一比較器，該比較器比較該第—電壓盥該第二電壓= 產生-比較結果，並且輸出—個對應於該比較結果之逨輯 信號；以及 -計數，該計數器輸出一數位信號至該延遲電路 該數位信5虎包括具有與該邏輯信號相對應之邏輯狀悲之 位元， 其中.亥數位^唬與該第一時脈信號同步，以及 。 在该第一日守脈信號之一第一周期期間該第 該延遲電路所施加之該時間延遲對應於該數位信號 9 ·如申請專利範圍第8項所述之倍頻器，其中： * ^ · 電壓增 加 在该第一 a守脈信號之一第二周期期間該第一電壓減 少；以及 在該第一時脈信號之一第三周期期間設定該第一電壓 之準位為大約專於該第二電壓。 1〇·如申請專利範圍第9項所述之倍頻器，其中： 該第-周期開始於該第一時脈信號之一上升 束於該延遲時脈信號之一上升邊緣； 、、彖且'、、口 該第二周期開始於該延遲時脈信號之該上升 束於該第一日寸脈信號之—下降邊緣；以及 、口 該第三周期開始於該第一時脈信號之該下降邊緣且社
第36頁 12788pifl.ptc 1303518 案號 92134289 修正 六、申請專利範圍 束於該延遲時脈信號之一下降邊緣。 1 1 .如申請專利範圍第8項所述之倍頻器，其中： 該計數器所輸出之該N位元數位信號之一值是藉由改 變該數位信號之該些N位元當中至少一位元之邏輯狀態來 調整以響應該邏輯信號。 1 2 .如申請專利範圍第8項所述之倍頻器，其中： 該第一時脈信號具有一第一頻率；以及 該第二時脈信號具有一第二頻率，該第二頻率是該第 一頻率的兩倍。 1 3 . —種倍頻方法，該倍頻方法包括： (a )接收一第一時脈信號並且施加一時間延遲至該第 一時脈信號以產生一延遲時脈信號； (b )對於該第一時脈信號及該延遲時脈信號執行一互 斥或（X 0R )運算以產生一第二時脈信號； (c )偵測該第一時脈信號與該延遲時脈信號之間的一 相位差，並且產生一個與所偵測之該相位差相對應之數位 控制信號；以及 (d )利用該數位控制信號來設定施加至該第一時脈信 號之該時間延遲之一期間， 其中偵測該第一時脈信號與該延遲時脈信號之間的該 相位差，並且產生與所偵測之該相位差相對應之該數位控 制信號包括： (c 1 )接收該第一時脈信號及該延遲時脈信號； (c 2 )產生與所偵測之該相位差相對應之一第一電壓及
12788pi fl.ptc 第37頁 案號 92134289 1303518 六、申請專利範圍 一第二電壓； (c 3)比較該第一電壓與該第二電壓以產生一電壓比較 結果； (c 4)產生一個具有對應於該電壓比較結果之一預定邏 輯狀態之邏輯信號； (c 5 )設定該數位控制信號之該邏輯狀態以對應於該邏 輯信號；以及 (c 6)輸出與該第一時脈信號同步之該數位控制信號。 1 4.如申請專利範圍第1 3項所述之倍頻方法，其中接 收該第一時脈信號並且施加該時間延遲至該第一時脈信號 以產生該延遲時脈信號包括： 接收該數位控制信號；以及 根據該數位控制信號之一邏輯狀態設定該時間延遲之 一期間。 1 5 .如申請專利範圍第1 3項所述之倍頻方法，其中設 定該數位控制信號之該邏輯狀態以對應於該邏輯信號包 括： (c 5 1 )增量或減量該數位控制信號之一值以響應該邏 輯信號。 1 6.如申請專利範圍第1 3項所述之倍頻方法，其中產 生與所偵測之該相位差相對應之該第一電壓及該第二電壓 包括： 當該第一時脈信號具有一第一邏輯狀態且該延遲時脈 信號具有一第二邏輯狀態時增加該第一電壓；以及
12788pifl.ptc 第38頁 案號 92134289 1303518 六、申請專利範圍 當該第一時脈信號具有該第一邏輯狀態且該延遲時脈 信號具有該第一邏輯狀態時減少該第一電壓。 1 7.如申請專利範圍第1 6項所述之倍頻方法，其中產 生與所偵測之該相位差相對應之該第一電壓及該第二電壓 包括： 當該第一時脈信號具有該第二邏輯狀態時將該第一電 壓及該第二電壓設定在一重置電壓值。 1 8 .如申請專利範圍第1 3項所述之倍頻方法，其中： (a )接收該第一時脈信號並且施加該時間延遲至該第 一時脈信號以產生該延遲時脈信號之步驟包括 輸入該第一時脈信號至一延遲電路並且由該延遲電路 輸出該延遲時脈信號； (b )對於該第一時脈信號及該延遲時脈信號執行該互 斥或（X0R)運算以產生該第二時脈信號之步驟包括 輸入該第一時脈信號及該延遲時脈信號至一互斥或 (X0R)電路並且由該互斥或（X0R)電路輸出該第二時脈信 號； (c )偵測該第一時脈信號與該延遲時脈信號之間的該 相位差，並且產生與所偵測之該相位差相對應之該數位控 制信號之步驟包括 輸入該第一時脈信號及該延遲時脈信號至一相位偵測 器並且由該相位偵測器輸出一第一電壓及一第二電壓， 於一比較器内讀出該第一電壓及該第二電壓並且由該 比較器輸出一邏輯信號，
12788pi fl.ptc 第39頁 1303518 案號 92134289 修正 六、申請專利範圍 輸入該第一時脈信號及該邏輯信號至一計數器並且由 該計數器輸出一數位控制信號；以及 (d )利用該數位控制信號來設定施加至該第一時脈信 號之該時間延遲之該期間之步驟包括 利用該數位控制信號所包括之該些N位元之邏輯狀態 來觸發複數個反相電路當中至少一個，其中施加至該第一 時脈信號之該時間延遲之該期間對應於所觸發之該些反相 電路。
12788pifl.ptc 第40頁
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