TWI623198B - 增益解析度之互補型金氧半之全數位架構脈衝混合方法及其裝置 - Google Patents
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Abstract
一種增益解析度之互補型金氧半之全數位架構脈衝混合裝置包含數個均質邏輯元件、一奇數級位邏輯元件並聯組及一偶數級位邏輯元件並聯組。該均質邏輯元件串接形成一基本元件串列，且該基本元件串列包含數個奇數級串接位置及數個偶數級串接位置。該奇數級位邏輯元件並聯組串接於該奇數級串接位置之一，而該偶數級位邏輯元件並聯組串接於該偶數級串接位置之一。該奇數級位邏輯元件並聯組及偶數級位邏輯元件並聯組以全數位方式將一脈衝混合進行擴增或縮減，其有別於習用之全客製化脈衝混合裝置。
Description
本發明係關於一種增益解析度〔Resolution-enhancing〕之互補型金氧半之全數位架構脈衝混合〔full-digital-structurally pulse mixing〕方法及其裝置，且其適用於低階製程；特別是關於一種增益解析度之雙端〔double-stage〕或多端〔multi-stage〕互補型金氧半之全數位架構脈衝混合方法及其裝置。
舉例而言，習用互補型金氧半之全客製化〔full-customized〕脈衝縮減或擴增方法及其裝置，如美國專利第6288587號〝CMOS pulse shrinking delay element with deep subnanosecond resolution〞之發明專利，其揭示一種具有深次奈秒解析度之互補型金氧半之全客製化脈衝縮減延遲元件。該互補型金氧半脈衝縮減延遲元件適用於時間至數位轉換器〔Time-to-digital Converter，TDC〕。該互補型金氧半之全客製化脈衝縮減延遲元件包含三個元件，且只需改變相鄰元件之間的大小比例或驅動能力進行控制其脈衝縮放能力。然而，相對於全數位設計，前述全客製化設計具有製作繁雜及耗費工時的缺點。
前述美國專利第6288587號之互補型金氧半之全客製化脈衝縮減延遲元件可簡化其整體電路，並可準確設計該元件的脈衝縮放能力，使由該元件作成之TDC單
擊誤差能精準地達到10微微秒(ps)等級，且其具有消耗功率甚低、不須任何的偏壓調整及連續性校準。另外，該互補型金氧半之全客製化脈衝縮減延遲元件對供應電壓及溫度的變異不產生敏感，因此其不論在何種情況下操作皆可確保TDC的相對精準度及穩定度。
然而，前述美國專利第6288587號之互補型金氧半之全客製化脈衝縮減或擴增方法及其裝置仍必然存在進一步改良其整體電路構造及提升其性能之需求。事實上，前述美國專利第6288587號之互補型金氧半之全客製化脈衝縮減或擴增方法及其裝置僅為一般的單端〔single stage〕互補型金氧半之全客製化脈衝縮減或擴增方法及其裝置，其並非屬於多端裝置。
另一習用互補型金氧半之全客製化脈衝縮減或擴增方法及其裝置，如美國專利公開第20160013780號〝互補型金氧半之脈衝縮減或擴增方法及其裝置〞之發明專利申請案，其揭示一種互補型金氧半之全客製化脈衝縮減或擴增方法。該脈衝縮減或擴增方法包含：於一基本元件串列設置數個奇數級串接位置及數個偶數級串接位置；將數個均質邏輯元件組成該基本元件串列；將至少一奇數級位非均質邏輯元件串接於該基本元件串列之奇數級串接位置，或將至少一偶數級位非均質邏輯元件串接於該基本元件串列之偶數級串接位置，以形成一互補型金氧半之全客製化脈衝縮減或擴增裝置；利用該奇數級位非均質邏輯元件將一脈衝進行擴增，或利用該偶數級位非均質邏輯元件將該脈衝進行縮減。另外，同時利用該奇數級位非均質邏輯元件將一脈衝進行擴增，及利用該偶數級位非均質邏輯元件將該脈衝進行縮減，以提供不縮減脈衝及不擴增脈衝之相互抵消結果功能。同樣的，相對於全數位設計，前述全客製化設計具有製作繁雜及耗費工時的缺點。
第1圖揭示前述第20160013780號之互補型金氧半之全客製化脈衝擴增〔或縮減〕裝置之架構示意圖；第1A圖揭示前述第20160013780號在未構成互補型金氧半之全客製化脈衝擴增裝置前，先形成基本元件串列之架構示意圖。請參照第1及1A圖所示，前述第20160013780號在未構成一互補型金氧半之全客製化脈衝擴增裝置1前，可預先形成一基本元件串列1’。相對於該互補型金氧半之全客製化脈衝擴增裝置1之脈衝擴增〔或縮減〕功能，由於該基本元件串列1’僅包含數個均質〔homogenous〕邏輯元件10，因此該基本元件串列1’無法對一輸入脈衝產生一縮減或擴增脈衝之輸出。
請參照第1圖所示，該互補型金氧半之全客製化脈衝擴增裝置1包含數個均質邏輯元件10及至少一奇數級位非均質邏輯元件11〔即奇數級相對位置元件〕，且利用該數個均質邏輯元件10及奇數級位非均質〔inhomogenous〕邏輯元件11組成該互補型金氧半之全客製化脈衝擴增裝置1。在該互補型金氧半之全客製化脈衝擴增裝置1內將一輸入脈衝Tin經由該數個均質邏輯元件10及奇數級位非均質邏輯元件11進行擴增，並在延遲一預定時間後輸出一輸出脈衝Tout。
請再參照第1及1A圖所示，該基本元件串列1’包含數個奇數級串接位置i+2,i+4等。相對的，該基本元件串列1’亦包含數個偶數級串接位置i+1,i+3等。再者，該數個奇數級串接位置與該數個偶數級串接位置交替排列，並將該數個均質邏輯元件10及奇數級位非均質邏輯元件11適當排列設置於該數個奇數級串接位置與該數個偶數級串接位置上。
請再參照第1及1A圖所示，將數個該均質邏輯元件10及該奇數級位非均質邏輯元件11適當組合形成
該互補型金氧半之全客製化脈衝擴增裝置1，而每個該均質邏輯元件10具有脈衝導通功能，且在任兩個相鄰該均質邏輯元件10之間傳輸時，無法將該輸入脈衝Tin進行縮減或擴增。
第2圖揭示前述第20160013780號互補型金氧半之全客製化脈衝擴增裝置及其脈衝擴增波形之示意圖，其對應於第1圖之互補型金氧半之全客製化脈衝擴增裝置。請參照第2圖所示，該互補型金氧半之全客製化脈衝擴增裝置1在開始輸入該輸入脈衝Tin至最後輸出該輸出脈衝Tout期間，於對應的每個該均質邏輯元件10及奇數級位非均質邏輯元件11位置之輸入波形〔如第2圖之實線箭頭所示〕對應於輸出波形〔如第2圖之虛線箭頭所示〕，並顯示其產生脈衝擴增機制。
該互補型金氧半之全客製化脈衝擴增裝置1產生脈衝擴增〔或縮減〕機制公式如下：
其中△W為脈衝縮減或擴增值，β為電晶體之寬度相對比值，C i 為第i個NOT閘內的有效輸入電容值，k Pi 及k Ni 分別為第i個NOT閘內p型及n型電晶體之k值，φ為常數。
第3圖揭示習用互補型金氧半之全客製化脈衝擴增裝置進行脈衝擴增〔或縮減〕解析度〔Resolution〕對β〔電晶體之寬度相對比值〕之模擬特性曲線示意圖。請參照第3圖所示，該互補型金氧半之全客製化脈衝擴增裝置1進行脈衝擴增〔或縮減〕解析度對β之曲線〔如第3圖之三角形符號所示〕。當β為1時，△W等於0，即脈衝不縮減亦不擴增；當β小於1及大於1時，對應於上述公式(1)。倘若欲獲得較高的解析度時，需將設置β相當接
近於1，如第3圖之虛線框所示。
簡言之，前述第20160013780號之互補型金氧半之全客製化脈衝擴增〔或縮減〕方法及其裝置僅為全客製化脈衝擴增〔或縮減〕方法及其裝置而已，即其並全數位架構脈衝擴增〔或縮減〕方法及其裝置，因此其必然存在提供全數位架構脈衝擴增〔或縮減〕方法及其裝置之需求。
另一習用互補型金氧半之全客製化脈衝混合方法及其裝置，如中華民國專利公告第I539752號〝互補型金氧半之脈衝混合方法及其裝置〞之發明專利，其揭示一種互補型金氧半之全客製化脈衝混合方法。該全客製化脈衝混合方法包含：於一基本元件串列設置數個奇數級串接位置及數個偶數級串接位置；將數個均質邏輯元件及至少一非均質邏輯元件組進行組合形成該互補型金氧半之全客製化脈衝混合裝置，且該非均質邏輯元件組包含至少一奇數級位非均質邏輯元件及至少一偶數級位非均質邏輯元件；將該奇數級位非均質邏輯元件串接於該基本元件串列之奇數級串接位置，而將該偶數級位非均質邏輯元件串接於該基本元件串列之偶數級串接位置；及利用該非均質邏輯元件組將一脈衝進行混合擴增或縮減，其中該脈衝進行混合擴增或縮減為利用一擴增脈衝及一縮減脈衝之組合達成。
然而，前述第I539752號之互補型金氧半之脈衝混合方法及其裝置亦僅為全客製化脈衝混合方法及其裝置而已，即其並非全數位架構脈衝混合方法及其裝置，且全客製化設計具有製作繁雜及耗費工時的缺點，因此其必然存在提供全數位架構脈衝混合方法及其裝置之需求，以便利用相對較製作簡單及節省製作時間之全數位設計方式達成有效提升其解析度。
前述美國專利第6288587號、美國專利公開第20160013780號及中華民國專利公告第I539752號僅為本發明技術背景之參考及說明目前技術發展狀態而已，其並非用以限制本發明之範圍。
有鑑於此，本發明為了滿足上述技術問題及需求，其提供一種增益解析度之互補型金氧半之全數位架構脈衝混合方法及其裝置，其將數個均質邏輯元件、至少一第一均質邏輯元件並聯組及至少一第二均質邏輯元件並聯組進行組合形成一全數位架構脈衝混合裝置，而該第一均質邏輯元件並聯組為一奇數級位邏輯元件並聯組，且該第二均質邏輯元件並聯組為一偶數級位邏輯元件並聯組，且該奇數級位邏輯元件並聯組及偶數級位邏輯元件並聯組用以將一脈衝進行混合擴增〔或縮減〕，因此相對於習用脈衝縮減或擴增元件可提升脈衝縮減或擴增解析度，縱使採用低階互補型金氧半製程，但仍獲得極佳的脈衝擴增或縮減解析度。
本發明之主要目的係提供一種增益解析度之互補型金氧半之全數位架構脈衝混合方法及其裝置，以製作簡單及節省製作時間之全數位設計方式達成提升脈衝擴增或縮減解析度，其將數個均質邏輯元件、至少一第一均質邏輯元件並聯組及至少一第二均質邏輯元件並聯組進行組合形成一全數位架構脈衝混合裝置，而該第一均質邏輯元件並聯組為一奇數級位邏輯元件並聯組，且該第二均質邏輯元件並聯組為一偶數級位邏輯元件並聯組，且該奇數級位邏輯元件並聯組及偶數級位邏輯元件並聯組用以將一脈衝進行混合擴增〔或縮減〕，以達成提升脈衝縮減或擴增解析度。
為了達成上述目的，本發明較佳實施例之增益
解析度之互補型金氧半之全數位架構脈衝混合方法包含：於一基本元件串列設置數個奇數級串接位置及數個偶數級串接位置；將數個均質邏輯元件、至少一第一均質邏輯元件並聯組及至少一第二均質邏輯元件並聯組進行組合形成一全數位架構脈衝混合裝置；將該第一均質邏輯元件並聯組設置為一奇數級位邏輯元件並聯組，且該第一均質邏輯元件並聯組具有一第一邏輯元件並聯數量；將該第二均質邏輯元件並聯組設置為一偶數級位邏輯元件並聯組，且該第二均質邏輯元件並聯組具有一第二邏輯元件並聯數量；將該奇數級位邏輯元件並聯組串接於該基本元件串列之奇數級串接位置之一〔一第一預定位置〕，而將該偶數級位邏輯元件並聯組串接於該基本元件串列之偶數級串接位置之一〔一第二預定位置〕；及利用該奇數級位邏輯元件並聯組及偶數級位邏輯元件並聯組將一脈衝進行混合擴增或縮減，其中該脈衝進行混合擴增或縮減為利用一擴增脈衝及一縮減脈衝之組合達成。
本發明較佳實施例之該第一邏輯元件並聯數量及第二邏輯元件並聯數量不相等。
本發明較佳實施例之該第一邏輯元件並聯數量及第二邏輯元件並聯數量相等。
本發明較佳實施例之該均質邏輯元件選自一邏輯閘。
本發明較佳實施例之該邏輯閘選自一NOT閘〔反閘〕或一AND閘〔及閘〕。
本發明較佳實施例之該基本元件串列之奇數
級串接位置具有一起始奇數級串接位置，且該起始奇數級串接位置為該基本元件串列之第三串接位置。
為了達成上述目的，本發明較佳實施例之增益解析度之互補型金氧半之全數位架構脈衝混合裝置包含：一基本元件串列，其包含數個奇數級串接位置及數個偶數級串接位置；數個均質邏輯元件，其串接形成該基本元件串列；至少一第一均質邏輯元件並聯組，其設置為一奇數級位邏輯元件並聯組，而該第一均質邏輯元件並聯組具有一第一邏輯元件並聯數量，且該奇數級位邏輯元件並聯組串接於該基本元件串列之奇數級串接位置之一；及至少一第二均質邏輯元件並聯組，其設置為一偶數級位邏輯元件並聯組，而該第二均質邏輯元件並聯組具有一第二邏輯元件並聯數量，且該偶數級位邏輯元件並聯組串接於該基本元件串列之偶數級串接位置之一；其中該奇數級位邏輯元件並聯組及偶數級位邏輯元件並聯組用以將一脈衝進行混合擴增或縮減，且該脈衝進行混合擴增或縮減為利用一擴增脈衝及一縮減脈衝之組合達成。
本發明較佳實施例之該第一邏輯元件並聯數量及第二邏輯元件並聯數量不相等。
本發明較佳實施例之該第一邏輯元件並聯數量及第二邏輯元件並聯數量相等。
本發明較佳實施例之該均質邏輯元件選自一邏輯閘。
本發明較佳實施例之該邏輯閘選自一NOT閘或一AND閘。
本發明較佳實施例之該基本元件串列之奇數
級串接位置具有一起始奇數級串接位置，且該起始奇數級串接位置為該基本元件串列之第三串接位置。
本發明較佳實施例之該全數位架構脈衝混合裝置為一雙端架構或擴充為一多端架構。
1‧‧‧互補型金氧半之全客製化脈衝擴增裝置
1’‧‧‧基本元件串列
10‧‧‧均質邏輯元件
11‧‧‧非均質邏輯元件
2‧‧‧互補型金氧半之全數位架構脈衝混合裝置
2’‧‧‧互補型金氧半之全數位架構脈衝混合裝置
21‧‧‧偶數級位邏輯元件並聯組
21a‧‧‧偶數級位邏輯元件並聯組
21b‧‧‧偶數級位邏輯元件並聯組
22‧‧‧奇數級位邏輯元件並聯組
22a‧‧‧奇數級位邏輯元件並聯組
22b‧‧‧奇數級位邏輯元件並聯組
Tin‧‧‧輸入脈衝
Tout‧‧‧輸出脈衝
第1圖：習用互補型金氧半之全客製化脈衝縮減或擴增裝置之架構示意圖。
第1A圖：習用在未構成互補型金氧半之全客製化脈衝縮減或擴增裝置前，先形成基本元件串列之架構示意圖。
第2圖：習用互補型金氧半之全客製化脈衝縮減或擴增裝置及其脈衝縮減波形之示意圖。
第3圖：習用互補型金氧半之全客製化脈衝縮減或擴增裝置進行脈衝縮減或擴增解析度對β〔電晶體之寬度相對比值〕之模擬特性曲線示意圖。
第4圖：本發明第一較佳實施例之增益解析度之互補型金氧半之全數位架構脈衝混合裝置之架構示意圖。
第4A圖：本發明另一較佳實施例之增益解析度之互補型金氧半之全數位架構脈衝混合裝置之架構示意圖。
第5圖：本發明較佳實施例之增益解析度之互補型金氧半之全數位架構脈衝混合裝置進行脈衝縮減或擴增解析度對均質元件並聯組β〔電晶體之相對整數倍比值〕之模擬特性曲線示意圖。
第5A圖：本發明第一較佳實施例之增益解析度之互補型金氧半之全數位架構脈衝混合〔脈衝縮減及擴增之混合〕裝置與習用互補型金氧半之脈衝擴增裝置進行脈衝擴增解析度對β〔電晶體之寬度相對比值〕之模擬特性曲線比較示意圖。
第6圖：本發明第二較佳實施例之增益解析度之互補型金氧半之全數位架構脈衝混合裝置之架構示意圖。
第6A圖：本發明另一較佳實施例之增益解析度之互補型金氧半之全數位架構脈衝混合裝置之架構示意圖。
第7圖：本發明第一及第二較佳實施例之增益解析度之互補型金氧半之全數位架構脈衝混合裝置脈衝縮減或擴增解析度對均質元件並聯數量m之模擬特性曲線示意圖。
為了充分瞭解本發明，於下文將舉例較佳實施例並配合所附圖式作詳細說明，且其並非用以限定本發明。
本發明較佳實施例之增益解析度之互補型金氧半之全數位架構脈衝混合方法適用於各種自動或半自動脈衝縮減或擴增量測操作方法，例如：系統溫度量測操作，但其並非用以限制本發明之範圍。再者，本發明較佳實施例之互補型金氧半之全數位架構脈衝混合裝置亦適用於各種脈衝縮減或擴增系統，例如：脈衝延遲監控系統或溫度監控系統，但其並非用以限制本發明之範圍。
本發明較佳實施例之增益解析度之互補型金氧半之全數位架構脈衝混合方法及其裝置可選擇採用製作簡單及節省製作時間之可程式邏輯設計方式達成提升脈衝擴增或縮減解析度。縱使本發明選擇採用低階互補型金氧半製程，但仍可獲得極佳的擴增或縮減解析度。另外，本發明較佳實施例之雙端或多端互補型金氧半之全數位脈衝混合方法及其裝置由於採用全數位電路設計實現，因此其不需習用製作繁雜及耗費工時之全客製化電路設計。因此，本發明只需適當設計調整邏輯元件並聯組上的並聯元件數量m，以達成脈衝混合擴增或縮減，且隨著邏輯元件並聯組上的並聯元件數量m增加而解析度更佳之優點，可
改善單端架構因隨著m增加而解析度變差的缺點。
本發明較佳實施例之增益解析度之互補型金氧半之全數位架構脈衝混合方法及其裝置採用均質邏輯元件為在延遲線中大量且尺寸或規格一致之相同〔均質〕邏輯元件〔例如：尺寸一致之及閘〔AND gate〕及反閘〔NOT gate〕〕，且採用邏輯元件並聯數量之差異配置方式進行脈衝擴增或縮減之脈衝混合，以達成全數位化架構。
第4圖揭示本發明第一較佳實施例之增益解析度之互補型金氧半之全數位架構脈衝混合裝置之架構示意圖，其僅以元件圖形大小表示其差異，但其並非用以表示本案元件之任何實際尺寸或其它規格。請參照第4圖所示，本發明第一較佳實施例之互補型金氧半之全數位架構脈衝混合裝置2用以選擇提供以多端方式〔例如：以雙端方式、以四端方式或其它配置數量方式〕進行適當調整控制其脈衝混合擴增或縮減之功能。
請再參照第4圖所示，舉例而言，本發明第一較佳實施例之互補型金氧半之全數位架構脈衝混合裝置2為一雙端脈衝混合裝置，其主要包含數個均質〔homogenous〕邏輯元件10、一偶數級位〔odd-positioned〕邏輯元件並聯組〔element parallel connection set〕21及一奇數級位〔odd-positioned〕邏輯元件並聯組22。
請再參照第1A及4圖所示，本發明較佳實施例在未構成該互補型金氧半之全數位架構脈衝混合裝置2前，可預先形成一基本元件串列1’，如第1A圖所示。相對於該互補型金氧半之全數位架構脈衝混合裝置2之脈衝縮減或擴增功能，由於該基本元件串列1’僅包含該數個均質邏輯元件10，因此該基本元件串列1’無法對一輸入脈衝產生一縮減或擴增脈衝之輸出。
請再參照第1A及4圖所示，舉例而言，該基本元件串列1’包含數個奇數級串接位置〔例如：i+2,i+4,i+6,i+8］及數個偶數級串接位置〔例如：i+1,i+3,i+5,i+7〕，且該數個奇數級串接位置與該數個偶數級串接位置交替排列，並將該數個均質邏輯元件10、偶數級位邏輯元件並聯組21及奇數級位邏輯元件並聯組22適當排列設置於該數個奇數級串接位置與該數個偶數級串接位置上。
請再參照第4圖所示，該偶數級位邏輯元件並聯組21為一縮減端〔位於第4圖之左半側〕，而該奇數級位邏輯元件並聯組22一擴增端〔位於第4圖之右半側〕，如此可先進行脈衝縮減後脈衝擴增方式脈衝混合擴增或縮減。反之亦然，即該偶數級位邏輯元件並聯組21為一擴增端，而該奇數級位邏輯元件並聯組22一縮減端，如此可先進行脈衝擴增後脈衝縮減方式脈衝混合擴增或縮減。該脈衝進行混合擴增或縮減為利用一縮減脈衝及一擴增脈衝之組合達成。
請再參照第4圖所示，舉例而言，該偶數級位邏輯元件並聯組21串接於該偶數級串接位置之一〔例如：i+2〕，而該奇數級位邏輯元件並聯組22串接於該奇數級串接位置之一〔例如：i+5〕。該偶數級位邏輯元件並聯組21具有一第一邏輯元件並聯數量〔例如：m或其它整數〕，而該奇數級位邏輯元件並聯組22具有一第二邏輯元件並聯數量〔例如：m+1或其它整數〕，且m為整數〔integral〕。
請再參照第4圖所示，本發明第一較佳實施例在該互補型金氧半之全數位架構脈衝混合裝置2內將一輸入脈衝Tin〔位於第4圖之左側〕經由該數個均質邏輯元件10及偶數級位邏輯元件並聯組21進行脈衝縮減，再經該奇數級位邏輯元件並聯組22進行脈衝擴增，以達成脈衝混
合及擴增，並在延遲或提前一預定時間後輸出一輸出脈衝Tout〔位於第4圖之右側〕。本發明另一較佳實施例之該互補型金氧半之全數位架構脈衝混合裝置2選擇相反方式，先利用該偶數級位邏輯元件並聯組21進行脈衝擴增，再經該奇數級位邏輯元件並聯組22進行脈衝縮減，以達成脈衝混合。
第4A圖揭示本發明另一較佳實施例之增益解析度之互補型金氧半之全數位架構脈衝混合裝置之架構示意圖，相對於第4圖之互補型金氧半之全數位架構脈衝混合裝置，其採用反向設計達成脈衝縮減。請參照第4A圖所示，該偶數級位邏輯元件並聯組21具有一第一邏輯元件並聯數量〔例如：m+1或其它整數〕，而該奇數級位邏輯元件並聯組22具有一第二邏輯元件並聯數量〔例如：m或其它整數〕，且m為整數。在該互補型金氧半之全數位架構脈衝混合裝置2內將一輸入脈衝Tin〔位於第4A圖之左側〕經由該數個均質邏輯元件10及偶數級位邏輯元件並聯組21進行脈衝縮減，再經該奇數級位邏輯元件並聯組22進行脈衝擴增，以達成脈衝混合及縮減，並在延遲或提前一預定時間後輸出一輸出脈衝Tout〔位於第4A圖之右側〕。
第5圖揭示本發明較佳實施例之增益解析度之互補型金氧半之全數位架構脈衝混合裝置進行脈衝縮減或擴增解析度對均質元件並聯組β〔電晶體之相對整數倍比值〕之模擬特性曲線示意圖。請參照第5圖所示，本發明較佳實施例之該互補型金氧半之全數位架構脈衝混合裝置2產生脈衝縮減或擴增機制公式如下：
其中R為脈衝縮減或擴增值，m為邏輯元件並聯數量，
η為將整理為一新參數，其數值與互補
型金氧半製程有關，越先進的製程其η參數會越小，使脈衝擴增或縮減解析度得以更加精細。
請再參照第5圖所示，本發明可採用一第一脈衝擴增或縮減機制〔如第5圖之三角形符號標示所標示曲線〕及一第二脈衝擴增或縮減機制〔如第5圖之圓形符號標示所標示曲線〕進行適當配置，以便依不同各種需求進行脈衝擴增及脈衝縮減之適當混合。
請再參照第4及5圖所示，當β增大時，即當β由1增加至其它整數時，其相鄰的兩點間解析度的變化越小〔如脈衝擴增之虛線間距或脈衝縮減之虛線間距所示〕，即在全數位脈衝混合〔脈衝縮減及脈衝擴增之混合〕設計上利用任意配置脈衝縮減量及脈衝擴增量之混合，以達成提高其解析度，藉此可設計改善該互補型金氧半之全數位架構脈衝混合裝置2之解析度。
第5A圖揭示本發明第一較佳實施例之增益解析度之互補型金氧半之全數位架構脈衝混合〔脈衝縮減及擴增之混合〕裝置與習用互補型金氧半之全客製化脈衝擴增裝置進行脈衝縮減或擴增解析度對β〔電晶體之寬度相對比值〕之模擬特性曲線比較示意圖。請參照第1及5A圖所示，習用之該互補型金氧半之全客製化脈衝擴增裝置1為單端脈衝擴增裝置，且參考其於β值〔m等於1至4或其它整數方式〕進行單端脈衝擴增。在操作上於m=1時，獲得解析度為0 η〔即未進行脈衝縮減或擴增〕；於m=2時，獲得解析度為3/2 η，即解析度最佳狀態；於m=3時，獲得解析度為8/3 η；於m=4時，獲得解析度為15/4 η，亦即m值增加〔更大〕時，其脈衝擴增幅度下降變化極大，因此其解析度急速變差，如第5A圖之下降曲線所
示。
請參照第4及5A圖所示，反觀，本發明第一較佳實施例之該互補型金氧半之全數位架構脈衝混合裝置2進行全數位脈衝混合，而其為雙端脈衝混合裝置，且參考其於m等於1至4或其它整數方式進行全數位脈衝擴增。在操作上於m=1時，獲得解析度為3/2 η；於m=2時，獲得解析度為7/6 η；於m=3時，獲得解析度為13/12 η；於m=4時，獲得解析度為21/20 η。當m值增加時，其數值越來越小，表示解析度越來越佳，如第5A圖之上升曲線所示。顯然，本發明第一較佳實施例之該互補型金氧半之全數位脈衝混合裝置2可以獲得有效之解析度改善。
第6圖揭示本發明第二較佳實施例之增益解析度之互補型金氧半之全數位架構脈衝混合裝置之架構示意圖，其對應於第4圖。請參照第4及6圖所示，相對於第一較佳實施例，本發明第二較佳實施例之互補型金氧半之全數位架構脈衝混合裝置2’為四端脈衝混合裝置。該互補型金氧半之全數位架構脈衝混合裝置2’選擇包含主要包含數個均質邏輯元件10、一偶數級位邏輯元件並聯組21a〔例如：並聯數量m〕、一奇數級位邏輯元件並聯組22a〔例如：並聯數量m+1〕、一偶數級位邏輯元件並聯組21b〔例如：並聯數量m+2〕及一奇數級位邏輯元件並聯組22b〔例如：並聯數量m+1〕，即其形成四端脈衝混合及擴增，以獲得更高的解析度。
第6A圖揭示本發明另一較佳實施例之增益解析度之互補型金氧半之全數位架構脈衝混合裝置之架構示意圖，相對於第6圖之互補型金氧半之全數位架構脈衝混合裝置，其採用反向設計達成四端脈衝縮減。請參照第6A圖所示，該互補型金氧半之全數位架構脈衝混合裝置2’選擇包含主要包含數個均質邏輯元件10、一偶數級位邏輯
元件並聯組21a〔例如：並聯數量m+1〕、一奇數級位邏輯元件並聯組22a〔例如：並聯數量m+2〕、一偶數級位邏輯元件並聯組21b〔例如：並聯數量m+1〕及一奇數級位邏輯元件並聯組22b〔例如：並聯數量m〕，即其形成四端脈衝混合及縮減，以獲得更高的解析度。
請再參照第6圖所示，該偶數級位邏輯元件並聯組21a及奇數級位邏輯元件並聯組22a組成一第一脈衝混合擴增端組，其為一雙端擴增〔S(m)<E(m+1)〕，且其公式如下：
請再參照第6圖所示，該偶數級位邏輯元件並聯組21b及奇數級位邏輯元件並聯組22b組成一第二脈衝混合縮減端組，其為一雙端縮減〔E(m+1)<S(m+2)〕，且其公式如下：
第7圖揭示本發明第一及第二較佳實施例之增益解析度之互補型金氧半之全數位架構脈衝混合裝置脈衝縮減或擴增解析度對均質元件並聯數量m之模擬特性曲線示意圖。請參照第7圖所示，該互補型金氧半之全數位架構脈衝混合裝置2之雙端脈衝混合裝置進行脈衝混合，且於m=1時，獲得解析度為3/2 η；於m=2時，獲得解析度為7/6 η；於m=3時，獲得解析度為13/12 η；於m=4時，獲得解析度為21/20 η，如第7圖之下曲線所示。
請參照第7圖所示，該互補型金氧半之全數位架構脈衝混合裝置2’之四端脈衝混合裝置進行脈衝混合，且於m=1時，獲得解析度為1/3 η；於m=2時，獲得解析度為1/12 η；於m=3時，獲得解析度為1/30 η；於m=4時，獲得解析度為1/60 η，如第7圖之上曲線所示，相對於該互補型金氧半之全數位架構脈衝混合裝置2之雙端脈衝混合裝置，其數值更小。因此，該互補型金氧半之全數位脈衝混合裝置2’之四端脈衝混合裝置可獲得極佳之解析度改善幅度，且無需高階製程，亦可實現極高之脈衝縮減或擴增解析度。
由該互補型金氧半之全數位架構脈衝混合裝置2’之四端脈衝混合裝置可進一步延伸更多端的全數位架構脈衝混合裝置，以獲得更精細之解析度，可由公式(3)、(4)及(5)推算或由第7圖顯示其曲線的優劣表現，本發明不需採用高階互補型金氧半製程，亦可實現極高之脈衝混合擴增或縮減解析度。
前述較佳實施例僅舉例說明本發明及其技術特徵，該實施例之技術仍可適當進行各種實質等效修飾及/或替換方式予以實施；因此，本發明之權利範圍須視後附申請專利範圍所界定之範圍為準。本案著作權限制使用於中華民國專利申請用途。
Claims (10)
- 一種增益解析度之互補型金氧半之全數位架構脈衝混合方法，其包含：於一基本元件串列設置數個奇數級串接位置及數個偶數級串接位置；將數個均質邏輯元件、至少一第一均質邏輯元件並聯組及至少一第二均質邏輯元件並聯組進行組合形成一全數位架構脈衝混合裝置，而該第一均質邏輯元件並聯組包含數個第一均質邏輯元件，且該第二均質邏輯元件並聯組包含數個第二均質邏輯元件，且每個該均質邏輯元件、每個該第一均質邏輯元件及每個該第二均質邏輯元件為一尺寸或規格一致之邏輯元件；將該第一均質邏輯元件並聯組設置為一奇數級位邏輯元件並聯組，且該第一均質邏輯元件並聯組具有一第一邏輯元件並聯數量；將該第二均質邏輯元件並聯組設置為一偶數級位邏輯元件並聯組，且該第二均質邏輯元件並聯組具有一第二邏輯元件並聯數量；將該奇數級位邏輯元件並聯組串接於該基本元件串列之奇數級串接位置之一，而將該偶數級位邏輯元件並聯組串接於該基本元件串列之偶數級串接位置之一；及利用該奇數級位邏輯元件並聯組及偶數級位邏輯元件並聯組將一脈衝進行混合擴增或縮減，其中將該脈衝進行混合擴增或縮減為利用一擴增脈衝及一縮減脈衝之組合達成。
- 依申請專利範圍第1項所述之增益解析度之互補型金氧半之全數位架構脈衝混合方法，其中該第一邏輯元件並聯數量及第二邏輯元件並聯數量相等或不相等。
- 依申請專利範圍第1項所述之增益解析度之互補型金氧半之全數位架構脈衝混合方法，其中該全數位架構脈衝 混合裝置為一雙端架構或擴充為一多端架構。
- 依申請專利範圍第1項所述之增益解析度之互補型金氧半之全數位架構脈衝混合方法，其中該均質邏輯元件選自一邏輯閘、一NOT閘或一AND閘。
- 依申請專利範圍第1項所述之增益解析度之互補型金氧半之全數位架構脈衝混合方法，其中該基本元件串列之數個奇數級串接位置及數個偶數級串接位置包含一第一串接位置、一第二串接位置及一第三串接位置，而該基本元件串列之奇數級串接位置具有一起始奇數級串接位置，且該起始奇數級串接位置為該基本元件串列之第三串接位置。
- 一種增益解析度之互補型金氧半之全數位架構脈衝混合裝置，其包含：一基本元件串列，其包含數個奇數級串接位置及數個偶數級串接位置；數個均質邏輯元件，其串接形成該基本元件串列；至少一第一均質邏輯元件並聯組，其設置為一奇數級位邏輯元件並聯組，而該第一均質邏輯元件並聯組具有一第一邏輯元件並聯數量，且該奇數級位邏輯元件並聯組串接於該基本元件串列之奇數級串接位置之一，且該第一均質邏輯元件並聯組包含數個第一均質邏輯元件；及至少一第二均質邏輯元件並聯組，其設置為一偶數級位邏輯元件並聯組，而該第二均質邏輯元件並聯組具有一第二邏輯元件並聯數量，且該偶數級位邏輯元件並聯組串接於該基本元件串列之偶數級串接位置之一，且該第二均質邏輯元件並聯組包含數個第二均質邏輯元件，且每個該均質邏輯元件、每個該第一均質邏輯元件及每個該第二均質邏輯元件為一尺寸或規格一致之邏輯元件；其中該奇數級位邏輯元件並聯組及偶數級位邏輯元件並聯組用以將一脈衝進行混合擴增或縮減，且將該脈衝進 行混合擴增或縮減為利用一擴增脈衝及一縮減脈衝之組合達成。
- 依申請專利範圍第6項所述之增益解析度之互補型金氧半之全數位架構脈衝混合裝置，其中該第一邏輯元件並聯數量及第二邏輯元件並聯數量相等或不相等。
- 依申請專利範圍第6項所述之增益解析度之互補型金氧半之全數位架構脈衝混合裝置，其中該全數位架構脈衝混合裝置為一雙端架構或擴充為一多端架構。
- 依申請專利範圍第6項所述之增益解析度之互補型金氧半之全數位架構脈衝混合裝置，其中該均質邏輯元件選自一邏輯閘、一NOT閘或一AND閘。
- 依申請專利範圍第6項所述之增益解析度之互補型金氧半之全數位架構脈衝混合裝置，其中該基本元件串列之數個奇數級串接位置及數個偶數級串接位置包含一第一串接位置、一第二串接位置及一第三串接位置，而該基本元件串列之奇數級串接位置具有一起始奇數級串接位置，且該起始奇數級串接位置為該基本元件串列之第三串接位置。
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