JP3553286B2 - Ｆｓｋ復調回路 - Google Patents
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
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Description
【０００１】
【発明の属する技術分野】
この発明はディジタルＦＳＫ（Ｆｒｅｑｕｅｎｃｙ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）復調回路に関する。
【０００２】
【従来の技術】
従来のティジタルＦＳＫ復調回路としては、図６に示すようなクオドラチャ検波とローパスフィルタとコンパレータを組み合わせた回路、あるいは、直交復調回路（図示せず）、あるいは特開平３−１１２２４１号公報に記載の回路が知られていた。図６において、６１は入力端子、６２は位相遅延回路、６３はイクスルーシブオア回路、６４はローパスフィルタ、６５はコンパレータ、６６は出力端子である。またｎ逓倍すると周波数と変調指数とがｎ倍になる従来の逓倍技術として、図７に示すような排他的論理和回路を用いたディジタル逓倍回路、あるいは特開平２−１７７７１５号公報、特開平３−１６９７１５号公報、特開平４−２２２１１２号公報に記載の逓倍回路についての技術が知られていた。図７において、７１は遅延回路、７２はイクスルーシブオア回路である。
【０００３】
【発明が解決しようとする課題】
従来用いられてきた図１に示すようなクオドラチャ検波とローパスフィルタとコンパレータを組み合わせたＦＳＫ復調回路では遅延素子が必要であり、またＦＳＫ変調された信号の変調指数ｍが小さい場合にはローパスフィルタの後の出力のアイパターンのアイ開口率が小さいので、コンパレータの検出感度の高いものを用いると同時にコンパレータの基準入力電圧レベルの設定も慎重に行わなければならなかった。更にフィードバック技術の使用が必要となり回路規模が大きくなってしまった。またコンパレータの検出感度を上げるとビット誤り率が悪化するという欠点もあるので再現性、無調整ということを実現するという点では問題が多かった。
【０００４】
また、特開平３−１１２２４１号公報に記載の逓倍回路ではＦＳＫ変調された信号の変調指数ｍが小さい場合には、ＦＳＫ復調回路に使用されているシフトレジスタをシフトするため高速のクロックが要求され、これが消費電流を増大させたり、スプリアスによる感度劣化の原因となっていた。
【０００５】
更に従来の技術により構成されるＦＳＫ復調回路を半導体に集積することは困難であるという問題点があった。
【０００６】
【課題を解決するための手段】
上記の問題点を解決するために、本発明ではＦＳＫ変調された信号の変調指数ｍを逓倍することにより増大させて直交検波する回路構成にした。ＦＳＫ変調された入力信号の周波数をｆ，変調指数をｍとしたとき入力信号をｎ逓倍すると周波数はｎ×ｆに、また変調指数はｎ×ｍになる。逓倍後の信号を第１と第２のイクスクルーシブオア回路の一方の入力端子にそれぞれ入力する。一方逓倍後の周波数ｎｆと等しい第１の信号と第１の信号と位相が９０度ずれている第２の信号を混合信号発生回路から発生させて第１と第２の信号を各々第１と第２のイクスクルーシブオア回路の他方の入力端子に入力する。第１と第２のイクスクルーシブオア回路の出力信号を各々第１と第２のローパスフィルタあるいは積分回路にてベースバンド周波数にした後第１と第２のリミッタ回路によりディジタル化して第１と第２のディジタル信号とする。
【０００７】
これら第１と第２のディジタル信号の位相関係のずれを調べることによりＦＳＫ変調された入力信号の位相の回転方向か判別できる。この回転方向の判別は第１と第２のディジタル信号の立ち上がりエッジ及び立ち下がりのエッジ、すなわち合計４つのエッジでそれぞれ他方のディジタル信号の論理値をみることにより達成される。２−ＦＳＫの復調ではここで復調が完了する。４−ＦＳＫ変調波あるいは多値ＦＳＫ変調波の場合には回転方向だけでなく回転速度も検出する必要がある。この回転速度の検出はカウンタにより第１と第２のディジタル信号のパルスをカウントすることにより達成される。このカウンタの値が閾値を越えた場合には周波数変移が大きいと判断することができ、閾値を越えない場合には周波数変移が小さいと判断することができる。前述の回転方向の判別と回転速度の判別とを併せることにより４−ＦＳＫの復調を行うことができる。
【０００８】
【発明の実施の形態】
本発明は、ＦＳＫ復調回路の前段に逓倍回路を設けたものである。精度良く４ＦＳＫ変調波を復調するために必要に応じてカウンタを配し、更にアイパターンの中央で復調するために同期回路を設けたものである。
逓倍回路の出力はデューティー比が５０％が望ましい。デューティー比が５０％から３％以上ずれると復調が正常に行えないのでデューティー比が５０％の逓倍回路を用いることがポイントとなる。本発明で使用する逓倍回路は以下のように構成される。直列に接続した２段の電圧制御遅延回路により、２段の電圧制御遅延回路を通過して出力された信号が入力信号に対し１８０度位相が遅れるように２段の電圧制御遅延回路の遅延量を自動補正する手段を設けた。例えばこの手段としてフェイズコンパレータを用いて、入力信号と入力信号と９０度位相のずれた１段目の電圧制御遅延回路の出力信号を用いてデューティ比５０％の２逓倍信号を生成した。以上説明した逓倍回路を２個直列に接続することにより４逓倍信号を生成する。
【０００９】
混合信号発生回路では、逓倍後の入力信号と等しい第１の出力信号と第１の出力信号をフリップフロップなどの手段により位相を９０度遅らせた第２の出力信号が作られ、第１の信号は第１のイクスルーシブオア回路の一方の入力端子に入力され、第２の信号は第２のイクスルーシブオア回路の一方の入力端子に入力され、第２の信号は各々第１と第２のイクスルーシブオア回路の他方の入力端子に入力される。これら第１と第２のイクスルーシブオア回路はミキサ回路として動作する。
【００１０】
ここで高い方の周波数成分を除去するために、第１と第２のイクスルーシブオア回路にそれぞれ第１と第２のローパスフィルタ（ＬＰＦ）が接続される。前記第１と第２のローパスフィルタの出力をディジタル化するため前記第１とローパスフィルタの出力は第１のリミッタ回路に入力され、第２のローパスフィルタの出力は第２のリミッタ回路に入力される。第１のリミッタ回路の出力信号をＩとし第２のリミッタ回路の出力信号をＱとするとき出力信号Ｉに対する出力信号Ｑの位相関係を検知することにより復調が可能となる。
実際には出力信号Ｉと出力信号Ｑのそれぞれの立ち上がり及び立ち下がりのエッジにおける他方のディジタル信号の値を用いることにより検出の頻度を上げて復調を行っている。
【００１１】
混合信号発生回路からの第１と第２の信号のＦＳＫ変調された入力信号に対するずれが変調指数を上回る場合や、４−ＦＳＫ信号あるいは多値ＦＳＫ信号を復調する場合には、第１と第２のリミッタ回路からそれぞれ出力される出力信号Ｉと出力信号Ｑの立ち上がり、立ち下がりの計４つエッジの頻度をカウンタでカウントすることにより微妙な位相のずれを有する４−ＦＳＫ信号あるいは多値ＦＳＫ信号を復調することが可能である。
【００１２】
【実施例】
以下、添付図面を参照しながら本発明の一実施例を説明する。
図１は本発明の一実施例であるＦＳＫ復調回路図である。
図１において、１は入力信号端子、２は４逓倍回路、３ａと３ｂはイクスルーシブオア回路、４ａと４ｂはローパスフィルタ（ＬＰＦ）、５ａと５ｂはリミッタ回路、６は位相検波器（４エッジ検波器）、７は信号デコード回路、８は復調出力端子、９はクロック入力端子、１０は混合信号発生回路、１５はカウンタ、１６はシンボルクロック入力端子、１７は同期回路である。
以上のように構成されたＦＳＫ復調回路についてその動作を説明する。ＦＳＫ変調された入力信号は入力信号端子１からＦＳＫ復調回路に入力される。その後４逓倍回路２によりＦＳＫ変調された入力信号は４逓倍される。４逓倍後のＦＳＫ変調された入力信号は周波数が４倍に、変調指数も４倍になる。
【００１３】
逓倍回路の一例を図２に示す。
図２において、２１は入力端子、２２は第１の電圧制御遅延回路、２３は第２の電圧制御遅延回路、２４は位相比較器、２５はループフィルタ回路、２６はイクスルーシブオア回路、２７は出力端子である。図２の逓倍回路を縦続２段接続することにより４逓倍回路となる。
【００１４】
図２の中に示した電圧制御遅延回路の一例を図３に示す。
また図２の中に示した位相比較器とループフィルタの回路の一例を図４に示す。４逓倍した信号はイクスルーシブオア回路３ａとイクスルーシブオア回路３ｂとの一方の入力端子に各々入力される。
【００１５】
一方クロック入力端子９からクロック信号ＣＬが入力される。混合信号発生回路１０はクロック信号ＣＬにより、前述の４逓倍後の第１の信号と同じ信号及び前述の４逓倍の信号と周波数が等しく位相が９０度相異なっている第２の信号とを発生する。
【００１６】
これら第１と第２の２つの信号は信号線１１と信号線１２によりイクスルーシブオア回路３ａ、イクスルーシブオア回路３ｂに入力される。イクスルーシブオア回路３ａ、３ｂの出力信号ＨＩとＨＱはそれぞれ１シンボルレート期間中に変調指数と等しい数だけ変化するＰＷＭ変調された信号となっている。
【００１７】
そこでローパスフィルタ４ａとローパスフィルタ４ｂによりベースバンド周波数にする。ＦＳＫ変調された入力信号をｃｏｓ（ωｃｔ±Δωｔ）とすると４逓倍回路２により４逓倍した信号はｃｏｓ（４ωｃｔ±４Δωｔ）となる。また混合信号発生回路８より第１の信号ｃｏｓ（４ωｃｔ）と第２の信号ｃｏｓ（４ωｃｔ＋π／２）とが発生する。イクスルーシブオア回路３ａ、３ｂのそれぞれの出力信号ＨＩとＨＱとがそれぞれローパスフィルタ４ａ，４ｂとに入力される。ローパスフィルタ４ａと４ｂの出力端子から、それぞれ出力信号ｃｏｓ（４Δωｔ±π／２）とｃｏｓ（４Δωｔ）が出力される。
【００１８】
これらの２つの出力信号がリミッタ回路５ａと５ｂとに入力されるとリミッタ回路５ａと５ｂからそれぞれ第１と第２のディジタル信号が出力される。ＦＳＫ変調された入力信号の周波数変移が正のときには第１のディジタル信号は、第２のディジタル信号に対してπ／２だけ進んでおり、周波数変移が負のときには第１のディジタル信号は、第２のディジタル信号に対してπ／２だけ遅れている。
【００１９】
この位相の進み遅れを検出するために位相検波器（４エッジ検出器）６が用いられる。
この位相検波器６の回路の一例を図５に示す。
図５において、５１、５２、５７、５８はそれぞれＤフリップフロップ、５３、５６はそれぞさ４入力オア回路、５４、５５はそれぞれ２入力ノア回路である。第１のディジタル信号の立ち上がりと立ち下がり及び第２のディジタル信号の立ち上がりと立ち下がりの４エッジを使って位相の進み遅れを検出する。第１のディジタル信号の立ち上がりエッジで第２のディジタル信号の値がハイレベルであれば第２のディジタル信号の位相が進んでいて周波数変移が正で、ローレベルであれば第２のディジタル信号の位相が遅れていて周波数変移が負であることが判別できる。
【００２０】
第１のディジタル信号の立ち下がりエッジで第２のディジタル信号の値がローレベルであれば第２のディジタル信号の位相が進んでいて周波数変移が正で、ハイレベルであれば第２のディジタル信号の位相が遅れていて周波数変移が負であることが判別できる。第２のディジタル信号の立ち上がりエッジで第１のディジタル信号の値がローレベルであれば第１のディジタル信号の位相が遅れていて周波数変移が正で、ハイレベルであれば第１のディジタル信号の位相が進んでいて周波数変移が負であることが判別できる。第２のディジタル信号の立ち下がりエッジで第１のディジタル信号の値がハイレベルであれば第１のディジタル信号の位相が遅れていて周波数変移が正で、ローレベルであれば第１のディジタル信号の位相が進んでいて周波数変移が負であることが判別できる。
【００２１】
前述の４エッジ検出器６のみでは周波数変移の大小関係が判別できず、このままでは２−ＦＳＫ変調信号のみにしか対応できない。４−ＦＳＫ変調信号に対応するためにはカウンタ１５を使用する。ローパスフィルタ４ａ，４ｂの出力信号はｃｏｓ（４Δωｔ±π／２）とｃｏｓ（４Δωｔ）でありこれら信号の周期は１／４Δω・２πｔでありこれをＴｉとする。第１と第２のディジタル信号のエッジでパルスを発生させこれをカウンタのリセット信号に入力する。カウンタは周期Ｔｉを規定する２つの値の中間あたりでキャリーがでるように、段数、クロック周波数を設定しておく。周期Ｔｉが小さい場合頻繁にカウンタをリセットするためキャリーは発生せず、入力信号の周波数変移は小さいと判別でき、周期Ｔｉが大きい場合カウンタのリセットはキャリーが発生した後であり、入力信号の周波数変移は大きいと判別できる。位相検波器６の出力とカウンタ１５の出力が信号デコード回路７に入力され４−ＦＳＫ信号を復調する。
【００２２】
復調された信号はノイズなどによりシンボルの境界領域では正しく復調されないことがあるので信号デコード回路７の出力とシンボルレートクロックとを同期化回路１７にそれぞれ入力することにより同期をとる。同期化回路からはシンボルレートと位相が同じ信号とシンボルレートと９０度位相が異なっている信号の２種類の信号が出力される。シンボルレートと位相が同じ信号はカウンタ１５のカウンタリセット信号１８として使われ、シンボルレートと９０度位相が異なっている信号はデータ保持回路１９のクロックとして使用してノイズのない復調したベースバンド信号を復調出力端子８から得る。
【００２３】
【発明の効果】
以上説明したように、この発明は変調指数ｍが小さい、つまりΔωｔだけしか周波数変移がない場合でも本発明のＦＳＫ−復調回路を使うことにより、変調指数を４ｍ、つまり周波数変移を４Δωｔにすることができるため、ビット誤りの少ない復調が可能となる。また同時に上述した回路構成にて実現するので、半導体集積化が可能である。
【図面の簡単な説明】
【図１】本発明のＦＳＫ復調回路の一実施例の回路図である。
【図２】図１で用いる逓倍回路の回路図である。
【図３】図２に示す電圧制御遅延回路の回路図である。
【図４】図２に示す位相比較器とループフィルタの回路図である。
【図５】図１に示す位相検波器（４エッジ検波器）の一実施例の回路図である。
【図６】従来のＦＳＫ復調回路図である。
【図７】従来の逓倍回路図である。
【符号の説明】
１ 入力信号端子
２ ４逓倍回路
３ａ イクスルーシブオア回路
３ｂ イクスルーシブオア回路
４ａ ローパスフィルタ回路
４ｂ ローパスフィルタ回路
５ａ リミッタ回路
５ｂ リミッタ回路
６ ４エッジ検波器
７ 信号デコード回路
８ 出力信号端子
９ クロック入力端子
１０ 混合信号発生回路
１１ 第１の信号
１２ 第２の信号
１３ Ｉ信号
１４ Ｑ信号
１５ カウンタ
１６ シンボルレートクロック入力端子
１７ 同期化回路
１８ カウンタリセット信号
１９ データ保持回路
２１ 入力端子
２２ 電圧制御遅延回路
２３ 電圧制御遅延回路
２４ 位相比較器
２５ ループフィルタ回路
２６ イクスルーシブオア回路
２７ 出力端子
５１ Ｄフリップフロップ
５２ Ｄフリップフロップ
５３ ４入力オア回路
５４ ２入力ノア回路
５５ ２入力ノア回路
５６ ４入力オア回路
５７ Ｄフリップフロップ
５８ Ｄフリップフロップ
６１ 入力端子
６２ 位相遅延回路
６３ イクスルーシブオア回路
６４ ローパスフィルタ
６５ コンパレータ
６６ 出力端子
７１ 遅延回路
７２ イクスルーシブオア回路
【発明の属する技術分野】
この発明はディジタルＦＳＫ（Ｆｒｅｑｕｅｎｃｙ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）復調回路に関する。
【０００２】
【従来の技術】
従来のティジタルＦＳＫ復調回路としては、図６に示すようなクオドラチャ検波とローパスフィルタとコンパレータを組み合わせた回路、あるいは、直交復調回路（図示せず）、あるいは特開平３−１１２２４１号公報に記載の回路が知られていた。図６において、６１は入力端子、６２は位相遅延回路、６３はイクスルーシブオア回路、６４はローパスフィルタ、６５はコンパレータ、６６は出力端子である。またｎ逓倍すると周波数と変調指数とがｎ倍になる従来の逓倍技術として、図７に示すような排他的論理和回路を用いたディジタル逓倍回路、あるいは特開平２−１７７７１５号公報、特開平３−１６９７１５号公報、特開平４−２２２１１２号公報に記載の逓倍回路についての技術が知られていた。図７において、７１は遅延回路、７２はイクスルーシブオア回路である。
【０００３】
【発明が解決しようとする課題】
従来用いられてきた図１に示すようなクオドラチャ検波とローパスフィルタとコンパレータを組み合わせたＦＳＫ復調回路では遅延素子が必要であり、またＦＳＫ変調された信号の変調指数ｍが小さい場合にはローパスフィルタの後の出力のアイパターンのアイ開口率が小さいので、コンパレータの検出感度の高いものを用いると同時にコンパレータの基準入力電圧レベルの設定も慎重に行わなければならなかった。更にフィードバック技術の使用が必要となり回路規模が大きくなってしまった。またコンパレータの検出感度を上げるとビット誤り率が悪化するという欠点もあるので再現性、無調整ということを実現するという点では問題が多かった。
【０００４】
また、特開平３−１１２２４１号公報に記載の逓倍回路ではＦＳＫ変調された信号の変調指数ｍが小さい場合には、ＦＳＫ復調回路に使用されているシフトレジスタをシフトするため高速のクロックが要求され、これが消費電流を増大させたり、スプリアスによる感度劣化の原因となっていた。
【０００５】
更に従来の技術により構成されるＦＳＫ復調回路を半導体に集積することは困難であるという問題点があった。
【０００６】
【課題を解決するための手段】
上記の問題点を解決するために、本発明ではＦＳＫ変調された信号の変調指数ｍを逓倍することにより増大させて直交検波する回路構成にした。ＦＳＫ変調された入力信号の周波数をｆ，変調指数をｍとしたとき入力信号をｎ逓倍すると周波数はｎ×ｆに、また変調指数はｎ×ｍになる。逓倍後の信号を第１と第２のイクスクルーシブオア回路の一方の入力端子にそれぞれ入力する。一方逓倍後の周波数ｎｆと等しい第１の信号と第１の信号と位相が９０度ずれている第２の信号を混合信号発生回路から発生させて第１と第２の信号を各々第１と第２のイクスクルーシブオア回路の他方の入力端子に入力する。第１と第２のイクスクルーシブオア回路の出力信号を各々第１と第２のローパスフィルタあるいは積分回路にてベースバンド周波数にした後第１と第２のリミッタ回路によりディジタル化して第１と第２のディジタル信号とする。
【０００７】
これら第１と第２のディジタル信号の位相関係のずれを調べることによりＦＳＫ変調された入力信号の位相の回転方向か判別できる。この回転方向の判別は第１と第２のディジタル信号の立ち上がりエッジ及び立ち下がりのエッジ、すなわち合計４つのエッジでそれぞれ他方のディジタル信号の論理値をみることにより達成される。２−ＦＳＫの復調ではここで復調が完了する。４−ＦＳＫ変調波あるいは多値ＦＳＫ変調波の場合には回転方向だけでなく回転速度も検出する必要がある。この回転速度の検出はカウンタにより第１と第２のディジタル信号のパルスをカウントすることにより達成される。このカウンタの値が閾値を越えた場合には周波数変移が大きいと判断することができ、閾値を越えない場合には周波数変移が小さいと判断することができる。前述の回転方向の判別と回転速度の判別とを併せることにより４−ＦＳＫの復調を行うことができる。
【０００８】
【発明の実施の形態】
本発明は、ＦＳＫ復調回路の前段に逓倍回路を設けたものである。精度良く４ＦＳＫ変調波を復調するために必要に応じてカウンタを配し、更にアイパターンの中央で復調するために同期回路を設けたものである。
逓倍回路の出力はデューティー比が５０％が望ましい。デューティー比が５０％から３％以上ずれると復調が正常に行えないのでデューティー比が５０％の逓倍回路を用いることがポイントとなる。本発明で使用する逓倍回路は以下のように構成される。直列に接続した２段の電圧制御遅延回路により、２段の電圧制御遅延回路を通過して出力された信号が入力信号に対し１８０度位相が遅れるように２段の電圧制御遅延回路の遅延量を自動補正する手段を設けた。例えばこの手段としてフェイズコンパレータを用いて、入力信号と入力信号と９０度位相のずれた１段目の電圧制御遅延回路の出力信号を用いてデューティ比５０％の２逓倍信号を生成した。以上説明した逓倍回路を２個直列に接続することにより４逓倍信号を生成する。
【０００９】
混合信号発生回路では、逓倍後の入力信号と等しい第１の出力信号と第１の出力信号をフリップフロップなどの手段により位相を９０度遅らせた第２の出力信号が作られ、第１の信号は第１のイクスルーシブオア回路の一方の入力端子に入力され、第２の信号は第２のイクスルーシブオア回路の一方の入力端子に入力され、第２の信号は各々第１と第２のイクスルーシブオア回路の他方の入力端子に入力される。これら第１と第２のイクスルーシブオア回路はミキサ回路として動作する。
【００１０】
ここで高い方の周波数成分を除去するために、第１と第２のイクスルーシブオア回路にそれぞれ第１と第２のローパスフィルタ（ＬＰＦ）が接続される。前記第１と第２のローパスフィルタの出力をディジタル化するため前記第１とローパスフィルタの出力は第１のリミッタ回路に入力され、第２のローパスフィルタの出力は第２のリミッタ回路に入力される。第１のリミッタ回路の出力信号をＩとし第２のリミッタ回路の出力信号をＱとするとき出力信号Ｉに対する出力信号Ｑの位相関係を検知することにより復調が可能となる。
実際には出力信号Ｉと出力信号Ｑのそれぞれの立ち上がり及び立ち下がりのエッジにおける他方のディジタル信号の値を用いることにより検出の頻度を上げて復調を行っている。
【００１１】
混合信号発生回路からの第１と第２の信号のＦＳＫ変調された入力信号に対するずれが変調指数を上回る場合や、４−ＦＳＫ信号あるいは多値ＦＳＫ信号を復調する場合には、第１と第２のリミッタ回路からそれぞれ出力される出力信号Ｉと出力信号Ｑの立ち上がり、立ち下がりの計４つエッジの頻度をカウンタでカウントすることにより微妙な位相のずれを有する４−ＦＳＫ信号あるいは多値ＦＳＫ信号を復調することが可能である。
【００１２】
【実施例】
以下、添付図面を参照しながら本発明の一実施例を説明する。
図１は本発明の一実施例であるＦＳＫ復調回路図である。
図１において、１は入力信号端子、２は４逓倍回路、３ａと３ｂはイクスルーシブオア回路、４ａと４ｂはローパスフィルタ（ＬＰＦ）、５ａと５ｂはリミッタ回路、６は位相検波器（４エッジ検波器）、７は信号デコード回路、８は復調出力端子、９はクロック入力端子、１０は混合信号発生回路、１５はカウンタ、１６はシンボルクロック入力端子、１７は同期回路である。
以上のように構成されたＦＳＫ復調回路についてその動作を説明する。ＦＳＫ変調された入力信号は入力信号端子１からＦＳＫ復調回路に入力される。その後４逓倍回路２によりＦＳＫ変調された入力信号は４逓倍される。４逓倍後のＦＳＫ変調された入力信号は周波数が４倍に、変調指数も４倍になる。
【００１３】
逓倍回路の一例を図２に示す。
図２において、２１は入力端子、２２は第１の電圧制御遅延回路、２３は第２の電圧制御遅延回路、２４は位相比較器、２５はループフィルタ回路、２６はイクスルーシブオア回路、２７は出力端子である。図２の逓倍回路を縦続２段接続することにより４逓倍回路となる。
【００１４】
図２の中に示した電圧制御遅延回路の一例を図３に示す。
また図２の中に示した位相比較器とループフィルタの回路の一例を図４に示す。４逓倍した信号はイクスルーシブオア回路３ａとイクスルーシブオア回路３ｂとの一方の入力端子に各々入力される。
【００１５】
一方クロック入力端子９からクロック信号ＣＬが入力される。混合信号発生回路１０はクロック信号ＣＬにより、前述の４逓倍後の第１の信号と同じ信号及び前述の４逓倍の信号と周波数が等しく位相が９０度相異なっている第２の信号とを発生する。
【００１６】
これら第１と第２の２つの信号は信号線１１と信号線１２によりイクスルーシブオア回路３ａ、イクスルーシブオア回路３ｂに入力される。イクスルーシブオア回路３ａ、３ｂの出力信号ＨＩとＨＱはそれぞれ１シンボルレート期間中に変調指数と等しい数だけ変化するＰＷＭ変調された信号となっている。
【００１７】
そこでローパスフィルタ４ａとローパスフィルタ４ｂによりベースバンド周波数にする。ＦＳＫ変調された入力信号をｃｏｓ（ωｃｔ±Δωｔ）とすると４逓倍回路２により４逓倍した信号はｃｏｓ（４ωｃｔ±４Δωｔ）となる。また混合信号発生回路８より第１の信号ｃｏｓ（４ωｃｔ）と第２の信号ｃｏｓ（４ωｃｔ＋π／２）とが発生する。イクスルーシブオア回路３ａ、３ｂのそれぞれの出力信号ＨＩとＨＱとがそれぞれローパスフィルタ４ａ，４ｂとに入力される。ローパスフィルタ４ａと４ｂの出力端子から、それぞれ出力信号ｃｏｓ（４Δωｔ±π／２）とｃｏｓ（４Δωｔ）が出力される。
【００１８】
これらの２つの出力信号がリミッタ回路５ａと５ｂとに入力されるとリミッタ回路５ａと５ｂからそれぞれ第１と第２のディジタル信号が出力される。ＦＳＫ変調された入力信号の周波数変移が正のときには第１のディジタル信号は、第２のディジタル信号に対してπ／２だけ進んでおり、周波数変移が負のときには第１のディジタル信号は、第２のディジタル信号に対してπ／２だけ遅れている。
【００１９】
この位相の進み遅れを検出するために位相検波器（４エッジ検出器）６が用いられる。
この位相検波器６の回路の一例を図５に示す。
図５において、５１、５２、５７、５８はそれぞれＤフリップフロップ、５３、５６はそれぞさ４入力オア回路、５４、５５はそれぞれ２入力ノア回路である。第１のディジタル信号の立ち上がりと立ち下がり及び第２のディジタル信号の立ち上がりと立ち下がりの４エッジを使って位相の進み遅れを検出する。第１のディジタル信号の立ち上がりエッジで第２のディジタル信号の値がハイレベルであれば第２のディジタル信号の位相が進んでいて周波数変移が正で、ローレベルであれば第２のディジタル信号の位相が遅れていて周波数変移が負であることが判別できる。
【００２０】
第１のディジタル信号の立ち下がりエッジで第２のディジタル信号の値がローレベルであれば第２のディジタル信号の位相が進んでいて周波数変移が正で、ハイレベルであれば第２のディジタル信号の位相が遅れていて周波数変移が負であることが判別できる。第２のディジタル信号の立ち上がりエッジで第１のディジタル信号の値がローレベルであれば第１のディジタル信号の位相が遅れていて周波数変移が正で、ハイレベルであれば第１のディジタル信号の位相が進んでいて周波数変移が負であることが判別できる。第２のディジタル信号の立ち下がりエッジで第１のディジタル信号の値がハイレベルであれば第１のディジタル信号の位相が遅れていて周波数変移が正で、ローレベルであれば第１のディジタル信号の位相が進んでいて周波数変移が負であることが判別できる。
【００２１】
前述の４エッジ検出器６のみでは周波数変移の大小関係が判別できず、このままでは２−ＦＳＫ変調信号のみにしか対応できない。４−ＦＳＫ変調信号に対応するためにはカウンタ１５を使用する。ローパスフィルタ４ａ，４ｂの出力信号はｃｏｓ（４Δωｔ±π／２）とｃｏｓ（４Δωｔ）でありこれら信号の周期は１／４Δω・２πｔでありこれをＴｉとする。第１と第２のディジタル信号のエッジでパルスを発生させこれをカウンタのリセット信号に入力する。カウンタは周期Ｔｉを規定する２つの値の中間あたりでキャリーがでるように、段数、クロック周波数を設定しておく。周期Ｔｉが小さい場合頻繁にカウンタをリセットするためキャリーは発生せず、入力信号の周波数変移は小さいと判別でき、周期Ｔｉが大きい場合カウンタのリセットはキャリーが発生した後であり、入力信号の周波数変移は大きいと判別できる。位相検波器６の出力とカウンタ１５の出力が信号デコード回路７に入力され４−ＦＳＫ信号を復調する。
【００２２】
復調された信号はノイズなどによりシンボルの境界領域では正しく復調されないことがあるので信号デコード回路７の出力とシンボルレートクロックとを同期化回路１７にそれぞれ入力することにより同期をとる。同期化回路からはシンボルレートと位相が同じ信号とシンボルレートと９０度位相が異なっている信号の２種類の信号が出力される。シンボルレートと位相が同じ信号はカウンタ１５のカウンタリセット信号１８として使われ、シンボルレートと９０度位相が異なっている信号はデータ保持回路１９のクロックとして使用してノイズのない復調したベースバンド信号を復調出力端子８から得る。
【００２３】
【発明の効果】
以上説明したように、この発明は変調指数ｍが小さい、つまりΔωｔだけしか周波数変移がない場合でも本発明のＦＳＫ−復調回路を使うことにより、変調指数を４ｍ、つまり周波数変移を４Δωｔにすることができるため、ビット誤りの少ない復調が可能となる。また同時に上述した回路構成にて実現するので、半導体集積化が可能である。
【図面の簡単な説明】
【図１】本発明のＦＳＫ復調回路の一実施例の回路図である。
【図２】図１で用いる逓倍回路の回路図である。
【図３】図２に示す電圧制御遅延回路の回路図である。
【図４】図２に示す位相比較器とループフィルタの回路図である。
【図５】図１に示す位相検波器（４エッジ検波器）の一実施例の回路図である。
【図６】従来のＦＳＫ復調回路図である。
【図７】従来の逓倍回路図である。
【符号の説明】
１ 入力信号端子
２ ４逓倍回路
３ａ イクスルーシブオア回路
３ｂ イクスルーシブオア回路
４ａ ローパスフィルタ回路
４ｂ ローパスフィルタ回路
５ａ リミッタ回路
５ｂ リミッタ回路
６ ４エッジ検波器
７ 信号デコード回路
８ 出力信号端子
９ クロック入力端子
１０ 混合信号発生回路
１１ 第１の信号
１２ 第２の信号
１３ Ｉ信号
１４ Ｑ信号
１５ カウンタ
１６ シンボルレートクロック入力端子
１７ 同期化回路
１８ カウンタリセット信号
１９ データ保持回路
２１ 入力端子
２２ 電圧制御遅延回路
２３ 電圧制御遅延回路
２４ 位相比較器
２５ ループフィルタ回路
２６ イクスルーシブオア回路
２７ 出力端子
５１ Ｄフリップフロップ
５２ Ｄフリップフロップ
５３ ４入力オア回路
５４ ２入力ノア回路
５５ ２入力ノア回路
５６ ４入力オア回路
５７ Ｄフリップフロップ
５８ Ｄフリップフロップ
６１ 入力端子
６２ 位相遅延回路
６３ イクスルーシブオア回路
６４ ローパスフィルタ
６５ コンパレータ
６６ 出力端子
７１ 遅延回路
７２ イクスルーシブオア回路
Claims (3)
- ＦＳＫ変調された入力信号を逓倍する逓倍回路と、逓倍された信号と同じ周波数の第１の信号及び第１の信号と位相が９０度異なる第２の信号とを出力する混合信号発生回路と、逓倍された信号と前記第１の信号とを入力する第１のイクスルーシブオア回路と、逓倍された信号と前記第２の信号とを入力する第２のイクスルーシブオア回路と、第１のローパスフィルタを介し第１のイクスルーシブオア回路の出力信号を入力する第１のリミッタと、第２のローパスフィルタを介し第２のイクスルーシブオア回路の出力信号を入力する第２のリミッタと、第１と第２のリミッタから各々出力される第１と第２のディジタル信号を入力する位相検波器とから成り、第１と第２のディジタル信号の位相関係から検波を行うＦＳＫ復調回路であって、
前記逓倍回路は直列に接続される第１と第２の電圧制御遅延回路と、前記ＦＳＫ変調された入力信号と第１の電圧制御遅延回路からの出力信号とを入力する位相比較器と位相比較器からの出力信号を受けて、前記第１と第２の電圧制御遅延回路に制御信号を送るループフィルタ回路とから成り、前記第１と第２の電圧制御遅延回路を通過した信号が前記入力信号に対し１８０度位相が遅れるように前記第１と第２の電圧制御遅延回路の遅延量を自動補正する回路と、前記ＦＳＫ変調された入力信号と第１の電圧制御遅延回路からの出力信号を入力するイクスルーシブオア回路によりデューティー比５０％の２逓倍信号を生成することを特徴とするＦＳＫ復調回路。 - ＦＳＫ変調された入力信号を逓倍する逓倍回路と、逓倍された信号と同じ周波数の第１の信号及び第１の信号と位相が９０度異なる第２の信号とを出力する混合信号発生回路と、逓倍された信号と前記第１の信号とを入力する第１のイクスルーシブオア回路と、逓倍された信号と前記第２の信号とを入力する第２のイクスルーシブオア回路と、第１のローパスフィルタを介し第１のイクスルーシブオア回路の出力信号を入力する第１のリミッタと、第２のローパスフィルタを介し第２のイクスルーシブオア回路の出力信号を入力する第２のリミッタと、第１と第２のリミッタから各々出力される第１と第２のディジタル信号を入力する位相検波器とから成り、第１と第２のディジタル信号の位相関係から検波を行うＦＳＫ復調回路であって、
前記位相検波器は、前記第１と第２のディジタル信号の一方のディジタル信号の立ち上がり、立ち下がりのエッジにおける他方のディジタル信号の値を用いて検波を行い、前記第１と第２のディジタル信号の立ち上がり、立ち下がり
の計４つエッジの頻度をカウントするカウンタの出力信号と、前記位相検波回路からの出力信号とが変調信号を復調する信号デコード回路に入力されることを特徴とするＦＳＫ復調回路。 - 前記信号デコード回路の出力信号と、受信信号のシンボルレートと等しい基準信号とを入力する同期回路とを有し、前記同期回路の同期出力により前記信号デコード回路の出力信号を同期化するためのデータ保持回路と、前記同期回路の同期出力が前記カウンタをリセットする手段からなる請求項２記載のＦＳＫ復調回路。
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