JP2863186B2 - Ｍｓｋ信号検出回路 - Google Patents
Ｍｓｋ信号検出回路Info
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- JP2863186B2 JP2863186B2 JP1059584A JP5958489A JP2863186B2 JP 2863186 B2 JP2863186 B2 JP 2863186B2 JP 1059584 A JP1059584 A JP 1059584A JP 5958489 A JP5958489 A JP 5958489A JP 2863186 B2 JP2863186 B2 JP 2863186B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/0012—Modulated-carrier systems arrangements for identifying the type of modulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、MSK（Minimum Shift Keying）変調信号の
有無を検出するMSK信号検出回路に関するものである。
有無を検出するMSK信号検出回路に関するものである。
（従来の技術） MSK変調信号は、変調指数0.5の位相連続FSK（Frequen
cy Shift Keying）信号であって、他のAM,PM変調信号と
異なり、エンベロープが一定の変調信号であるので出力
増幅回路等の飽和による影響を受けないというメリット
を有し、最近、各種のデジタル伝送装置に用いられるよ
うになりつつある。このデジタル伝送装置の受信装置に
おいては、雑音受信時における次段の装置の誤動作等を
防止するため、MSK変調信号の検出回路が設けられてい
る。
cy Shift Keying）信号であって、他のAM,PM変調信号と
異なり、エンベロープが一定の変調信号であるので出力
増幅回路等の飽和による影響を受けないというメリット
を有し、最近、各種のデジタル伝送装置に用いられるよ
うになりつつある。このデジタル伝送装置の受信装置に
おいては、雑音受信時における次段の装置の誤動作等を
防止するため、MSK変調信号の検出回路が設けられてい
る。
第２図は、従来のMSK信号検出回路の一構成例を示す
ブロック図である。第２図において、到来する入力信号
は、バンドパスフィルタ（BPF）21により不要周波数成
分が除去され、リミッタ回路22により振幅が制限されて
パルス形状とされ、イクスクルーシブオア回路（EXOR）
25と遅延回路23とに入力される。遅延回路23に入力され
た信号は、MSK変調信号の中心周波数に対応する周期の
４分の１の期間だけ遅延されEXOR25に入力される。遅延
回路23とEXOR25は周波数２逓倍回路を構成しており、こ
の回路によりMSK変調信号を２逓倍すると２つの輝線ス
ペクトラムが生じる。２逓倍により出力信号に現れる２
つの輝線をバンドパスフィルタ（BPF）26,28によりそれ
ぞれ取り出し、波形折返回路27,29に入力して、中心レ
ベルを中心として折返された信号を得る。波形折返回路
27,29の出力信号を加算回路30により加算し、ローパス
フィルタ（LPF）31により高周波成分を除去して直流信
号とし比較回路32に入力する。比較回路32は入力信号を
基準レベルと比較し、基準レベルより大きいときMSK変
調信号を検出したことを表わす検出信号を出力する。
ブロック図である。第２図において、到来する入力信号
は、バンドパスフィルタ（BPF）21により不要周波数成
分が除去され、リミッタ回路22により振幅が制限されて
パルス形状とされ、イクスクルーシブオア回路（EXOR）
25と遅延回路23とに入力される。遅延回路23に入力され
た信号は、MSK変調信号の中心周波数に対応する周期の
４分の１の期間だけ遅延されEXOR25に入力される。遅延
回路23とEXOR25は周波数２逓倍回路を構成しており、こ
の回路によりMSK変調信号を２逓倍すると２つの輝線ス
ペクトラムが生じる。２逓倍により出力信号に現れる２
つの輝線をバンドパスフィルタ（BPF）26,28によりそれ
ぞれ取り出し、波形折返回路27,29に入力して、中心レ
ベルを中心として折返された信号を得る。波形折返回路
27,29の出力信号を加算回路30により加算し、ローパス
フィルタ（LPF）31により高周波成分を除去して直流信
号とし比較回路32に入力する。比較回路32は入力信号を
基準レベルと比較し、基準レベルより大きいときMSK変
調信号を検出したことを表わす検出信号を出力する。
入力信号が雑音の場合には、EXOR25の出力は単に周波
数が２逓倍されただけであって、エネルギーの分布はほ
ぼ一様なままであるので、BPF26,28からの出力はほとん
ど無く、比較回路32の入力される雑音は基準レベル以下
となる。
数が２逓倍されただけであって、エネルギーの分布はほ
ぼ一様なままであるので、BPF26,28からの出力はほとん
ど無く、比較回路32の入力される雑音は基準レベル以下
となる。
従って、音声信号とMSK変調信号との周波数帯を共用
する場合のように雑音信号（音声信号を含む）としてMS
K変調信号の振幅と同程度の振幅を有する信号が与えら
れても、MSK変調信号を検出することができる。
する場合のように雑音信号（音声信号を含む）としてMS
K変調信号の振幅と同程度の振幅を有する信号が与えら
れても、MSK変調信号を検出することができる。
（発明が解決しようとする課題） しかしながら、上記構成の回路ではBPF26,28、波形折
返回路27,29、加算回路30、LPF31、比較回路32等、多数
のアナログ回路を必要としているので、IC化した場合に
半導体チップ上に占める本回路の面積が大きくなり、ま
た、演算増幅器を多数必要としているので消費電力が大
きくなるという問題点があった。
返回路27,29、加算回路30、LPF31、比較回路32等、多数
のアナログ回路を必要としているので、IC化した場合に
半導体チップ上に占める本回路の面積が大きくなり、ま
た、演算増幅器を多数必要としているので消費電力が大
きくなるという問題点があった。
本発明は、上記問題点を除去し、半導体チップ上に占
める本回路の面積が小さく、消費電力の小さい簡易な構
成のMSK信号検出回路を提供することを目的とするもの
である。
める本回路の面積が小さく、消費電力の小さい簡易な構
成のMSK信号検出回路を提供することを目的とするもの
である。
（課題を解決するための手段） 本発明は上記目的を達成するために、入力信号の振幅
を制限するリミッタ回路と、前記リミッタ回路の出力信
号の“1",“0"の符号変化点間の時間がスペースに対応
するMSK変調信号の周期の半分を中心とする時間窓に該
当するか、マークに対応するMSK変調信号の周期の半分
を中心とする時間窓に該当するか、又は前記２種の時間
窓の中間の時間窓に該当するかを前記符号変化点間ごと
に判定してその結果を記憶する符号変化点間の時間判定
記憶回路と、前記判定の結果のパターンが入力信号がMS
K変調信号である場合に現われるパターンと一致するか
否かを判定して一致するとき信号を出力するMSK信号の
判定回路と、前記MSK信号の判定回路の出力を平均値化
するローパスフィルタと、前記ローパスフィルタの出力
が基準値より大きいとき検出信号を出力する判別回路と
を備えたものである。
を制限するリミッタ回路と、前記リミッタ回路の出力信
号の“1",“0"の符号変化点間の時間がスペースに対応
するMSK変調信号の周期の半分を中心とする時間窓に該
当するか、マークに対応するMSK変調信号の周期の半分
を中心とする時間窓に該当するか、又は前記２種の時間
窓の中間の時間窓に該当するかを前記符号変化点間ごと
に判定してその結果を記憶する符号変化点間の時間判定
記憶回路と、前記判定の結果のパターンが入力信号がMS
K変調信号である場合に現われるパターンと一致するか
否かを判定して一致するとき信号を出力するMSK信号の
判定回路と、前記MSK信号の判定回路の出力を平均値化
するローパスフィルタと、前記ローパスフィルタの出力
が基準値より大きいとき検出信号を出力する判別回路と
を備えたものである。
（作用） 符号変化点間の時間判定記憶回路は、リミッタ回路の
出力信号の“1",“0"の符号変化点間の時間がスペース
に対応するMSK変調信号の周期の半分を中心とする時間
窓TA、マークに対応するMSK変調信号の周期の半分を中
心とする時間窓TC、又は前記時間窓TAとTCの中間の時間
窓TBのいずれに該当するかを判定する。ついで、MSK信
号の判定回路は前記判定の結果のパターンがリミッタ回
路入力信号がMSK信号である場合に現われるパターンと
一致するか否かを判定する。
出力信号の“1",“0"の符号変化点間の時間がスペース
に対応するMSK変調信号の周期の半分を中心とする時間
窓TA、マークに対応するMSK変調信号の周期の半分を中
心とする時間窓TC、又は前記時間窓TAとTCの中間の時間
窓TBのいずれに該当するかを判定する。ついで、MSK信
号の判定回路は前記判定の結果のパターンがリミッタ回
路入力信号がMSK信号である場合に現われるパターンと
一致するか否かを判定する。
リミッタ回路の入力がMSK変調信号の場合、前記符号
変化点間の時間は必ず時間窓TA，TB，TCのいずれかに該
当し、符号変化点間の時間判定記憶回路による判定結果
のパターンは当然ながらMSK信号のパターンと一致する
のでMSK信号の判定回路からは一致を示す信号が常に出
力される。
変化点間の時間は必ず時間窓TA，TB，TCのいずれかに該
当し、符号変化点間の時間判定記憶回路による判定結果
のパターンは当然ながらMSK信号のパターンと一致する
のでMSK信号の判定回路からは一致を示す信号が常に出
力される。
しかし、リミッタ回路の入力が雑音の場合、前記符号
変化点間の時間は時間窓TA，TB，TCのいずれにも該当し
ない場合が多く、さらにMSK信号の判定回路ではMSK信号
のパターンと一致していると判定することは殆んどな
い。
変化点間の時間は時間窓TA，TB，TCのいずれにも該当し
ない場合が多く、さらにMSK信号の判定回路ではMSK信号
のパターンと一致していると判定することは殆んどな
い。
従ってMSK信号の判定回路の出力をローパスフィルタ
により平均値化し、判定回路で基準値と比較することに
よりリミッタ回路の入力がMSK変調信号であるか雑音で
あるかを明確に判別することができる。
により平均値化し、判定回路で基準値と比較することに
よりリミッタ回路の入力がMSK変調信号であるか雑音で
あるかを明確に判別することができる。
又、MSK変調信号を検出する上述の系統にプレアンブ
ル信号を検出する系統を併設したMSK信号検出回路にお
いては、プレアンブル信号検出系統のMSK信号の判定回
路におけるパターン判定条件がMSK変調信号検出の場合
よりも厳しいので、リミッタ回路の入力が雑音である場
合パターン一致と判定する場合は極めて少くなくなり、
ローパスフィルタのカットオフ周波数を高くしても雑音
等による誤動作は無く、プレアンブル信号に対して高速
に応答することができる。
ル信号を検出する系統を併設したMSK信号検出回路にお
いては、プレアンブル信号検出系統のMSK信号の判定回
路におけるパターン判定条件がMSK変調信号検出の場合
よりも厳しいので、リミッタ回路の入力が雑音である場
合パターン一致と判定する場合は極めて少くなくなり、
ローパスフィルタのカットオフ周波数を高くしても雑音
等による誤動作は無く、プレアンブル信号に対して高速
に応答することができる。
（実施例） 第１図は本発明の第１の実施例を示すブロック図であ
る。第１図において、１は入力端子、２はバンドパスフ
ィルタ（BPF）、３はリミッタ回路、４は符号変化点間
の時間判定記憶回路、５はMSK信号の判定回路、６はロ
ーパスフィルタ（LPF）、７は判定回路、８は出力端
子、９は遅延検波回路、10はローパスフィルタ（LP
F）、11は出力端子である。なお、12はリミッタ回路３
の出力、13はMSK信号の判定回路５の出力、14は検出信
号を表わす。
る。第１図において、１は入力端子、２はバンドパスフ
ィルタ（BPF）、３はリミッタ回路、４は符号変化点間
の時間判定記憶回路、５はMSK信号の判定回路、６はロ
ーパスフィルタ（LPF）、７は判定回路、８は出力端
子、９は遅延検波回路、10はローパスフィルタ（LP
F）、11は出力端子である。なお、12はリミッタ回路３
の出力、13はMSK信号の判定回路５の出力、14は検出信
号を表わす。
次に、第１図に示す実施例の動作を、第３図に示す波
形図、第４図に示す符号変化点間の時間判定記憶回路及
びMSK信号の判定回路のブロック図を参照しながら説明
する。なお、通信速度はMSK変復調装置において一般的
に用いられている1200bit/secとし、キャリア周波数に
ついては被変調データが“1"であるときのマーク周波数
Mを1200Hz、“0"であるときのスペース周波数Sを18
00Hzとする。勿論、本実施例はこの場合に限定されるも
のではない。被MSK変調データとMSK変調信号との関係は
第３図A,Bに示す通りである。
形図、第４図に示す符号変化点間の時間判定記憶回路及
びMSK信号の判定回路のブロック図を参照しながら説明
する。なお、通信速度はMSK変復調装置において一般的
に用いられている1200bit/secとし、キャリア周波数に
ついては被変調データが“1"であるときのマーク周波数
Mを1200Hz、“0"であるときのスペース周波数Sを18
00Hzとする。勿論、本実施例はこの場合に限定されるも
のではない。被MSK変調データとMSK変調信号との関係は
第３図A,Bに示す通りである。
第１図において、入力端子１に入力された第３図Ｂに
示すMSK変調信号は、BPF2によりMSK変調信号の周波数成
分だけが取り出され、第３図Ｃに示す形波となり、リミ
ッタ回路３に入力される。リミッタ回路３は入力信号の
振幅を制限し、第３図Ｄに示すようなパルス状の波形に
整形する。MSK変調信号の場合には、リミッタ回路３の
出力信号12の“1",“0"の符号変化点間の時間は、スペ
ース周波数Sの1/2周期（tA）に近い時間か、マーク周
波数Mの1/2周期（tC）に近い時間か、又は両者の中間
の時間（tB）に近い時間であるかの３種類に分類するこ
とができる。すなわち、入力端子１にスペース周波数
SのMSK変調信号が入力した場合には符号変化点間の時間
はtAとなり、マーク周波数MのMSK変調信号が入力した
場合にはtCとなり、両者の切り変わり点ではtBとなる。
しかし、実際には入力端子１にMSK変調信号と共に雑音
も入力されるので、符号変化点間の時間はtA，tB，tCに
対してある程度のバラツキを持つことになる。そこで、
基準の信号雑音比（S/N）におけるtA，tB，tCの下限を
それぞれtAL，tBL，tCL、上限をそれぞれtAH，tBH，tCH
とし、tAL以上tAH以下の時間を時間窓TA、tBL以上tBH以
下の時間を時間窓TB、tCL以上tCH以下の時間を時間窓TC
とする。入力端子１にMSK変調信号が入力した場合、リ
ミッタ回路３の出力信号12の符号変化点間の時間は、必
ず時間窓TAかTBかTCのいずれかに該当する。
示すMSK変調信号は、BPF2によりMSK変調信号の周波数成
分だけが取り出され、第３図Ｃに示す形波となり、リミ
ッタ回路３に入力される。リミッタ回路３は入力信号の
振幅を制限し、第３図Ｄに示すようなパルス状の波形に
整形する。MSK変調信号の場合には、リミッタ回路３の
出力信号12の“1",“0"の符号変化点間の時間は、スペ
ース周波数Sの1/2周期（tA）に近い時間か、マーク周
波数Mの1/2周期（tC）に近い時間か、又は両者の中間
の時間（tB）に近い時間であるかの３種類に分類するこ
とができる。すなわち、入力端子１にスペース周波数
SのMSK変調信号が入力した場合には符号変化点間の時間
はtAとなり、マーク周波数MのMSK変調信号が入力した
場合にはtCとなり、両者の切り変わり点ではtBとなる。
しかし、実際には入力端子１にMSK変調信号と共に雑音
も入力されるので、符号変化点間の時間はtA，tB，tCに
対してある程度のバラツキを持つことになる。そこで、
基準の信号雑音比（S/N）におけるtA，tB，tCの下限を
それぞれtAL，tBL，tCL、上限をそれぞれtAH，tBH，tCH
とし、tAL以上tAH以下の時間を時間窓TA、tBL以上tBH以
下の時間を時間窓TB、tCL以上tCH以下の時間を時間窓TC
とする。入力端子１にMSK変調信号が入力した場合、リ
ミッタ回路３の出力信号12の符号変化点間の時間は、必
ず時間窓TAかTBかTCのいずれかに該当する。
リミッタ回路３の出力信号12は符号変化点間の時間判
定記憶回路４と遅延検波回路９とに入力される。
定記憶回路４と遅延検波回路９とに入力される。
符号変化点間の時間判定記憶回路４の構成を第４図の
上部に示す。同図において、40はクロック発生回路、41
はシフトレジスタ、42〜45はイクスクルーシブオア回路
（排他的論理和回路、EXOR）、46〜48はシフトレジスタ
である。
上部に示す。同図において、40はクロック発生回路、41
はシフトレジスタ、42〜45はイクスクルーシブオア回路
（排他的論理和回路、EXOR）、46〜48はシフトレジスタ
である。
シフトレジスタ41はクロック発生回路40からのシフト
クロック信号に基づいてリミッタ回路３からの出力信号
12を順次遅延させ、遅延時間がそれぞれtd1，tAL，
tAH，tBL，tBH，tCL，tCHなる遅延信号Q1，QAL，QAH，Q
BL，QBH，QCL，QCHを出力する。ここで、遅延時間td1は
シフトクロック信号１周期分の時間であり、遅延時間t
AL，tAHは前記時間窓TAの下限と上限であり、同様に
tBL，tBH，tCL，tCHはそれぞれ時間窓TB，TCの下限と上
限である。一例として、遅延信号QALとQAHの波形を第３
図ＥとＦに示す。遅延信号Q1とリミッタ回路３からの出
力信号12はEXOR42に入力され、排他的論理和がとられ
る。同様にして、遅延信号QALとQAHはEXOR43により、遅
延信号QBLとQBHはEXOR44により、遅延信号QCLとQCHはEX
OR45によりそれぞれ排他的論理和がとられる。従って、
EXOR43〜45からは、それぞれリミッタ回路３の出力信号
12の符号変化点を基準とした時間窓TA，TB，TCが出力さ
れることとなる。一例として、EXOR43の出力波形を第３
図Ｇに示す。又、EXOR42の出力波形を第３図Ｈに示す。
EXOR42の出力はシフトレジスタ46〜48の各クロック入力
端子CKに入力され、EXOR43〜45の出力はそれぞれシフト
レジスタ46〜48のデータ入力端子Ｄに入力される。EXOR
43〜45の出力はそれぞれシフトレジスタ46〜48によりEX
OR42の出力に基づいて、すなわちリミッタ回路３の出力
信号12の符号変化点ごとに遅延される。リミッタ回路３
の出力信号12、すなわち符号変化点間の時間判定記憶回
路４の入力信号の符号変化点間の時間がtAである場合に
は、EXOR42の出力とEXOR43の出力のタイミングが一致す
るので、シフトレジスタ46の１段目の出力Q1Aが“1"と
なり、同様に、入力の符号変化点間の時間がtB，tCであ
る場合には、それぞれEXOR47,EXOR48の１段目の出力
Q1B，Q1Cが“1"となる。従って、出力Q1A，Q1B，Q1Cに
より、それぞれリミッタ回路３の出力信号12の符号変化
点間の時間が時間窓TA，TB，TCに該当するか否かを判定
することができる。一例として、シフトレジスタ46の出
力Q1A、シフトレジスタ47の出力Q1Bの波形をそれぞれ第
３図I,Kに示す。シフトレジスタ46〜48の１段目の出力Q
1A，Q1B，Q1Cは、クロック入力端子CKの入力、すなわち
リミッタ回路３の出力信号12の次の符号変化点でそれぞ
れ２段目にシフトされて出力Q2A，Q2B，Q2Cとなり、さ
らに次の符号変化点で３段目にシフトされて出力Q3A，Q
3B，Q3Cになる。一例として、シフトレジスタ46の２段
目の出力Q2Aの波形を第３図Ｊに示す。
クロック信号に基づいてリミッタ回路３からの出力信号
12を順次遅延させ、遅延時間がそれぞれtd1，tAL，
tAH，tBL，tBH，tCL，tCHなる遅延信号Q1，QAL，QAH，Q
BL，QBH，QCL，QCHを出力する。ここで、遅延時間td1は
シフトクロック信号１周期分の時間であり、遅延時間t
AL，tAHは前記時間窓TAの下限と上限であり、同様に
tBL，tBH，tCL，tCHはそれぞれ時間窓TB，TCの下限と上
限である。一例として、遅延信号QALとQAHの波形を第３
図ＥとＦに示す。遅延信号Q1とリミッタ回路３からの出
力信号12はEXOR42に入力され、排他的論理和がとられ
る。同様にして、遅延信号QALとQAHはEXOR43により、遅
延信号QBLとQBHはEXOR44により、遅延信号QCLとQCHはEX
OR45によりそれぞれ排他的論理和がとられる。従って、
EXOR43〜45からは、それぞれリミッタ回路３の出力信号
12の符号変化点を基準とした時間窓TA，TB，TCが出力さ
れることとなる。一例として、EXOR43の出力波形を第３
図Ｇに示す。又、EXOR42の出力波形を第３図Ｈに示す。
EXOR42の出力はシフトレジスタ46〜48の各クロック入力
端子CKに入力され、EXOR43〜45の出力はそれぞれシフト
レジスタ46〜48のデータ入力端子Ｄに入力される。EXOR
43〜45の出力はそれぞれシフトレジスタ46〜48によりEX
OR42の出力に基づいて、すなわちリミッタ回路３の出力
信号12の符号変化点ごとに遅延される。リミッタ回路３
の出力信号12、すなわち符号変化点間の時間判定記憶回
路４の入力信号の符号変化点間の時間がtAである場合に
は、EXOR42の出力とEXOR43の出力のタイミングが一致す
るので、シフトレジスタ46の１段目の出力Q1Aが“1"と
なり、同様に、入力の符号変化点間の時間がtB，tCであ
る場合には、それぞれEXOR47,EXOR48の１段目の出力
Q1B，Q1Cが“1"となる。従って、出力Q1A，Q1B，Q1Cに
より、それぞれリミッタ回路３の出力信号12の符号変化
点間の時間が時間窓TA，TB，TCに該当するか否かを判定
することができる。一例として、シフトレジスタ46の出
力Q1A、シフトレジスタ47の出力Q1Bの波形をそれぞれ第
３図I,Kに示す。シフトレジスタ46〜48の１段目の出力Q
1A，Q1B，Q1Cは、クロック入力端子CKの入力、すなわち
リミッタ回路３の出力信号12の次の符号変化点でそれぞ
れ２段目にシフトされて出力Q2A，Q2B，Q2Cとなり、さ
らに次の符号変化点で３段目にシフトされて出力Q3A，Q
3B，Q3Cになる。一例として、シフトレジスタ46の２段
目の出力Q2Aの波形を第３図Ｊに示す。
一方、第１図に示す入力端子１にMSK変調信号が入力
された場合におけるリミッタ回路３の出力信号12の符号
変化点間の時間tA，tB，tCの出現する順序は次に示す条
件のいずれかに該当する。
された場合におけるリミッタ回路３の出力信号12の符号
変化点間の時間tA，tB，tCの出現する順序は次に示す条
件のいずれかに該当する。
tAの前はtAである。
tAの前はtBであり、その前はtCである。
tBの前はtAであり、その前はtAである。
tBの前はtCである。
tCの前はtBであり、その前はtAである。
tCの前はtCである。
従って、リミッタ回路３の出力信号の符号変化点の間
の時間tA，tB，tCの出現する順序が上記６個の条件のい
ずれかに該当すれば、入力信号はMSK変調信号であり、
該当しなければ雑音であると判定することができる。
の時間tA，tB，tCの出現する順序が上記６個の条件のい
ずれかに該当すれば、入力信号はMSK変調信号であり、
該当しなければ雑音であると判定することができる。
第１図に示すMSK信号の判定回路５は符号変化点間の
時間判定記憶回路４からの出力に基づき上記の判定を行
うものである。第４図の下部にその構成を示す。第４図
において、符号変化点間の時間判定記憶回路の出力Q1A
はAND49,50に入力され、Q2AはAND49,51に入力され、Q3A
はAND51,53に入力され、Q1BはAND51,52に入力され、Q2B
はAND50,53に入力され、Q1CはAND53,54に入力され、Q2C
はAND52,54に入力され、Q3CはAND50に入力される。AND4
9は、リミッタ回路３の出力信号12の符号変化点間の時
間がtAであり、その前の符号変化点間の時間がtAである
とき“1"を出力し、前記条件に当てはまることを判定
する。同様にして、AND50〜54はそれぞれ前記条件〜
に当てはまるか否かを判定する。AND49〜54の出力はO
R55に入力され、論理演算されてMSK信号の判定回路５の
出力13となる。前記出力13はLPF6に入力され、瞬時的な
誤動作を取り除くために平均値化されて判別回路７に出
力される。LPF6は周知の移動平均回路を用いることによ
りデジタル信号のままで処理することができる。判別回
路７は平均値化されたLPF6の出力を基準レベルと比較
し、基準レベルより大きいときはMSK変調信号を検出し
たことを示す検出信号14を出力する。
時間判定記憶回路４からの出力に基づき上記の判定を行
うものである。第４図の下部にその構成を示す。第４図
において、符号変化点間の時間判定記憶回路の出力Q1A
はAND49,50に入力され、Q2AはAND49,51に入力され、Q3A
はAND51,53に入力され、Q1BはAND51,52に入力され、Q2B
はAND50,53に入力され、Q1CはAND53,54に入力され、Q2C
はAND52,54に入力され、Q3CはAND50に入力される。AND4
9は、リミッタ回路３の出力信号12の符号変化点間の時
間がtAであり、その前の符号変化点間の時間がtAである
とき“1"を出力し、前記条件に当てはまることを判定
する。同様にして、AND50〜54はそれぞれ前記条件〜
に当てはまるか否かを判定する。AND49〜54の出力はO
R55に入力され、論理演算されてMSK信号の判定回路５の
出力13となる。前記出力13はLPF6に入力され、瞬時的な
誤動作を取り除くために平均値化されて判別回路７に出
力される。LPF6は周知の移動平均回路を用いることによ
りデジタル信号のままで処理することができる。判別回
路７は平均値化されたLPF6の出力を基準レベルと比較
し、基準レベルより大きいときはMSK変調信号を検出し
たことを示す検出信号14を出力する。
以上、入力端子１にMSK変調信号が入力された場合に
ついて説明したが、入力が雑音である場合には、リミッ
タ回路３の出力信号12の符号変化点間の時間は時間窓
TA，TB，TCのいずれにも当てはまらない場合が多く、第
４図に示すシフトレジスタ46〜48の１段目の出力Q1A，Q
1B，Q1Cの全てが“0"となり、OR55の出力は“0"となっ
てMSK信号の判定回路５の出力13は“0"となる。さら
に、その符号変化点間の時間が時間窓TA，TB，TCのいず
れかに当てはまっても、例えばTBに当てはまる状態が連
続するなど、前記条件〜のいずれも満足しない場合
が多く、MSK信号の判定回路５からは“0"が出力される
場合が多い。LPF6,判別回路７を介すれば、結局判別回
路７からの検出信号は出力されないこととなる。すなわ
ち、入力端子１にMSK変調信号が入力された場合のみ、
判別回路７から検出信号が出力される。
ついて説明したが、入力が雑音である場合には、リミッ
タ回路３の出力信号12の符号変化点間の時間は時間窓
TA，TB，TCのいずれにも当てはまらない場合が多く、第
４図に示すシフトレジスタ46〜48の１段目の出力Q1A，Q
1B，Q1Cの全てが“0"となり、OR55の出力は“0"となっ
てMSK信号の判定回路５の出力13は“0"となる。さら
に、その符号変化点間の時間が時間窓TA，TB，TCのいず
れかに当てはまっても、例えばTBに当てはまる状態が連
続するなど、前記条件〜のいずれも満足しない場合
が多く、MSK信号の判定回路５からは“0"が出力される
場合が多い。LPF6,判別回路７を介すれば、結局判別回
路７からの検出信号は出力されないこととなる。すなわ
ち、入力端子１にMSK変調信号が入力された場合のみ、
判別回路７から検出信号が出力される。
なお、MSK変調信号の復調は、第１図に示す遅延検波
回路９及びLPF10によって行われる。このとき、遅延検
波回路９内のシフトレジスタと符号変化点間の時間判定
記憶回路４内のシフトレジスタを共用することもでき
る。
回路９及びLPF10によって行われる。このとき、遅延検
波回路９内のシフトレジスタと符号変化点間の時間判定
記憶回路４内のシフトレジスタを共用することもでき
る。
次に、第２の実施例として、本発明をプレアンブル信
号の検出に適用した場合について説明する。ここで、プ
レアンブル信号とはビット同期信号とも呼ばれ、MSK変
調信号において被変調データが1010…の交番信号で構成
されているもので、デジタル信号列の先頭部分に置かれ
クロック再生を容易にするために用いられる。プレアン
ブル信号を第６図Ｌに、プレアンブル信号に対するMSK
変調信号を第６図Ｍに示す。
号の検出に適用した場合について説明する。ここで、プ
レアンブル信号とはビット同期信号とも呼ばれ、MSK変
調信号において被変調データが1010…の交番信号で構成
されているもので、デジタル信号列の先頭部分に置かれ
クロック再生を容易にするために用いられる。プレアン
ブル信号を第６図Ｌに、プレアンブル信号に対するMSK
変調信号を第６図Ｍに示す。
このプレアンブル信号をMCA（multi channel accesss
ystem）無線などに使用する場合、受信側ではプレアン
ブル信号を高速に検出することが要求されるので、第１
図に示すLPF6のカットオフ周波数を上げて応答を速くす
る必要がある。LPF6を移動平均回路で構成する場合、平
均する時間を短くすることによりカットオフ周波数を上
げることができる。しかし、LPF6のカットオフ周波数を
上げると平均値化が十分行われず、判別回路７が誤動作
する可能性がある。そこで、本実施例は第１図のMSK信
号の判定回路５を第５図に示すプレアンブル信号の判定
回路60に置き換えたものである。
ystem）無線などに使用する場合、受信側ではプレアン
ブル信号を高速に検出することが要求されるので、第１
図に示すLPF6のカットオフ周波数を上げて応答を速くす
る必要がある。LPF6を移動平均回路で構成する場合、平
均する時間を短くすることによりカットオフ周波数を上
げることができる。しかし、LPF6のカットオフ周波数を
上げると平均値化が十分行われず、判別回路７が誤動作
する可能性がある。そこで、本実施例は第１図のMSK信
号の判定回路５を第５図に示すプレアンブル信号の判定
回路60に置き換えたものである。
以下、第１図のMSK信号の判定回路５はプレアンブル
信号の判定回路60に置き換えられているものとして、第
１図を用いて本実施例を説明する。
信号の判定回路60に置き換えられているものとして、第
１図を用いて本実施例を説明する。
第１図において入力端子１にプレアンブル信号の変調
信号が入力した場合、リミッタ回路３の出力信号12の符
号変化点間の時間tA，tB，tCの出現する順序はtA，tA，
tB，tC，tB，tA，tA，tB…となる。BPF2の出力波形を第
６図Ｎに、リミッタ回路３の出力波形を第６図Ｏに示
す。従って、tA，tB，tCの出現する順序は以下に示す条
件〜のいずれかに該当する。
信号が入力した場合、リミッタ回路３の出力信号12の符
号変化点間の時間tA，tB，tCの出現する順序はtA，tA，
tB，tC，tB，tA，tA，tB…となる。BPF2の出力波形を第
６図Ｎに、リミッタ回路３の出力波形を第６図Ｏに示
す。従って、tA，tB，tCの出現する順序は以下に示す条
件〜のいずれかに該当する。
tAの前はtAであり、その前はtBである。
tAの前はtBであり、その前はtCである。
tBの前はtAであり、その前はtAである。
tBの前はtCである。
tCの前はtBであり、その前はtAである。
プレアンブル信号の判定回路60は、リミッタ回路３の
出力信号12の符号変化点間の時間tA，tB，tCの出現する
順序が上記条件〜のいずれかに当てはまるか否か、
すなわち入力端子１に入力された信号がプレアンブル信
号の変調信号か雑音かを判定するものである。第５図は
プレアンブル信号の判定回路60の構成例である。第１図
に示す符号変化点間の時間判定記憶回路４の出力Q1AはA
ND61,62に入力され、Q2AはAND61,63に入力され、Q3AはA
ND63,65に入力され、Q1BはAND63,64に入力され、Q2BはA
ND62,65に入力され、Q3BはAND61に入力され、Q1CはAND6
5に入力され、Q2CはAND64に入力され、Q3CはAND62に入
力される。一例として、符号変化点間の時間判定記憶回
路４におけるシフトレジスタ46〜48の１段目の出力
Q1A，Q1B，Q1Cの波形をそれぞれ第６図のP,Q,Rに示し、
シフトレジスタ46の出力Q2Aの波形を第６図Ｓに示し、
シフトレジスタ47の出力Q3Bの波形を第６図Ｔに示す。A
ND61は、リミッタ回路３の出力信号12の符号変化点間の
時間がtAであり、その前がtAであり、さらにその一つ前
がtBであるとき“1"を出力し、上記条件に当てはまる
か否かを判定する。AND61の出力波形を第６図Ｕに示
す。同様にして、AND62〜65はそれぞれ前記条件〜
に当てはまるか否かを判定する。AND61〜65の出力はOR6
6に入力され、論理演算されてプレアンブル信号の判定
回路60の出力となる。前記出力は第１図に示すLPF6に入
力され、平均値化されて判別回路７に入力される。判別
回路７はLPF6からの出力を基準レベルと比較し、基準レ
ベルより大きいときはプレアンブル信号を検出したこと
を示す検出信号を出力する。
出力信号12の符号変化点間の時間tA，tB，tCの出現する
順序が上記条件〜のいずれかに当てはまるか否か、
すなわち入力端子１に入力された信号がプレアンブル信
号の変調信号か雑音かを判定するものである。第５図は
プレアンブル信号の判定回路60の構成例である。第１図
に示す符号変化点間の時間判定記憶回路４の出力Q1AはA
ND61,62に入力され、Q2AはAND61,63に入力され、Q3AはA
ND63,65に入力され、Q1BはAND63,64に入力され、Q2BはA
ND62,65に入力され、Q3BはAND61に入力され、Q1CはAND6
5に入力され、Q2CはAND64に入力され、Q3CはAND62に入
力される。一例として、符号変化点間の時間判定記憶回
路４におけるシフトレジスタ46〜48の１段目の出力
Q1A，Q1B，Q1Cの波形をそれぞれ第６図のP,Q,Rに示し、
シフトレジスタ46の出力Q2Aの波形を第６図Ｓに示し、
シフトレジスタ47の出力Q3Bの波形を第６図Ｔに示す。A
ND61は、リミッタ回路３の出力信号12の符号変化点間の
時間がtAであり、その前がtAであり、さらにその一つ前
がtBであるとき“1"を出力し、上記条件に当てはまる
か否かを判定する。AND61の出力波形を第６図Ｕに示
す。同様にして、AND62〜65はそれぞれ前記条件〜
に当てはまるか否かを判定する。AND61〜65の出力はOR6
6に入力され、論理演算されてプレアンブル信号の判定
回路60の出力となる。前記出力は第１図に示すLPF6に入
力され、平均値化されて判別回路７に入力される。判別
回路７はLPF6からの出力を基準レベルと比較し、基準レ
ベルより大きいときはプレアンブル信号を検出したこと
を示す検出信号を出力する。
入力端子１の入力が雑音の場合、リミッタ回路３の出
力信号12の符号変化点間の時間tA，tB，tCの出現する順
序が前記条件〜に該当する場合は非常に少なく、プ
レアンブル信号の判定回路60の出力は殆んど“0"とな
る。すなわち、プレアンブル信号の判定回路60は、その
判定条件（前記〜）がMSK信号の判定回路５の場合
（前記〜）よりも厳しいので、雑音入力時に“1"を
出力する割合が小さく、LPF6で平均値化された値はMSK
信号の判定回路５の場合よりも下がる。従って、プレア
ンブル信号への応答を速めるためLPF6のカットオフ周波
数を上げても雑音によって誤動作することが無くなる。
力信号12の符号変化点間の時間tA，tB，tCの出現する順
序が前記条件〜に該当する場合は非常に少なく、プ
レアンブル信号の判定回路60の出力は殆んど“0"とな
る。すなわち、プレアンブル信号の判定回路60は、その
判定条件（前記〜）がMSK信号の判定回路５の場合
（前記〜）よりも厳しいので、雑音入力時に“1"を
出力する割合が小さく、LPF6で平均値化された値はMSK
信号の判定回路５の場合よりも下がる。従って、プレア
ンブル信号への応答を速めるためLPF6のカットオフ周波
数を上げても雑音によって誤動作することが無くなる。
第７図は本発明の第３の実施例であり、プレアンブル
信号に高速で応答できるMSK信号検出回路を示す。第７
図において、１〜11は第１図における同記号を付したも
のと同様であり、60はプレアンブル信号の判定回路、70
はLPF6よりカットオフ周波数の高いローパスフィルタ
（LPF）、71は判別回路７と同様な機能を有する判別回
路、72は加算回路である。
信号に高速で応答できるMSK信号検出回路を示す。第７
図において、１〜11は第１図における同記号を付したも
のと同様であり、60はプレアンブル信号の判定回路、70
はLPF6よりカットオフ周波数の高いローパスフィルタ
（LPF）、71は判別回路７と同様な機能を有する判別回
路、72は加算回路である。
入力端子１に入力された信号はBPF2によりMSK信号の
周波数成分だけが取り出され、リミッタ回路３により振
幅が制限されてパルス形状となり、符号変化点間の時間
判定記憶回路４と遅延検波回路９とに入力される。符号
変化点間の時間判定記憶回路４は入力の符号変化点間の
時間がMSK信号に相当するかどうかを判定して記憶し、M
SK信号の判定回路５とプレアンブル信号の判定回路60と
に入力する。MSK信号の判定回路５は入力の符号変化点
間の時間tA，tB，tCの出現する順序が入力がMSK信号で
ある場合に現われる順序と一致するか否かを判定し、一
致する場合には“1"の信号をLPF6に出力する。その出力
はLPF6で平均値化され、判別回路７で第１の基準値と比
較され、第１の基準値より大きい場合には加算回路72に
出力される。
周波数成分だけが取り出され、リミッタ回路３により振
幅が制限されてパルス形状となり、符号変化点間の時間
判定記憶回路４と遅延検波回路９とに入力される。符号
変化点間の時間判定記憶回路４は入力の符号変化点間の
時間がMSK信号に相当するかどうかを判定して記憶し、M
SK信号の判定回路５とプレアンブル信号の判定回路60と
に入力する。MSK信号の判定回路５は入力の符号変化点
間の時間tA，tB，tCの出現する順序が入力がMSK信号で
ある場合に現われる順序と一致するか否かを判定し、一
致する場合には“1"の信号をLPF6に出力する。その出力
はLPF6で平均値化され、判別回路７で第１の基準値と比
較され、第１の基準値より大きい場合には加算回路72に
出力される。
一方、プレアンブル信号の判別回路60は入力の符号変
化点間の時間tA，tB，tCの出現する順序が入力がプレア
ンブル信号である場合に現われる順序と一致するか否か
を判定し、一致する場合には“1"の信号をLPF70に出力
する。その出力はLPF70で平均値化され、判別回路71で
第２の基準値と比較され、第２の基準値より大きい場合
には加算回路72に出力される。ここで、LPF70のカット
オフ周波数はLPF6より高く設定してあるので、入力端子
１にプレアンブル信号の変調信号が入力した場合、判別
回路71の方が判別回路７よりも早く応答する。なお、入
力端子１に通常のMSK変調信号が入力された場合、判別
回路７、71の双方から、又は判別回路７から出力があ
る。判別回路７と71の出力は加算回路72により論理加算
され、検出信号として出力端子８から出力される。
化点間の時間tA，tB，tCの出現する順序が入力がプレア
ンブル信号である場合に現われる順序と一致するか否か
を判定し、一致する場合には“1"の信号をLPF70に出力
する。その出力はLPF70で平均値化され、判別回路71で
第２の基準値と比較され、第２の基準値より大きい場合
には加算回路72に出力される。ここで、LPF70のカット
オフ周波数はLPF6より高く設定してあるので、入力端子
１にプレアンブル信号の変調信号が入力した場合、判別
回路71の方が判別回路７よりも早く応答する。なお、入
力端子１に通常のMSK変調信号が入力された場合、判別
回路７、71の双方から、又は判別回路７から出力があ
る。判別回路７と71の出力は加算回路72により論理加算
され、検出信号として出力端子８から出力される。
以上、通信速度が1200bit/secの場合を例にとって説
明したが、符号変化点間の時間判定記憶回路４内の遅延
信号の遅延時間を変えることにより容易に他の通信速度
の場合にも適用できる。
明したが、符号変化点間の時間判定記憶回路４内の遅延
信号の遅延時間を変えることにより容易に他の通信速度
の場合にも適用できる。
又、符号変化点間の時間判定記憶回路４及びMSK信号
の判定回路５は第４図に示すものに限定されるものでは
なく、プレアンブル信号の判定回路60も第５図に示すも
のに限定されるものではなく、それぞれ機能が同一であ
れば他の種々のものを適用することができる。
の判定回路５は第４図に示すものに限定されるものでは
なく、プレアンブル信号の判定回路60も第５図に示すも
のに限定されるものではなく、それぞれ機能が同一であ
れば他の種々のものを適用することができる。
（発明の効果） 以上、詳細に説明したように本発明によれば、振幅制
限された入力信号の“1",“0"の符号変化点間の時間がM
SK変調信号のスペース信号の周期の半分に近い時間窓TA
に当てはまるか、マーク信号の周期の半分に近い時間窓
TCに当てはまるか、又は前記時間窓TAとTCの中間の時間
窓TBに当てはまるかを判定し、この判定を複数回記憶す
る符号変化点間の時間判定記憶回路と、前記符号変化点
間の時間判定記憶回路の出力が、入力がMSK変調信号で
ある場合に現われるパターンと一致するかどうかを判定
するMSK信号の判定回路とを設けたので、リミッタ回路
以後に接続される回路は全てディジタル化することがで
き、従ってIC化した場合に半導体チップ上に占める本回
路の面積を小さくする事が出来るという効果が得られ
る。さらに、必要とする演算増幅器の数を大幅に減らす
ことができるのでICの消費電力を減らすことができる。
限された入力信号の“1",“0"の符号変化点間の時間がM
SK変調信号のスペース信号の周期の半分に近い時間窓TA
に当てはまるか、マーク信号の周期の半分に近い時間窓
TCに当てはまるか、又は前記時間窓TAとTCの中間の時間
窓TBに当てはまるかを判定し、この判定を複数回記憶す
る符号変化点間の時間判定記憶回路と、前記符号変化点
間の時間判定記憶回路の出力が、入力がMSK変調信号で
ある場合に現われるパターンと一致するかどうかを判定
するMSK信号の判定回路とを設けたので、リミッタ回路
以後に接続される回路は全てディジタル化することがで
き、従ってIC化した場合に半導体チップ上に占める本回
路の面積を小さくする事が出来るという効果が得られ
る。さらに、必要とする演算増幅器の数を大幅に減らす
ことができるのでICの消費電力を減らすことができる。
また、符号変化点間の時間判定記憶回路の出力が、入
力がプレアンブル信号の変調信号である場合に現われる
パターンと一致するかどうかを判別するプレアンブル信
号の判定回路を、前記MSK信号の判定回路のかわりに設
けたので、プレアンブル信号に対して高速で応答し、雑
音等により誤動作しないMSK信号検出回路を得ることが
できる。
力がプレアンブル信号の変調信号である場合に現われる
パターンと一致するかどうかを判別するプレアンブル信
号の判定回路を、前記MSK信号の判定回路のかわりに設
けたので、プレアンブル信号に対して高速で応答し、雑
音等により誤動作しないMSK信号検出回路を得ることが
できる。
さらに、MSK信号を判定し、その判定結果を平均値化
し判別する系と、プレアンブル信号を判定しその判定結
果を高速に平均値化し判別する系とを設け、２つの系の
出力を加算してこれを検出器出力としたので、一般のMS
K信号の判定ができると共に入力がプレアンブル信号で
ある場合には高速に応答するMSK信号検出回路が実現で
きる。
し判別する系と、プレアンブル信号を判定しその判定結
果を高速に平均値化し判別する系とを設け、２つの系の
出力を加算してこれを検出器出力としたので、一般のMS
K信号の判定ができると共に入力がプレアンブル信号で
ある場合には高速に応答するMSK信号検出回路が実現で
きる。
第１図は本発明の第１の実施例のMSK信号検出回路を示
すブロック図、第２図は従来のMSK信号検出回路のブロ
ック図、第３図は第１図の動作を説明するための波形
図、第４図は符号変化点間の時間判定記憶回路及びMSK
信号の判定回路を示すブロック図、第５図はプレアンブ
ル信号の判定回路を示すブロック図、第６図は第５図の
動作を説明するための波形図、第７図は本発明の第３の
実施例のMSK信号検出回路を示すブロック図である。 １…入力端子、２…BPF、３…リミッタ回路、４…符号
変化点間の時間判定記憶回路、５…MSK信号の判定回
路、6,70…LPF、7,71…判別回路、8,11…出力端子、９
…遅延検波回路、10…LPF、60…プレアンブル信号の判
定回路、72…加算回路
すブロック図、第２図は従来のMSK信号検出回路のブロ
ック図、第３図は第１図の動作を説明するための波形
図、第４図は符号変化点間の時間判定記憶回路及びMSK
信号の判定回路を示すブロック図、第５図はプレアンブ
ル信号の判定回路を示すブロック図、第６図は第５図の
動作を説明するための波形図、第７図は本発明の第３の
実施例のMSK信号検出回路を示すブロック図である。 １…入力端子、２…BPF、３…リミッタ回路、４…符号
変化点間の時間判定記憶回路、５…MSK信号の判定回
路、6,70…LPF、7,71…判別回路、8,11…出力端子、９
…遅延検波回路、10…LPF、60…プレアンブル信号の判
定回路、72…加算回路
Claims (2)
- 【請求項１】入力信号の振幅を制限するリミッタ回路
と、 前記リミッタ回路の出力信号の“1",“0"の符号変化点
間の時間がスペースに対応するMSK変調信号の周期の半
分を中心とする時間窓に該当するか、マークに対応する
MSK変調信号の周期の半分を中心とする時間窓に該当す
るか、又は前記２種の時間窓の中間の時間窓に該当する
かを前記符号変化点間ごとに判定してその結果を記憶す
る符号変化点間の時間判定記憶回路と、 前記判定の結果のパターンが入力信号がMSK変調信号で
ある場合に現われるパターンと一致するか否かを判定し
て一致するとき信号を出力するMSK信号の判定回路と、 前記MSK信号の判定回路の出力を平均値化するローパス
フィルタと、 前記ローパスフィルタの出力が基準値より大きいとき検
出信号を出力する判別回路と を備えたことを特徴とするMSK信号検出回路。 - 【請求項２】前記MSK信号の判定回路は、前記符号変化
点間の時間判定記憶回路による判定の結果のパターンが
入力信号がプレアンブル信号により変調されたMSK変調
信号である場合に現われるパターンと一致するか否かを
判定して一致するとき信号を出力するものであることを
特徴とする請求項１記載のMSK信号検出回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1059584A JP2863186B2 (ja) | 1989-03-14 | 1989-03-14 | Ｍｓｋ信号検出回路 |
| US07/492,626 US5111482A (en) | 1989-03-14 | 1990-03-13 | Msk signal detector |
| EP90104821A EP0387839B1 (en) | 1989-03-14 | 1990-03-14 | MSK signal detector |
| DE69025786T DE69025786T2 (de) | 1989-03-14 | 1990-03-14 | Detektor für MSK-Signale |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1059584A JP2863186B2 (ja) | 1989-03-14 | 1989-03-14 | Ｍｓｋ信号検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02239755A JPH02239755A (ja) | 1990-09-21 |
| JP2863186B2 true JP2863186B2 (ja) | 1999-03-03 |
Family
ID=13117425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1059584A Expired - Lifetime JP2863186B2 (ja) | 1989-03-14 | 1989-03-14 | Ｍｓｋ信号検出回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5111482A (ja) |
| EP (1) | EP0387839B1 (ja) |
| JP (1) | JP2863186B2 (ja) |
| DE (1) | DE69025786T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5404362A (en) * | 1991-12-04 | 1995-04-04 | Meitner; Edmund | Very low jitter clock recovery from serial audio data |
| US5514998A (en) * | 1994-01-27 | 1996-05-07 | Hughes Aircraft Company | Method and system for demodulating GMSK signals in a cellular digital packet data system |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4166980A (en) * | 1977-08-25 | 1979-09-04 | Sanders Associates, Inc. | Method and apparatus for signal recognition |
| US4485347A (en) * | 1980-09-04 | 1984-11-27 | Mitsubishi Denki Kabushiki Kaisha | Digital FSK demodulator |
| JPS57184356A (en) * | 1981-05-08 | 1982-11-13 | Seiko Epson Corp | Fsk demodulating circuit |
| GB2105500B (en) * | 1981-06-16 | 1985-01-23 | Motorola Ltd | Data operated squelch |
| US4414675A (en) * | 1981-08-05 | 1983-11-08 | Motorola, Inc. | MSK and OK-QPSK signal demodulator |
| JPS58181355A (ja) * | 1982-04-16 | 1983-10-24 | Nippon Hoso Kyokai <Nhk> | 周波数弁別方式 |
| US4569061A (en) * | 1984-03-12 | 1986-02-04 | Rockwell International Corporation | Phase distortion adaptive detector of minimum shift keying data |
| JPS6128258A (ja) * | 1984-07-18 | 1986-02-07 | Nec Corp | Ｆｓｋ復調回路 |
| JPS61224762A (ja) * | 1985-03-29 | 1986-10-06 | Sony Corp | Ｆｓｋ信号の復調装置 |
| US4785255A (en) * | 1987-11-23 | 1988-11-15 | Allen-Bradley Company, Inc. | Digital FSK signal demodulator |
-
1989
- 1989-03-14 JP JP1059584A patent/JP2863186B2/ja not_active Expired - Lifetime
-
1990
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