JP2904260B2 - デジタル復調器における受信レベル検出回路 - Google Patents
デジタル復調器における受信レベル検出回路Info
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- JP2904260B2 JP2904260B2 JP7110500A JP11050095A JP2904260B2 JP 2904260 B2 JP2904260 B2 JP 2904260B2 JP 7110500 A JP7110500 A JP 7110500A JP 11050095 A JP11050095 A JP 11050095A JP 2904260 B2 JP2904260 B2 JP 2904260B2
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- JP
- Japan
- Prior art keywords
- output
- detection circuit
- circuit
- reception level
- digital demodulator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Dc Digital Transmission (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、デジタル復調器におけ
る受信レベルの検出回路に関する。
る受信レベルの検出回路に関する。
【０００２】
【従来の技術】従来、この種の受信レベル検出回路にお
いては、コンパレータを用いてアイパターンの開き具合
を判定し、受信状態を判定する技術が、知られており、
特公平３−１４２６０号公報に記載されている。
いては、コンパレータを用いてアイパターンの開き具合
を判定し、受信状態を判定する技術が、知られており、
特公平３−１４２６０号公報に記載されている。
【０００３】図４において、受信機１１から発せられた
出力信号Ｅは、破線で囲むアイパターン判定回路１５内
の比較器１６の「＋」側入力と比較器１７の「−」側入
力とにそれぞれ接続される。なお、１２は、識別回路で
ある。比較器１６の「−」側入力には基準値ＶH が接続
され、比較器１７の「＋」側入力には基準値ＶL が接続
される。比較器１６，１７の出力は、オアゲート１８の
入力にそれぞれ接続され、オアゲート１８の出力は、フ
リップフロップ１９の入力Ｄに接続される。また、クロ
ック再生回路１３からクロックＣＬＫが、フリップフロ
ップ１９のクロック入力ＣＫに接続される。フリップフ
ロップ１９の出力Ｑから出力信号Ｓが、低域通過フィル
タ２０の抵抗２１の一方の端子に接続され、抵抗２１の
他の端子は、コンデンサ２２の一方の端子と比較器２３
の「−」側入力とに接続され、コンデンサ２２の他の端
子は、接地される。比較器２３の「＋」側入力には、設
定値ＶC が接続される。検出回路１４の出力信号Ｘ4 と
比較器２３の出力信号Ｘ5とが、それぞれアンドゲート
２４の入力に接続され、アンドゲート２４からスケルチ
信号ＳＱが出力される。スケルチ信号発生回路は、クロ
ック再生回路１３、検出回路１４及び一点鎖線で囲むス
ケルチ信号発生部分２５から構成される。アイパターン
判定回路１５において、比較器１６，１７、オアゲート
１８及びフリップフロップ１９は、第１の比較手段を構
成し、比較器２３は、第２の比較手段を構成する。ま
た、低域通過フィルタ２０は、頻度を測定する測定手段
を構成する。
出力信号Ｅは、破線で囲むアイパターン判定回路１５内
の比較器１６の「＋」側入力と比較器１７の「−」側入
力とにそれぞれ接続される。なお、１２は、識別回路で
ある。比較器１６の「−」側入力には基準値ＶH が接続
され、比較器１７の「＋」側入力には基準値ＶL が接続
される。比較器１６，１７の出力は、オアゲート１８の
入力にそれぞれ接続され、オアゲート１８の出力は、フ
リップフロップ１９の入力Ｄに接続される。また、クロ
ック再生回路１３からクロックＣＬＫが、フリップフロ
ップ１９のクロック入力ＣＫに接続される。フリップフ
ロップ１９の出力Ｑから出力信号Ｓが、低域通過フィル
タ２０の抵抗２１の一方の端子に接続され、抵抗２１の
他の端子は、コンデンサ２２の一方の端子と比較器２３
の「−」側入力とに接続され、コンデンサ２２の他の端
子は、接地される。比較器２３の「＋」側入力には、設
定値ＶC が接続される。検出回路１４の出力信号Ｘ4 と
比較器２３の出力信号Ｘ5とが、それぞれアンドゲート
２４の入力に接続され、アンドゲート２４からスケルチ
信号ＳＱが出力される。スケルチ信号発生回路は、クロ
ック再生回路１３、検出回路１４及び一点鎖線で囲むス
ケルチ信号発生部分２５から構成される。アイパターン
判定回路１５において、比較器１６，１７、オアゲート
１８及びフリップフロップ１９は、第１の比較手段を構
成し、比較器２３は、第２の比較手段を構成する。ま
た、低域通過フィルタ２０は、頻度を測定する測定手段
を構成する。
【０００４】
【発明が解決しようとする課題】この種の従来の受信レ
ベル検出回路においては、アイパターンの開き具合の判
定にコンパレータを用い、更に、アイパターンが開いた
状態の発生頻度を検出して受信レベルを検出していた。
ベル検出回路においては、アイパターンの開き具合の判
定にコンパレータを用い、更に、アイパターンが開いた
状態の発生頻度を検出して受信レベルを検出していた。
【０００５】この場合、コンパレータを使用しているた
めに、一定の直流成分でないアイパターンの開き具合を
検出するための基準値の設定調整が難しく、特に雑音成
分が加わった場合での実際の通信状態においてその設定
が困難になる可能性がある。
めに、一定の直流成分でないアイパターンの開き具合を
検出するための基準値の設定調整が難しく、特に雑音成
分が加わった場合での実際の通信状態においてその設定
が困難になる可能性がある。
【０００６】加えて、アイパターンが開いた状態の発生
頻度の検出においても基準値の設定には難がある。
頻度の検出においても基準値の設定には難がある。
【０００７】そこで、本発明は、従来のデータ伝送速度
の遅いデジタル復調器において、受信信号レベルの検出
を高速化しようとするものである。
の遅いデジタル復調器において、受信信号レベルの検出
を高速化しようとするものである。
【０００８】
【課題を解決するための手段】本発明は、前記課題を解
決するため次の手段を採用する。
決するため次の手段を採用する。
【０００９】（１）受信信号をデジタル変換し、そのデ
ジタル出力を複数のレンジに区分し、各レンジに対応し
て設けられたカウンタによってレンジ毎に出力ビットを
カウントし、このカウント値のレンジ分布の変化をアイ
パターンの開き具合によって判定し、受信信号を包絡線
検波回路によって検波し、その出力が規定値以上とな
り、かつ、アイパターンが開いた状態の時点で、受信入
力レベル出力を発生するデジタル復調器における受信レ
ベル検出回路。
ジタル出力を複数のレンジに区分し、各レンジに対応し
て設けられたカウンタによってレンジ毎に出力ビットを
カウントし、このカウント値のレンジ分布の変化をアイ
パターンの開き具合によって判定し、受信信号を包絡線
検波回路によって検波し、その出力が規定値以上とな
り、かつ、アイパターンが開いた状態の時点で、受信入
力レベル出力を発生するデジタル復調器における受信レ
ベル検出回路。
【００１０】（２）前記アイパターンの開き具合をメモ
リとフラグ判定回路によって判定し、前記包絡検波後の
出力が規定値以上となったことを受信レベル判定コンパ
レータによって判定し、両者の論理積をアンドゲートに
よって得る前記（１）記載のデジタル復調器における受
信レベル検出回路。
リとフラグ判定回路によって判定し、前記包絡検波後の
出力が規定値以上となったことを受信レベル判定コンパ
レータによって判定し、両者の論理積をアンドゲートに
よって得る前記（１）記載のデジタル復調器における受
信レベル検出回路。
【００１１】（３）前記アンドゲートと前記包絡線検波
回路との間に接続した切替スイッチの切替によって前記
受信入力レベル出力を発生する前記（２）記載のデジタ
ル復調器における受信レベル検出回路。
回路との間に接続した切替スイッチの切替によって前記
受信入力レベル出力を発生する前記（２）記載のデジタ
ル復調器における受信レベル検出回路。
【００１２】
【実施例】本発明の実施例について図１ないし図３を参
照して説明する。
照して説明する。
【００１３】本発明のデジタル復調器における受信レベ
ル検出回路の一実施例を図１に示す。
ル検出回路の一実施例を図１に示す。
【００１４】ベースバンド信号は、Ａ／Ｄ変換器１によ
りデジタル変換され、デジタル値の各ビット毎に発生頻
度をカウンタ３によりカウントする。発生頻度の分布
は、各レンジの分布となる。なお、２は、デジタル復調
回路である。
りデジタル変換され、デジタル値の各ビット毎に発生頻
度をカウンタ３によりカウントする。発生頻度の分布
は、各レンジの分布となる。なお、２は、デジタル復調
回路である。
【００１５】本明細書において、同期の確立とは、デジ
タル復調器が、変調波を受信してベースバンド信号であ
るデータ信号とクロック信号の復調（再生）を開始した
状態をいう。
タル復調器が、変調波を受信してベースバンド信号であ
るデータ信号とクロック信号の復調（再生）を開始した
状態をいう。
【００１６】このカウント値のレンジ分布は、同期が確
立していない状態では、図２に示すように時間に対する
電圧のアンパターンが閉じているために、電圧に対する
カウント値のヒストグラムが比較的平坦な分布となり、
同期が確立している状態では、図３に示すように時間に
対する電圧のアイパターンが開いているために、電圧に
対するカウント値のヒストグラムが高位レンジと低位レ
ンジとで分布の山が二つに分かれる。
立していない状態では、図２に示すように時間に対する
電圧のアンパターンが閉じているために、電圧に対する
カウント値のヒストグラムが比較的平坦な分布となり、
同期が確立している状態では、図３に示すように時間に
対する電圧のアイパターンが開いているために、電圧に
対するカウント値のヒストグラムが高位レンジと低位レ
ンジとで分布の山が二つに分かれる。
【００１７】このレンジ分布のカウント値をアドレスと
してメモリ４にアクセスする。
してメモリ４にアクセスする。
【００１８】メモリ４に比較的平坦な分布のカウント値
をアドレスとして入力すると、同期確立に達していない
というフラグを出力する。一方、二つの山をもった分布
のカウント値をアドレスとして入力すると、同期確立に
達したというフラグを出力する。このフラグをフラグ判
定回路５にて判定して、同期確立を決定する。
をアドレスとして入力すると、同期確立に達していない
というフラグを出力する。一方、二つの山をもった分布
のカウント値をアドレスとして入力すると、同期確立に
達したというフラグを出力する。このフラグをフラグ判
定回路５にて判定して、同期確立を決定する。
【００１９】また、受信信号は、包絡線検波回路８にて
包絡線検波され、その出力が規定レベル以上になったか
否かを受信レベル判定コンパレータ９により判定する。
包絡線検波され、その出力が規定レベル以上になったか
否かを受信レベル判定コンパレータ９により判定する。
【００２０】アイパターンの開き具合によって同期が確
立したことを判定し、かつ、受信信号レベル強度を包絡
線検波のレベルによって判定し、両者の論理積をアンド
ゲート６によりとって目的とする信号を受信していると
判定する。そして、包絡線検波出力を切替スイッチ７に
より導通させて出力する。
立したことを判定し、かつ、受信信号レベル強度を包絡
線検波のレベルによって判定し、両者の論理積をアンド
ゲート６によりとって目的とする信号を受信していると
判定する。そして、包絡線検波出力を切替スイッチ７に
より導通させて出力する。
【００２１】
【発明の効果】以上説明したように、本発明によるデジ
タル復調器における受信レベル検出回路は、従来のよう
にデータの誤り率を測定したり、同期パターンの検出を
待って目的とする信号を受信していることを判定しない
ため、簡単な回路構成でしかも高速な受信信号の検出を
行うことができる。特に、データ速度の遅い伝送に顕著
な効果を奏する。
タル復調器における受信レベル検出回路は、従来のよう
にデータの誤り率を測定したり、同期パターンの検出を
待って目的とする信号を受信していることを判定しない
ため、簡単な回路構成でしかも高速な受信信号の検出を
行うことができる。特に、データ速度の遅い伝送に顕著
な効果を奏する。
【図１】本発明の一実施例のデジタル復調器における送
信レベル検出回路を示す。
信レベル検出回路を示す。
【図２】本発明の一実施例における同期が確立していな
いときのアイパターンとカウンタ値のレンジ分布を示
す。
いときのアイパターンとカウンタ値のレンジ分布を示
す。
【図３】本発明の一実施例における同期が確立している
ときのアイパターンとカウンタ値のレンジ分布を示す。
ときのアイパターンとカウンタ値のレンジ分布を示す。
【図４】従来のデジタル復調器における受信レベル検出
回路を示す。
回路を示す。
１ Ａ／Ｄ変換器 ２ デジタル復調回路 ３ カウンタ ４ メモリ ５ フラグ判定回路 ６ アンドゲート ７ 切替スイッチ ８ 包絡線検波回路 ９ 受信レベル判定コンパレータ １１ 受信機 １２ 識別回路 １３ クロック再生回路 １４ 検出回路 １５ アイパターン判定回路 １６，１７ 比較器 １８ オアゲート １９ フリップフロップ ２０ 低域通過フィルタ ２１ 抵抗 ２２ コンデンサ ２３ 比較器 ２４ アンドゲート ２５ スケルチ信号発生部分
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 25/00 - 25/66 H04L 27/00 - 27/38 H04B 17/00
Claims (3)
- 【請求項１】 受信信号をデジタル変換し、そのデジタ
ル出力を複数のレンジに区分し、各レンジに対応して設
けられたカウンタによってレンジ毎に出力ビットをカウ
ントし、このカウント値のレンジ分布の変化をアイパタ
ーンの開き具合によって判定し、受信信号を包絡線検波
回路によって検波し、その出力が規定値以上となり、か
つ、アイパターンが開いた状態の時点で、受信入力レベ
ル出力を発生することを特徴とするデジタル復調器にお
ける受信レベル検出回路。 - 【請求項２】 前記アイパターンの開き具合をメモリと
フラグ判定回路によって判定し、前記包絡検波後の出力
が規定値以上となったことを受信レベル判定コンパレー
タによって判定し、両者の論理積をアンドゲートによっ
て得ることを特徴とする請求項１記載のデジタル復調器
における受信レベル検出回路。 - 【請求項３】 前記アンドゲートと前記包絡線検波回路
との間に接続した切替スイッチの切替によって前記受信
入力レベル出力を発生することを特徴とする請求項２記
載のデジタル復調器における受信レベル検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7110500A JP2904260B2 (ja) | 1995-05-09 | 1995-05-09 | デジタル復調器における受信レベル検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7110500A JP2904260B2 (ja) | 1995-05-09 | 1995-05-09 | デジタル復調器における受信レベル検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08307462A JPH08307462A (ja) | 1996-11-22 |
| JP2904260B2 true JP2904260B2 (ja) | 1999-06-14 |
Family
ID=14537345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7110500A Expired - Lifetime JP2904260B2 (ja) | 1995-05-09 | 1995-05-09 | デジタル復調器における受信レベル検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2904260B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07114414B2 (ja) * | 1986-01-27 | 1995-12-06 | 株式会社日立製作所 | 受信障害種別識別方法 |
| JPH0314260A (ja) * | 1989-06-13 | 1991-01-22 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0810851B2 (ja) * | 1993-01-11 | 1996-01-31 | 日本電気株式会社 | 波形識別装置 |
| JPH0746283A (ja) * | 1993-07-30 | 1995-02-14 | Nec Corp | 搬送波再生同期装置 |
-
1995
- 1995-05-09 JP JP7110500A patent/JP2904260B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08307462A (ja) | 1996-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990224 |