JP4349866B2 - Ｆｓｋ信号復調回路 - Google Patents

Description

本発明は、長ビットおよび短ビットからなり各ビットがそれぞれ一のパルスを含むＦＳＫ信号を復調する復調回路に関する。

まず、この種のＦＳＫ信号の一例について図５を参照して説明する。図５に示すように、ＦＳＫ信号は、ビット期間（ビット長）の長い長ビットと、ビット期間の短い短ビットとからなる。各ビットは、それぞれ長さの周期（すなわち周波数）の異なるパルスを一つ含む。図１の例では、長ビットには周期の長い（すなわち周波数の低い）パルスが含まれ、短ビットには周期の短い（すなわち周波数の高い）パルスが含まれる。そして、長ビットおよび短ビットのうちいずれか一方は「１」、また他方は「０」に設定される。

特開平９-２９４１４３号公報 特開平６-２０４００号公報

従来、この種のＦＳＫ信号を復調するにあたっては、各ビットのデューティ比を検出することで、各ビットについて「１」か「０」かの判定すなわちビット判定が行われていた。こうしたビット判定手法を採用する復調回路でも良好な復調性能は得られている。しかしながら、復調回路をさらに簡素化することができれば、システムの小型軽量化にもつながり、有意義である。

本発明にかかる復調回路は、ビット期間の長い長ビットおよびビット期間の短い短ビットからなるＦＳＫ信号を復調する復調回路であって、各ビットのビット境界タイミングを検出するビット境界検出部と、各ビットについて、始端のビット境界タイミングから終端のビット境界タイミングまでの間に閾値時間が経過したときには長ビットであると判定し、当該閾値時間が経過しなかったときには短ビットであると判定するビット判定部と、を備える。

また上記本発明にかかる復調回路では、上記ビット判定部は、ビット期間内で上記閾値時間が経過した時点から終端のビット境界タイミングまで有効となる超過期間信号を生成する超過期間信号生成部を含み、各ビットに対応する上記超過期間信号の有無によって長ビット／短ビットの判定を行うのが好適である。

また上記本発明にかかる復調回路では、上記ビット判定部は、上記超過期間信号の後端を遅らせたシフト信号を生成するシフト信号生成部を含み、各ビットについて終端のビット境界タイミングでの上記シフト信号の有無によって長ビット／短ビットの判定を行うのが好適である。

また上記本発明にかかる復調回路では、所定の指示入力に応じて上記閾値時間を可変設定する機構を備えるのが好適である。

上記本発明にかかる復調回路は、上記ＦＳＫ信号は車載システムに対する制御信号として用いる車載システム通信制御用の復調回路である。

以下、本発明の好適な実施形態について図面を参照して説明する。図１は、本実施形態にかかる復調回路１０内の各信号のタイミングチャート（模式図）、図２は、復調回路１０の一例を示すブロック図、図３は、ビット境界検出部１２の回路構成の一例を示す図、また図４は、シフト信号生成部２４、復調データ取得部２６および復調データ格納レジスタ１６の回路構成の一例を示す図である。

図１に例示する復調回路１０は、ビット境界検出部１２、ビット判定部１４、復調データ格納レジスタ１６、および基本クロックを発生するクロック発生部１８を含む。

ビット境界検出部１２は、ＦＳＫ信号のビット境界を検出する。図１のＦＳＫ信号の場合、ビット境界は各パルスの立ち上がりである。この場合、ビット境界検出部１２は、例えば図２に示すように、２段のディレイフリップフロップ（エッジトリガ型フリップフロップ；以下単にＤＦＦと記す）３０ａ，３０ｂとＮＡＮＤゲート３２ａとから構成することができる。すなわち、１段目のＤＦＦ３０ａは、そのＤ端子に入力されたＦＳＫ信号を、ＣＫ端子に入力される所定周期の基本クロック（パルス）にしたがって取得する。また１段目のＤＦＦ３０ａのＱ出力は２段目のＤＦＦ３０ｂのＤ端子に接続されており、当該２段目のＤＦＦ３０ｂのＣＫ端子にも基本クロックが入力される。つまり、２段目のＤＦＦ３０ｂでは、１段目のＤＦＦ３０ａで取得された信号に対して基本クロック１パルス分だけ遅れた信号が取得されることになる。したがって、ＮＡＮＤゲート３２ａにおいて、１段目のＤＦＦ３０ａのＱ出力と２段目のＤＦＦ３０ｂのＱＢ出力（Ｑ出力の反転出力）とのＮＡＮＤをとれば、図１に示すビット境界信号、すなわち、ＦＳＫ信号の立ち上がりに最も近い基本クロック１パルス分だけＬ（ロー）レベルとなり、残り期間はＨ（ハイ）レベルとなる信号（＝ビット境界信号）が得られる。この場合、後段の回路において、ビット境界信号のパルスの立ち下がりタイミングをビット境界として処理すればよいことになる。なお、このとき、ビット境界検出部１２の動作、すなわちビット境界の検出が、所定の条件を満たす状況下においてのみ有効となるように構成してもよい。例えば、ＤＦＦ３０ａ，３０ｂのリセット信号のＨ／Ｌを切り替えたり、あるいはＮＡＮＤゲート３２ａの後段にＮＡＮＤゲート３２ａの出力を制御するゲート（例えばＡＮＤゲート等）を設け、当該ゲートの出力をビット境界信号とするように構成してもよい。

ビット判定部１４は、ビット境界検出部１２の検出結果を用いて、隣接するビット境界間の時間長、すなわちビット期間の長さによってビット判定を行う。図１の例では、長ビットのビット期間より短くかつ短ビットのビット期間より長い期間として閾値時間が設定され、ビット期間が当該閾値時間に対して長い場合と短い場合とを判定するための信号が出力される。

このような処理を実行する回路の一例として、図２に示すビット判定部１４は、カウンタ（例えば複数段のフリップフロップを含むｎ進カウンタ）２０を有する。このカウンタ２０は、基本クロックのパルス数をカウントし、ビット境界信号の立ち下がりパルス（Ｌレベル入力）によってリセットされる。そして、リセット後、基本クロックのカウント数が閾値時間に対応する閾値パルス数（図１では７カウント）を超えた場合（あるいは到達した場合）には、所定の信号（図１の超過期間信号）を出力し、当該信号の出力を次にリセットされるまで継続する（この間Ｈレベル）。ここで、図１のＦＳＫ信号を処理する場合、長ビットは基本クロック約８パルス分、また短ビットは基本クロック約６パルス分であるから、閾値パルス数は７パルスに設定される。このため、カウンタ２０は、長ビットの場合、まずビット期間の始端の立ち下がりパルスによってリセットされ（Ｌレベル）、閾値パルス数をカウントした時点から信号出力を行い（Ｈレベル）、次の立ち下がりパルスによってリセットされる（Ｌレベル）。すなわち、長ビットの場合には、閾値時間の経過時点からビット期間の終端（次のビット期間の始端）までＨレベルとなる超過期間信号が出力される。他方、短ビットの場合、閾値パルス数をカウントする前に次の立ち下がりパルスが入力されるので、超過期間信号は出力されない（すなわちＬレベルのまま）。すなわち、図２の例では、カウンタ２０が超過期間信号生成部に相当する。

なお、図２の例では、閾値時間を可変設定する機構として閾値時間制御部２２が設けられている。一例をあげれば、閾値時間制御部２２は、外部装置（例えばコンピュータ）等から入力された指示信号に基づいて、カウンタ２０の閾値カウント数を制御するための複数ビットのパラレル信号を生成する（例えば「０」，［１］，［０］など）。カウンタ２０内には、例えばフリップフロップの有効段数を変化させるための回路（例えばＯＲゲート、ＡＮＤゲート等を含む；図示せず）が設けられており、当該回路各部の出力がパラレル信号の各ビットの値に対応して切り替わることでフリップフロップの有効段数が変化し、これによりカウンタ２０の閾値カウント数が変化するようになっている。このような構成とすることで、パルス幅やデューティ比の異なるＦＳＫ信号に対して共用することができるようになる。さらには、異なる閾値時間を設定した場合についてそれぞれ復調データを取得し、例えば復調回路１０の後段の回路（図示せず）において各場合のビット誤り率を比較することで、最もビット誤り率の低い閾値時間（閾値パルス数）を選択して設定することができるようになる。さらに、復調データのビット誤り率が所定の閾値より増大したときに、この閾値時間の選択処理を自動的に（動的に）実行するように構成することも可能である。

さて、図２に示すビット判定部１４は、各ビットに対応した上記信号（超過期間信号）の有無により、当該ビットが長ビットであるかあるいは短ビットであるかの判定を行う。かかる処理を行うため、図２の例では、シフト信号生成部２４により、超過期間信号の後端（立ち下がり）を所定期間遅延させたシフト信号を生成する。図１に示すように、超過期間信号の後端はビット期間の境界のタイミング（ビット境界信号が立ち下がるタイミング）に対応している。このため、超過期間信号の後端を遅延させ、その信号のパルス幅を伸ばした信号を生成すれば、超過期間信号の出力の有無を、ビット境界で出力される信号（例えばビット境界信号、あるいはその反転出力としての復調用クロック）を用いて、より容易に判定することができるようになる。

図４の例では、シフト信号生成部２４は、ＤＦＦ３０ｃを有している。このＤＦＦ３０ｃのＤ端子には定電圧ＶＤＤ（Ｈレベル）が印加され、ＣＫ端子には超過期間信号が入力される。これにより、Ｑ端子からは、超過期間信号のパルスの立ち上がりとともに立ち上がる（Ｈレベルとなる）信号が出力される。そして、ビット境界から所定期間経過した時点でＤＦＦ３０ｃをリセットする。これにより、Ｑ端子からの出力は、上記シフト信号となる。なお、ＤＦＦ３０ｃのリセットに関し、図４の例では、例えば二つのＤＦＦ３０ｄ，３０ｅを用いてＦＳＫ信号を所定期間（基本クロック２パルス分）遅らせた信号を生成する。そしてその信号を図３と同様の回路（すなわちＤＦＦ３０ｆ，３０ｇおよびＮＡＮＤゲート３２ｂ）に入力することにより、ビット境界から遅れて立ち下がるパルス（＝ビット境界信号を基本クロック２パルス分遅延させたパルスに等しい）を生成し、これをリセット信号として用いている。ただし、これはあくまで一例であって、図１のビット境界信号を例えば複数段の従属したＤＦＦを通過させて遅延させることによっても、上述したものと同様のＤＦＦ３０ｃのリセット信号を生成することができるし、あるいはＤＦＦ３０ｃを用いることなく、遅延量の異なる複数の超過期間信号のＯＲ出力をシフト信号としてもよい。

こうして生成されたシフト信号を用いて、復調データ取得部２６において、復調データが取得される。図４の例では、復調データ取得部２６は、ＤＦＦ３０ｈを含む。ＤＦＦ３０ｈのＤ端子にはシフト信号が入力され、ＣＫ端子にはビット境界信号をインバータ３４によって反転した復調用クロックが入力される。これにより、復調用クロックが入力される（立ち上がる）タイミングでシフト信号がＨレベルであるときにはＤＦＦ３０ｈはＨレベル（＝「１」）となり、他方そのタイミングでシフト信号がＬレベルであるときにはＤＦＦ３０ｈはＬレベル（＝「０」）となる。こうして、図１の例の場合、ＦＳＫ信号に対応した復調データ「１」「０」「１」（シリアルデータ）が取得される。

復調データは、復調データ格納レジスタ１６に格納される。図４の例では、復調データ格納レジスタ１６は、ＤＦＦ３０ｈおよびその後段に縦続した複数のＤＦＦ（３０ｉ，３０ｊ，・・・）によって構成されている。各ＤＦＦ（３０ｉ，３０ｊ，・・・）のＣＫ端子には、復調用クロックが入力される。ここに格納された復調データが適宜後段の回路によって取得され、利用される。

以上説明したように、本発明によれば、ＦＳＫ復調回路を比較的簡素な回路構成によって構築することができるので、当該復調回路を組み込むシステムの小型軽量化を図ることができるというメリットがある。また復調性能をさらに向上することができるというメリットもある。ただし、上記実施形態はあくまで一例に過ぎず、種々の等価回路によっても、同様の作用効果を奏する本発明にかかる復調回路を構築することが可能である。なお、上述した復調回路は、自動車用車載システムの制御信号を無線通信する無線通信装置（無線受信装置）、例えば、車両扉用ロックの施錠／解除あるいは車両扉の開閉を制御するための信号の車載通信装置や、車両用動力機構（エンジン、モータ等）あるいは電装品等のＯＮ／ＯＦＦを制御するための信号の車載通信装置、あるいはそれら車載通信装置と通信を行うための遠隔制御装置（例えば無線キー装置、携帯電話機）等に組み込んで使用することができる。

本発明の実施形態にかかる復調回路の各部における信号のタイミングチャートである。 本発明の実施形態にかかる復調回路の一例を示す図である。 本発明の実施形態にかかる復調回路のビット境界検出部の一例を示す図である。 本発明の実施形態にかかる復調回路のシフト信号生成部、復調データ取得部、および復調データ格納レジスタの一例を示す図である。 ＦＳＫ信号の一例を示す図である。

符号の説明

１０ 復調回路、１２ ビット境界検出部、１４ ビット判定部、１６ 復調データ格納レジスタ、１８ クロック発生部、２０ カウンタ、２２ 閾値時間制御部、２４ シフト信号生成部、２６ 復調データ取得部、３０ａ〜３０ｊ ディレイフリップフロップ（ＤＦＦ）、３２ａ，３２ｂ ＮＡＮＤゲート、３４ インバータ。

Claims (3)

1. ビット期間の長い長ビットおよびビット期間の短い短ビットからなるＦＳＫ信号を復調する復調回路であって、
   各ビットのビット境界タイミングを検出するビット境界検出部と、
   閾値設定用指示信号に応じて、閾値時間を可変設定する閾値時間制御部と、
   各ビットについて、始端のビット境界タイミングから終端のビット境界タイミングまでの間に、前記閾値時間が経過したときには長ビットであると判定し、当該閾値時間が経過しなかったときには短ビットであると判定するビット判定部と、を備え、
   前記ビット判定部は、
   ビット期間内で前記閾値時間が経過した時点から終端のビット境界タイミングまで有効となる超過期間信号を生成する超過期間信号生成部を含み、各ビットに対応する前記超過期間信号の有無によって長ビット／短ビットの判定を行うことを特徴とするＦＳＫ信号復調回路。
2. 前記ビット判定部は、
   前記超過期間信号の後端を遅らせたシフト信号を生成するシフト信号生成部を含み、各ビットについて終端のビット境界タイミングでの前記シフト信号の有無によって長ビット／短ビットの判定を行うことを特徴とする請求項１に記載のＦＳＫ信号復調回路。
3. 前記ＦＳＫ信号は車載システムに対する制御信号であることを特徴とする請求項２に記載のＦＳＫ信号復調回路。

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