JPS62189847A - 二相デ−タクロツク選択装置 - Google Patents

二相デ−タクロツク選択装置

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Publication number
JPS62189847A
JPS62189847A JP61030853A JP3085386A JPS62189847A JP S62189847 A JPS62189847 A JP S62189847A JP 61030853 A JP61030853 A JP 61030853A JP 3085386 A JP3085386 A JP 3085386A JP S62189847 A JPS62189847 A JP S62189847A
Authority
JP
Japan
Prior art keywords
clock
change point
circuit
pulses
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61030853A
Other languages
English (en)
Inventor
Tatsuo Chono
蝶野 辰夫
Shuzo Kato
加藤 修三
Koichi Otani
浩一 大谷
Takeji Kori
武治 郡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Nippon Telegraph and Telephone Corp
Original Assignee
Hitachi Ltd
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Nippon Telegraph and Telephone Corp filed Critical Hitachi Ltd
Priority to JP61030853A priority Critical patent/JPS62189847A/ja
Publication of JPS62189847A publication Critical patent/JPS62189847A/ja
Pending legal-status Critical Current

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  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はディジタル無線信号の復調装置に係り、特にオ
フセット・クワ−ドラチャー・フェイズ・シフト・キー
イング(以下、rOQPsKJと称す)変調された信号
からクロックを再成するに好適な二相データのクロック
選択装置に関する。
〔発明の背景〕
従来、−相データ信号からのクロック再生方法について
は、例えば電子通信学会発行の「衛星通信技術」(工学
博士官憲−監修、昭和55年11月10日初版発行)2
24頁に記載されているように、PLL等種々の再成回
路が知られている。
ところが、0QPSK変調された信号のよ5な二相デー
タ信号からクロックを再成する場合、そのままでは再成
されたクロックが正転クロックか反転クロックか識別で
きず、入力データの途中でデータを識別することが困難
であった。
〔発明の目的〕
本発明の目的は、二相データ信号から再成されたクロッ
クの位相を容易に限定できるようにして、入力データの
中心でデータを識別できる二相データクロック選択装置
を提供することにある。
〔発明の概要〕
本発明の特徴は、受信データの変化点と再成クロックの
変化点を含むパルスとを用いてカウンタなアップダウン
させ、このカウンタの出力により切替るフリップフロッ
プの−ON又は%17Fの出力に応じてクロックを選択
するようにした点にある。
〔発明の実施例〕
第1図に本発明による二相データクロック選択装置の一
実施例の構成を示すブロック図を、又第2図に各部の波
形を示す。第1図中、1及び2は変化点検出回路、3は
アップダウンパルス出力回路、4はアンドゲート、5は
アップダウンカウンタ、6はフリップフロップである。
また、7はクロック再成回路、8はウィンド出力作成回
路、9はウィンド出力選択回路である第3図は第1図の
アップダウンパルス出力回路3の一例を示す構成図であ
る。
以下、本実施例の動作を説明する。
まず、変化点検出回路1.2に各々1800位相が異な
る二相データ信号10.11が入力される。変化点検出
回路1.2は、信号10.11の変化点を検出し、変化
点パルス12.13を作成する。クロック再成回路7は
PLL又はタンク回路等から成り、変化点パルス12.
13から再成クロック14を作成する。再成クロック1
4は、第2図で示す(a)又は(b)のどちらが出力さ
れるかは初期状態により定まらないが、一度どちらかが
出力されはじめると、入力データがなくなるまで固定と
なる。以下、クロック再成回路7から第2図に示す再成
クロック14(a)か出力されている場合について説明
する。
ウィンド出力作成回路8は、再成クロック14(&)の
立上がりを含むパルス15−1及び立下がりを含むパル
ス15−2を作成してウィンド出力選択回路9に出力す
る。ウィンド出力選択回路9は、7リツプフロツプ6の
出力vIQ#又はXX1gに応じて、下表に示すように
選択窓パルス16−1及び16−2を切替える。
この選択窓パルス16−1.16−2はアップダウンパ
ルス出力回路3に入力され、変化点パルス12.13と
の組合せ論理によりアップパルス17又はダウンパルス
18が作成される。アップダウンカウンタ5はアップパ
ルス17、ダウンパルス18をカウントし、オーバーフ
ロ一時ニオーバーフローパルス19を出力してフリップ
フロップ6を反転させる。この時アップダウンカウンタ
5は、オーバーフローパルス19により自らクリアされ
る。なお、i−カウント値がオールゼロのときは、気0
〃レベルのオールゼロ検出信号20を出力し、このオー
ルゼロ検出信号とダウンパルス18をアンドゲート4に
通すことによりオールゼロ時カウントダウンを行なわな
いように構成されている。
以上の構成において、入力信号10.11に対して再成
クロック14と7リツプ70ツブ6の出力とは次の四通
りの状態が起り得るが、フリップフロップ6の切替えに
より再成クロックの位相を固定できる。
再成クロック147リツプフロツプ出力例えば、フリッ
プフロップ6の出力が気0〃で再成クロック14が第2
図で示す(a)の場合、選択窓パルス16−1は立上が
り窓パルス、16−2は立下がり窓パルスとなる0アツ
プダウンカウンタ5は、変化点パルス12及び13によ
りカウンタアップしオーバーフローとなる。このとき、
アップダウンカウンタ5はリセットされ、フリップフロ
ップ6は%11に切替わる。従って選択窓パルス16−
1は立下がり窓パルスに、16−2は立上がり窓パルス
に切替わり、変化点パルス12及び13によりアップダ
ウンカウンタ5はダウンのみとなる。ここでカランタ値
オールゼロ時はカウントダウンしないので、7リツプフ
ロツプ5の出力は%11で安定となる。
第1図及び第3図に示す実施例によれば、ウィンドパル
スの幅及びアップダウンカウンタの段数を調整すること
により、クロック選択までの時間及び対雑音特性を容易
に変更することができる。また、ハードウェアは論理回
路で構成できるので、小形IC化に適している。
〔発明の効果〕
本発明によれば、180°位相差のある二相データ信号
より構成されたクロックにおいて立上がりあるいは立下
がりのどちらに変化点があるかを識別できるので、入力
データの中心でデータの識別が可能となる。
【図面の簡単な説明】
第1図は本発明による二相データ選択装置の一実施例の
構成を示すブロック図、第2図は第1図に示すブロック
図の各部の波形を示す図、第3図は第1図のアップダウ
ンパルス出力回路の一例を示す構成図である。 l 、2 ae*++・変化点検出回路、3・・・・・
アップダウンパルス出力回路、4・・・・・アンドゲー
ト、5…軸アツプダウンカウンタ、6・・・・・フリッ
プフロップ、7・・・・・クロック構成回路、8・・・
・・ウィンド出力作成回路 9 assesウィンド出
力選択回路0

Claims (1)

    【特許請求の範囲】
  1. 1、180°異なった位相で送られてくる二相データ信
    号の変化点を検出する変化点検出回路と、該検出回路の
    検出結果からクロックを再成するクロック再成回路とを
    備えたものにおいて、上記クロック再成回路から再成ク
    ロックを入力してその立上がり及び立下がりを含むパル
    スを作成する回路と、該回路からのパルス及び上記検出
    回路からの検出結果をカウントするアップダウンカウン
    タと、該アップダウンカウンタの出力により切替るフリ
    ップフロップ、及び該フリップフロップの出力に応じて
    二相データのクロックを選択する選択回路とを設けたこ
    とを特徴とする二相データクロック選択装置。
JP61030853A 1986-02-17 1986-02-17 二相デ−タクロツク選択装置 Pending JPS62189847A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61030853A JPS62189847A (ja) 1986-02-17 1986-02-17 二相デ−タクロツク選択装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61030853A JPS62189847A (ja) 1986-02-17 1986-02-17 二相デ−タクロツク選択装置

Publications (1)

Publication Number Publication Date
JPS62189847A true JPS62189847A (ja) 1987-08-19

Family

ID=12315269

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61030853A Pending JPS62189847A (ja) 1986-02-17 1986-02-17 二相デ−タクロツク選択装置

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JP (1) JPS62189847A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6594331B1 (en) 1999-05-11 2003-07-15 Nec Electronics Corporation Two phase digital phase locked loop circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6594331B1 (en) 1999-05-11 2003-07-15 Nec Electronics Corporation Two phase digital phase locked loop circuit

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