TWI583187B - 資料處理方法及裝置 - Google Patents

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    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
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    • H04N21/43632—Adapting the video or multiplex stream to a specific local network, e.g. a IEEE 1394 or Bluetooth® network involving a wired protocol, e.g. IEEE 1394

Description

資料處理方法及裝置
本發明是有關於一種電子裝置，且特別是有關於一種資料處理方法及裝置。
近年來，隨著消費者對於多媒體資料品質的要求越來越高，多媒體資料傳輸介面的發展也日益蓬勃。當多媒體資料透過高解析度的介面傳輸時，常會使用高頻寬數位內容保護(High-Bandwidth Digital Content Protection，HDCP)來防止資料被竊取。當使用者想觀看被HDCP保護的資料時，必須使用內建HDCP金鑰的播放裝置以及顯示裝置。播放裝置與顯示裝置雙方必須經過一個互相交換金鑰的驗證過程後才能順利播放資料。若驗證過程中出現問題，被HDCP保護的資料在播放時可能會出現畫面解析度降低、聲音品質不佳或是不能播放等問題。一個HDCP金鑰組通常是由40個56位元的金鑰所組成。生產機台或測試機台可以依一位元接著一位元的方式，將這些金鑰寫入待測電路(例如播放裝置與/或顯示裝置)的記憶體中。
測試機台可以透過多個接腳將資料(例如HDCP金鑰或 其他資料)寫入待測電路的記憶體中，以便對所述待測電路進行功能測試。例如，圖1是所述測試機台與所述待測電路之間的傳統信號時序範例示意圖。為了進行功能測試，所述測試機台與所述待測電路之間配置了用來傳輸資料DATA1的資料接腳以及其他相關控制接腳，例如用來傳輸時脈信號CLK1的時脈接腳等。所述待測電路從時脈接腳接收時脈信號CLK1，以及從資料接腳接收資料DATA1。所述待測電路可以依據時脈信號CLK1的時序來取樣/閂鎖資料DATA1的位元值，進而在所述待測電路的內部產生對應的資料DATA2。除了時脈信號CLK1與資料DATA1之外，所述測試機台還會提供多個不同功能的編程信號(programing signal)給所述待測電路內部的記憶體。依據所述測試機台所輸出這些編程信號的控制，所述待測電路可以將資料DATA2寫入待測電路內部的記憶體中。因此，除了傳輸時脈信號CLK1的接腳與傳輸資料DATA1的接腳之外，所述測試機台與所述待測電路之間還要配置為數眾多的控制接腳來傳輸這些編程信號給待測電路內部的記憶體。
另一方面，所述待測電路(例如播放裝置與/或顯示裝置)的記憶體可以是任何形式的記憶元件/電路，例如一次性可編程(One-time programmable,OTP)記憶體或是其他非揮發性記憶體(non-volatile memory)。所述位元寫入操作(將這些金鑰寫入OTP記憶體)往往需要耗費大量時間。在將資料DATA2寫入OTP記憶體時，測試機台往往只能以一次一個位元的方式將資料DATA2 寫入OTP記憶體。當要寫入OTP記憶體的資料DATA2的資料量非常龐大時，例如要將由40個56位元金鑰所組成的一個HDCP金鑰組寫入OTP記憶體，甚至要將多個HDCP金鑰組寫入OTP記憶體，測試機台需要耗費大量的時間來將數量龐大的資料DATA2寫入OTP記憶體。在圖1所示實施例中，時脈信號CLK1的每一個週期的時間長度均為T1。為了能夠確保每一個位元有足夠時間來完成位元寫入操作，因此時脈信號CLK1的每一個週期的時間長度T1必須大於所述位元寫入操作的額定時間長度。
本發明提供一種資料處理方法及裝置，能夠減少將資料從外部傳輸至晶片內的時間與/或接腳。
本發明的資料處理方法包括：經由積體電路的接腳接收時脈信號；依據時脈信號的對應週期的時間長度來決定第一資料的位元值；以及根據時脈信號與第一資料來決定是否進行位元寫入操作，以將該位元值寫入記憶體中。
本發明的資料處理裝置包括轉換模組以及控制模組。轉換模組的第一端接收時脈信號。轉換模組依據時脈信號的對應週期的時間長度來決定第一資料的位元值。控制模組耦接轉換模組。依據時脈信號與第一資料，控制模組決定是否進行位元寫入操作，以將該位元值寫入記憶體。
基於上述，本發明實施例的資料處理方法以及資料處理 裝置藉由調變時脈信號的週期的時間長度，因此可以減少傳輸/處理資料的時間。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
300、500、700、800‧‧‧資料處理裝置
310、510、730‧‧‧轉換模組
320、520、740‧‧‧控制模組
330、530、750‧‧‧記憶體
540、760‧‧‧處理器
720‧‧‧調變單元
311、511、731‧‧‧過濾單元
313‧‧‧取樣單元
513、733‧‧‧解調變單元
710‧‧‧運算單元
CLK1、CLK2‧‧‧時脈信號
DATA1、DATA2、DATA3、DATA4、DATA5、DATA6‧‧‧資料
S201~S205‧‧‧步驟
T1、T2‧‧‧週期的時間長度
圖1是測試機台與待測電路之間的傳統信號時序範例示意圖。
圖2是依照本發明的一實施例說明一種資料處理方法的流程示意圖。
圖3是依照本發明第一實施例說明一種資料處理裝置的電路方塊示意圖。
圖4是依照本發明一實施例說明圖3所示資料處理裝置的信號時序示意圖。
圖5是依照本發明第二實施例說明一種資料處理裝置的電路方塊示意圖。
圖6是依照本發明另一實施例說明圖5所示資料處理裝置的信號時序示意圖。
圖7是依照本發明第三實施例說明一種資料處理裝置的電路方塊示意圖。
圖8是依照本發明第四實施例說明一種資料處理裝置所繪示 的電路方塊示意圖。
前述圖1說明了時脈信號CLK1的每一個週期的時間長度均為T1。為了能夠確保每一個位元有足夠時間來完成位元寫入操作，因此時脈信號CLK1的每一個週期的時間長度T1必須大於所述位元寫入操作的額定時間長度。無論如何，只有當一個位元值為第一邏輯值(即需要進行位元寫入操作的位元值)時，此位元值的週期時間才需要時間長度T1。當一個位元值為第二邏輯值(即不需要進行位元寫入操作的位元值)時，對於此位元值而言，具有時間長度T1的週期時間顯然太多了，因為此位元值不需要進行位元寫入操作。若可以縮短將資料DATA1傳入所述待測電路的傳輸時間，以及/或是可以縮短將資料DATA2寫入所述待測電路中OTP記憶體的操作時間，以及/或是可以減少將資料與相關控制信號傳輸至所述待測電路所需的接腳數量，則可以有效的節省成本。
圖2是依照本發明一實施例說明一種資料處理方法的流程示意圖。圖3是依照本發明第一實施例說明一種資料處理裝置300的電路方塊示意圖。資料處理裝置300包括轉換模組310、控制模組320以及記憶體330。圖4是依照本發明一實施例說明圖3所示資料處理裝置300的信號時序示意圖。請參照圖2、圖3與圖4，轉換模組310經由時脈接腳接收時脈信號CLK2(步驟S201)，而轉換模組310經由資料接腳接收資料DATA3。此資料DATA3 可以是任何形式或任何內容的資料信號，例如資料DATA3可以是加解密金鑰(例如HDCP金鑰或是其他加解密金鑰)。此時脈信號CLK2與資料DATA3可以是資料處理裝置300中的前級電路所提供，也可以是資料處理裝置300外部的電路(例如生產機台或測試機台)所提供。
時脈信號CLK2具有多個週期。轉換模組310可以依據時脈信號CLK2的對應週期的時間長度來決定資料DATA4的位元值(步驟S203)。例如，在本實施例中，資料處理裝置300可以依據時脈信號CLK2的時序(例如下降緣的時序)來取樣/閂鎖資料DATA3的位元值，進而在資料處理裝置300的內部產生對應的資料DATA4。
控制模組320耦接轉換模組310，以接收轉換模組310所輸出的資料DATA4與其他相關控制/觸發信號(在此省略而未繪示)。控制模組320根據時脈信號CLK2與資料DATA4而決定是否進行所述位元寫入操作。在本實施例中，控制模組320可以依據轉換模組310所提供的資料DATA4來對應產生多個不同功能的編程信號(programing signal)Sprog給記憶體330。例如，當資料DATA4的位元值為第一邏輯值(即需要進行位元寫入操作的位元值，例如邏輯1)時，控制模組320可以藉由編程信號Sprog的設定來對記憶體330中某個對應位元進行所述位元寫入操作，以便將第一邏輯值燒寫至記憶體330的所述對應位元。又例如，當資料DATA4的位元值為第二邏輯值(即不需要進行位元寫入操作 的位元值，例如邏輯0)時，控制模組320可以藉由調整此編程信號Sprog來使記憶體330中某個對應位元保持於初始態(即不進行所述位元寫入操作)，以便使記憶體330的所述對應位元保持於第二邏輯值(初始態)。因此，控制模組320可以根據時脈信號CLK2與資料DATA4而決定是否進行所述位元寫入操作，以將資料DATA4的位元值寫入記憶體330(步驟S205)。
所述記憶體330可以是任何形式的記憶元件/電路，例如一次可編程(One-time Programmable，OTP)記憶體或是其他非揮發性記憶體(non-volatile memory)。OTP記憶體可以利用電子熔絲(E-fuse)或是其他具有類似功能的記憶元件來記錄資料。例如，系統可以將電子熔絲的燒寫(trim)態(已被燒斷的狀態)的邏輯值定義為第一邏輯值(例如邏輯1)，而將電子熔絲的初始態(未被燒斷的狀態)的邏輯值定義為第二邏輯值(例如邏輯0)。在其他實施例中，所述第一邏輯值可以是邏輯0，而所述第二邏輯值可以是邏輯1。由於燒斷電子熔絲的過程是不可逆的，所以OTP記憶體中寫入的資訊是永久性的。
圖4所示實施例可以參照圖1的相關說明而類推之。不同於圖1所示實施例之處，在於圖4所示時脈信號CLK2的週期時間是經調變的。當資料DATA3的位元值為第一邏輯值(即需要進行位元寫入操作的位元值，例如邏輯1)時，此位元值的對應週期的時間長度為T1(如圖4所示)，其中時間長度T1必須大於所述位元寫入操作的額定時間長度。因此，控制模組320有足夠的 時間長度T1來進行所述位元寫入操作，以便將具有第一邏輯值的位元值燒寫至記憶體330。當資料DATA3的位元值為第二邏輯值(即不需要進行位元寫入操作的位元值，例如邏輯0)時，此位元值的對應週期的時間長度為T2(如圖4所示)，其中時間長度T2小於所述位元寫入操作的額定時間長度，因為此位元值不需要進行所述位元寫入操作。由於將時脈信號CLK2與資料DATA3中位元值為第二邏輯值的對應週期的時間長度縮短為T2，因此可以縮短將資料DATA3傳入轉換模組310的傳輸時間。更進一步，控制模組320可以依據資料DATA4的位元值而決定是否對記憶體330進行所述位元寫入操作。例如，當資料DATA4的位元值為第二邏輯值(即不需要進行位元寫入操作的位元值，例如邏輯0)時，控制模組320可以重設(reset)所述位元寫入操作的計時器，以提早結束目前的位元寫入操作，並定址下一個位元以便準備下一個位元寫入操作。因此，資料處理裝置300可以縮短將資料DATA4寫入記憶體330的操作時間。
轉換模組310可以用任何方式實現之。例如，在圖3所示的實施例中，轉換模組310中包括過濾單元311以及取樣單元313。在本發明中，過濾單元311例如是高通濾波器、帶通濾波器、低通濾波器或是其他濾波電路，而取樣單元313例如是閂鎖器、正反器或是其他取樣/閂鎖電路。
過濾單元311的第一端耦接至轉換模組310的時脈接腳以接收外部的時脈信號CLK2。接著，過濾單元311會過濾時脈信 號CLK2中的雜訊。取樣單元313耦接過濾單元311的第二端以接收過濾雜訊後的時脈信號CLK2。取樣單元313另耦接至轉換模組310的資料接腳以接收資料信號(例如資料DATA3)。取樣單元313會依據時脈信號CLK2的時序而取樣資料信號DATA3，以獲得並決定資料DATA4的邏輯值，並將資料DATA4傳遞至控制模組320。
在步驟S205中，在控制模組320接收到資料DATA4的邏輯值之後，控制模組320內部的計時器(或計數器)會開始計數一個等待時間，以便等待完成所述位元寫入操作。當資料DATA4的位元值為第一邏輯值(即需要進行位元寫入操作的位元值，例如邏輯1)時，直到計時器所計數的等待時間達到所述位元寫入操作的額定時間(例如數個微秒)之前，控制模組320不重新設定(reset)計時器所計數的等待時間，以便控制模組320可以對此位元值進行位元寫入操作，也就是將此位元值燒寫至記憶體330中。當資料DATA4的位元值為第二邏輯值(即不需要進行位元寫入操作的位元值，例如邏輯0)時，由於控制模組320不需要對此位元值進行位元寫入操作，因此控制模組32立即0重新設定計時器所計數的等待時間，以提早結束目前的位元寫入操作，並定址下一個位元以便控制模組320可以準備處理下一個位元值。因此，資料處理裝置300可以縮短將資料DATA4寫入記憶體330的操作時間。
於圖1所示範例中，傳統測試機台與傳統待測電路之間需要配置為數眾多的控制接腳來傳輸多個不同功能的編程信號 (或一組匯流排(bus)信號)給待測電路內部的記憶體。傳統測試機台可以藉由產生這些編程信號來控制待測電路內部的記憶體去進行位元寫入操作。然而，傳統測試機台需要花費很多時間將欲燒寫資料(例如測試樣本(test pattern))轉換為編程信號。在圖3與圖4所示實施例中，資料處理裝置300的前級電路(例如測試機台)只需要把欲燒寫資料依序排列於資料DATA3中，並將資料DATA3傳送給轉換模組310，轉換模組310就可以產生對應的資料DATA4給控制模組320。控制模組320可以依據資料DATA4來對應產生編程信號Sprog給記憶體330。也就是說，資料處理裝置300的前級電路(例如測試機台)不需要產生這些編程信號Sprog。因此，本實施例可以減少前級電路(例如測試機台)所需控制接腳的數量和節省將測試樣本轉換為對應編程信號的時間。另外，圖3與圖4所示實施例中資料處理裝置300的前級電路(例如測試機台)產生出的測試樣本資料量可以小於圖1實施例所示傳統測試機台產生出的測試樣本資料量。
上述資料處理裝置的實現方式不應受限於圖3所示實施例。例如，圖5是依照本發明第二實施例說明一種資料處理裝置500的電路方塊示意圖。資料處理裝置500包括轉換模組510、控制模組520、記憶體530以及處理器540。圖5所示轉換模組510、控制模組520與記憶體530可以參照圖3所示轉換模組310、控制模組320與記憶體330的相關說明而類推之。圖2的相關說明亦可適用於圖5所示實施例。不同於圖3所示實施例之處，在於圖5 所示實施例省略了圖3所示資料DATA3與相關資料接腳。
圖6是依照本發明另一實施例說明圖5所示資料處理裝置500的信號時序示意圖。圖6所示實施例可以參照圖4的相關說明而類推之。請參照圖2、圖5與圖6，於本實施例中，轉換模組510中包括過濾單元511以及解調變單元513。其中，經調變的時脈信號CLK2已載有資料(或資訊)。過濾單元511的第一端耦接轉換模組510的時脈接腳以接收外部的時脈信號CLK2(步驟S201)。過濾單元511會過濾時脈信號CLK2中的雜訊。過濾雜訊後的時脈信號CLK2經由過濾單元511的第二端傳遞至解調變單元513(例如：解調變器)。
解調變單元513的第一端耦接至過濾單元511的第二端以接收過濾雜訊後的時脈信號CLK2。解調變單元513可以對時脈信號CLK2進行解調變，以從時脈信號CLK2解調出資料DATA5(步驟S203)。當過濾雜訊後的時脈信號CLK2的對應週期的時間長度大於一個參考值時，解調變單元513產生並決定資料DATA5的位元值為第一邏輯值(即需要進行位元寫入操作的位元值，例如邏輯1)。當過濾雜訊後的時脈信號CLK2的對應週期的時間長度小於所述參考值時，解調變單元513產生並決定資料DATA5的位元值為第二邏輯值(即不需要進行位元寫入操作的位元值，例如邏輯0)。例如圖6所示，依據大於所述參考值的週期時間長度T1，解調變單元513產生並決定資料DATA5的對應位元值為邏輯1。依據小於所述參考值的週期時間長度T2，解調變單元513產生並 決定資料DATA5的對應位元值為邏輯0。
從時脈信號CLK2解調出資料DATA5後，解調變單元513將資料DATA5傳遞至控制模組520。控制模組520的輸入端耦接至解調變單元513以接收資料DATA5。控制模組520對資料DATA5進行位元寫入操作，以將資料DATA5的位元值燒寫至記憶體530(步驟S205)。控制模組520的操作方式與第一實施例中控制模組320的操作方式相同，不在此贅述。
在將資料DATA5寫入記憶體530後，處理器540便可以從記憶體530讀取並利用資料DATA5。例如，若資料DATA5包括HDCP金鑰，則處理器540便可以使用記錄於記憶體530內的HDCP金鑰去對視訊串流進行驗證、加密或解密。
在其他實施例中，經調變的時脈信號CLK2中所載的資料(或資訊)可以包括了加密過的HDCP金鑰。所述加密過的HDCP金鑰是事先採取可逆邏輯運算將原始HDCP金鑰加密後而製得。其中，所述加密過的HDCP金鑰中需要進行所述位元寫入操作的位元數量少於原始HDCP金鑰中需要進行該位元寫入操作的位元數量。解調變單元513從時脈信號CLK2解調出所述加密過的HDCP金鑰(資料DATA5)。在控制模組320將所述加密過的HDCP金鑰寫入記憶體530的過程中，因為需要進行所述位元寫入操作的位元數量已被減少，因此可以縮短將資料DATA5寫入記憶體530的操作時間。處理器540從記憶體530取出所述加密過的HDCP金鑰後，處理器540可以對加密過的HDCP金鑰進行所述可逆邏 輯運算，以便將所述加密過的HDCP金鑰還原為原始HDCP金鑰。在獲得原始HDCP金鑰後，處理器540便可以使用原始HDCP金鑰去對視訊串流進行驗證、加密或解密。所述可逆邏輯運算容後詳述。
於圖1所示範例中，傳統測試機台在將資料燒寫於待測電路內部的OTP記憶體或電子熔絲時，待測電路往往需要透過一組匯流排(bus)來接收傳統測試機台所產生的編程信號來控制位元寫入操作的進行。然而傳統測試機台需要花費很多時間將欲燒寫資料(例如測試樣本(test pattern))轉換為編程信號。在圖5與圖6所示實施例中，資料處理裝置500的前級電路(例如測試機台)只需要把載於時脈信號CLK2中的欲燒寫資料依序排列，並將載有資料的時脈信號CLK2傳送給轉換模組510，轉換模組510就可以解調時脈信號CLK2而產生出對應的資料DATA5給控制模組520。控制模組520可以依據資料DATA5來對應產生編程信號Sprog給記憶體530。也就是說，資料處理裝置500的前級電路(例如測試機台)不需要產生這些編程信號Sprog。因此，本實施例可以減少前級電路(例如測試機台)所需控制接腳的數量和節省將測試樣本轉換為對應編程信號的時間。另外圖5與圖6所示實施例中資料處理裝置500的前級電路(例如測試機台)產生出的測試樣本資料量也可以小於圖1實施例所示傳統測試機台產生出的測試樣本資料量。因為燒寫OTP記憶體或電子熔絲的控制匯流排信號有相關時序的關係，因此傳統作法需要把所有的時序 資訊描述在測試樣本中。在欲燒寫資料很大的情況下，往往測試樣本的資料量會變得很大。圖5與圖6所示作法只需要產生一個依次把欲燒寫資料填入的測試樣本，這可以大幅減少測試樣本的資料量。
圖7是依照本發明第三實施例說明一種資料處理裝置700的電路方塊示意圖。圖7所示實施例可以參照圖5與圖6的相關說明而類推之。資料處理裝置700包括運算單元710、調變單元720、轉換模組730、控制模組740、記憶體750以及處理器760。轉換模組730中包括過濾單元731以及解調變單元733。圖7所示轉換模組730、過濾單元731、解調變單元733、控制模組740、記憶體750以及處理器760可以分別參照圖5中轉換模組510、過濾單元511、解調變單元513、控制模組520、記憶體530以及處理器540的相關說明而類堆之。
請參照圖7，運算單元710的輸入端接收第二資料DATA6，並對第二資料DATA6進行可逆邏輯運算以產生第一資料DATA5，並將第一資料DATA5輸出至調變單元720。其中，第一資料DATA5中需要進行位元寫入操作的位元數量少於第二資料DATA6中需要進行位元寫入操作的位元數量。例如，假設記憶體750中記憶胞的初始態(未被燒斷的狀態)的邏輯值定義為邏輯0，而記憶體750中記憶胞的燒寫(trim)態(已被燒斷的狀態)的邏輯值定義為邏輯1，則資料DATA5中邏輯1的位元數量少於資料DATA6中邏輯1的位元數量。
調變單元720的輸入端耦接至運算單元710的輸出端，以接收資料DATA5。調變單元720的輸出端耦接至轉換模組730的時脈接腳，以提供時脈信號CLK2給轉換模組730。調變單元720定義了第一時間長度T1與第二時間長度T2，其中第一時間長度T1大於或等於將位元值(例如邏輯1)寫入記憶體750的所需時間，而第二時間長度T2小於第一時間長度T1。當資料DATA5的位元值表示需要進行位元的寫入操作時，調變單元720將時脈信號CLK2中的對應週期設定為第一時間長度T1。當資料DATA5的位元值表示不需要進行位元的寫入操作時，調變單元720將時脈信號CLK2中的對應週期設定為第二時間長度T2。調變後的時脈信號CLK2可以參照圖6的相關說明而類推之。
解調變單元733透過過濾單元731接收經調變的時脈信號CLK2後，可以從時脈信號CLK2中解調出資料DATA5，並將資料DATA5經由控制模組740燒寫入記憶體750。與資料DATA6相比，由於資料DATA5中邏輯1的位元數量已經減少，因此控制模組740可以減少將資料DATA5燒寫入記憶體750的操作時間。在完成資料DATA5的燒寫操作後，處理器760便可以使用在記憶體750內的資料DATA5。例如，處理器760可以使用與運算單元710相同的可逆邏輯運算，來將在記憶體750內的資料DATA5還原為資料DATA6。其中，資料DATA6可以是加解密金鑰，例如高頻寬數位內容保護(HDCP)金鑰或是其他加解密金鑰。
在本實施例中，運算單元710中可包括反相邏輯閘(NOT gate)、互斥或邏輯閘(XOR gate)、反互斥或邏輯閘(XNOR gate)或其他邏輯閘，以便進行所述可逆邏輯運算。以下舉例說明運算單元710對資料DATA6進行可逆邏輯運算後產生第一資料DATA5的不同實施例。
在一些實施例中，運算單元710可以提供運算金鑰，並且可以利用互斥或邏輯閘對資料DATA6與此運算金鑰進行互斥或邏輯運算，以產生資料DATA5。例如，假設資料DATA6包含「1100」、「1001」與「1101」，而所述運算金鑰為「1101」，則運算單元710利用所述運算金鑰「1101」分別與「1100」、「1001」、「1101」進行互斥或邏輯運算後產生資料DATA5為「0001」、「0100」與「0000」。資料DATA6中邏輯1的位元數量為7，而資料DATA5中邏輯1的位元數量為2。與資料DATA6相比，由於資料DATA5中邏輯1的位元數量已經減少，因此控制模組740可以減少將資料DATA5燒寫入記憶體750的操作時間。在完成資料DATA5的燒寫操作後，處理器760可以使用與運算單元710相同的可逆邏輯運算(互斥或邏輯運算)，來將在記憶體750內的資料DATA5還原為資料DATA6。例如，處理器760可以將在記憶體750內的「0001」、「0100」與「0000」(資料DATA5)分別與所述運算金鑰「1101」進行互斥或邏輯運算後產生「1100」、「1001」、「1101」。
又例如，假設資料DATA6包含「10011101」、「00010101」、「11001111」與「10000111」，而所述運算金鑰為「10011101」，則運算單元710利用所述運算金鑰「10011101」分別與「10011101」、 「00010101」、「11001111」與「10000111」進行互斥或邏輯運算後產生資料DATA5為「00000000」、「10001000」、「01010010」與「00011010」。資料DATA6中邏輯1的位元數量為5+3+6+4=18，而資料DATA6中邏輯1的位元數量為0+2+3+3=8。與資料DATA6相比，由於資料DATA5中邏輯1的位元數量已經減少，因此控制模組740可以減少將資料DATA5燒寫入記憶體750的操作時間。
在另一些實施例中，運算單元710可以將多個HDCP金鑰合併進行所述可逆邏輯運算。為方便解說，在此將假設一個HDCP金鑰為4個位元。假設8個HDCP金鑰分別為「1001」、「1101」、「0001」、「0101」、「1100」、「1111」、「1000」與「0111」，而所述運算金鑰為「1000 1101 0000 0101」，則運算單元710可以利用所述運算金鑰「1000 1101 0000 0101」分別與「1001 1101 0001 0101」與「1100 1111 1000 0111」進行互斥或邏輯運算後產生資料DATA5為「0001 0000 0001 0000」與「0100 0010 1000 0010」。與資料DATA6(即「1001 1101 0001 0101」與「1100 1111 1000 0111」)相比，由於資料DATA5(即「0001 0000 0001 0000」與「0100 0010 1000 0010」)中邏輯1的位元數量已經減少，因此控制模組740可以減少將資料DATA5燒寫入記憶體750的操作時間。
在又一些實施例中，運算單元710可以提供運算金鑰，並且可以利用反互斥或邏輯閘對資料DATA6與此運算金鑰進行反互斥或邏輯運算，以產生資料DATA5。
在另一些實施例中，運算單元710可以依據資料DATA6 中邏輯1的位元數量判斷是否進行所述可逆邏輯運算。若資料DATA6中需要進行位元寫入操作的位元數量大於一個參考數量，則運算單元710可以利用反相邏輯閘將資料DATA6進行反相邏輯運算，以產生資料DATA5。
圖8是依照本發明第四實施例說明一種資料處理裝置800的電路方塊示意圖。圖8所示實施例可以參照圖7的相關說明而類推之。不同於圖7所示實施例之處，在於圖8所示資料處理裝置800中省略了圖7所示運算單元710。也就是說，調變單元720直接將原始的資料DATA6(例如原始HDCP金鑰)載於時脈信號CLK2中。解調變單元733透過過濾單元731接收經調變的時脈信號CLK2後，可以從時脈信號CLK2中解調出原始的資料DATA6，並將資料DATA6經由控制模組740燒寫入記憶體750。在完成資料DATA6的燒寫操作後，處理器760便可以直接使用在記憶體750內的資料DATA6而不需要額外進行可逆邏輯運算。
綜上所述，本發明的一些實施例提供的資料處理方法及裝置可利用時脈信號CLK對應週期的時間長度來判斷位元值是否需要進行寫入操作，減少將位元值寫入記憶體的時間。另一方面，本發明的另一些實施例可利用可逆邏輯運算減少資料中需要進行位元寫入操作的位元數量，以進一步減少將位元值寫入記憶體的時間。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的 精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
S201~S205‧‧‧步驟

Claims (26)

  1. 一種資料處理方法，包括下列步驟：經由一接腳接收一時脈信號；對一原始資料進行一可逆邏輯運算，以產生一第一資料，其中該第一資料中需要進行一位元寫入操作的位元數量少於該原始資料中需要進行該位元寫入操作的位元數量，以及該第一資料的位元數量相同於該原始資料的位元數量；依據該時脈信號的一對應週期的一時間長度而決定該第一資料的一位元值；以及依據該時脈信號與該第一資料而決定是否對一記憶體進行該位元寫入操作。
  2. 如申請專利範圍第1項所述的資料處理方法，其中所述接收該時脈信號的步驟包括：過濾該時脈信號中的一雜訊。
  3. 如申請專利範圍第1項所述的資料處理方法，其中所述依據該時脈信號的該對應週期的該時間長度而決定該第一資料的該位元值的步驟包括：當該對應週期的該時間長度大於一參考值時，決定該位元值為一第一邏輯值；以及當該對應週期的該時間長度小於該參考值時，決定該位元值為一第二邏輯值。
  4. 如申請專利範圍第1項所述的資料處理方法，其中所述決 定是否進行該位元寫入操作的步驟包括：計數一等待時間，以等待該位元寫入操作之完成；當該第一資料的該位元值為一第一邏輯值時，直到該等待時間達到該位元寫入操作之額定時間之前不重設該等待時間，以對該位元值進行該位元寫入操作；以及當該第一資料的該位元值為一第二邏輯值時，不對該位元值進行該位元寫入操作並重設該等待時間，以處理下一個位元值。
  5. 如申請專利範圍第1項所述的資料處理方法，更包括：定義一第一時間長度與一第二時間長度，其中該第一時間長度大於或等於將該位元值寫入該記憶體的所需時間，而該第二時間長度小於該第一時間長度；當該第一資料的該位元值表示需要進行該位元寫入操作時，將該時脈信號的該對應週期設定為該第一時間長度；以及當該第一資料的該位元值表示不需要進行該位元寫入操作時’將該時脈信號的該對應週期設定為該第二時間長度。
  6. 如申請專利範圍第1項所述的資料處理方法，其中該可逆邏輯運算包括一反相邏輯運算、一互斥或邏輯運算或一反互斥或邏輯運算。
  7. 如申請專利範圍第6項所述的資料處理方法，其中該互斥或邏輯運算包括：對該原始資料與一運算金鑰進行該互斥或邏輯運算，以產生該第一資料。
  8. 如申請專利範圍第6項所述的資料處理方法，其中該反相邏輯運算包括：若該原始資料中需要進行該位元寫入操作的位元數量大於一參考數量，則將該原始資料進行該反相邏輯運算，以產生該第一資料。
  9. 如申請專利範圍第1項所述的資料處理方法，更包括：對該第一資料進行該可逆邏輯運算，以將該第一資料還原為該原始資料。
  10. 如申請專利範圍第1項所述的資料處理方法，其中該原始資料為一加解密金鑰。
  11. 如申請專利範圍第10項所述的資料處理方法，其中該加解密金鑰包括一高頻寬數位內容保護金鑰。
  12. 如申請專利範圍第1項所述的資料處理方法，其中該第一資料為一加解密金鑰。
  13. 如申請專利範圍第12項所述的資料處理方法，其中該加解密金鑰包括一高頻寬數位內容保護金鑰。
  14. 一種資料處理裝置，包括：一轉換模組，其一第一端接收一時脈信號，該轉換模組依據該時脈信號的一對應週期的一時間長度而決定該第一資料的一位元值；一控制模組，耦接該轉換模組，該控制模組依據該時脈信號與該第一資料而決定是否對一記憶體進行一位元寫入操作； 一調變單元，其輸出端耦接該轉換模組的該第一端以提供該時脈信號；以及一運算單元，其輸出端耦接至該調變單元的輸入端，該運算單元的一輸入端接收一原始資料，其中該運算單元對該原始資料進行一可逆邏輯運算，以產生該第一資料至該調變單元的該輸入端，其中該第一資料中需要進行該位元寫入操作的位元數量少於該原始資料中需要進行該位元寫入操作的位元數量，以及該第一資料的位元數量相同於該原始資料的位元數量。
  15. 如申請專利範圍第14項所述的資料處理裝置，其中該轉換模組包括：一過濾單元，耦接該轉換模組的該第一端以接收該時脈信號，該過濾單元過濾該時脈信號中的一雜訊；以及一取樣單元，耦接該轉換模組的一第二端以接收一資料信號，該取樣單元耦接該過濾單元以接收過濾該雜訊後的該時脈信號，其中該取樣單元依據該時脈信號的時序而取樣該資料信號，以獲得並決定該第一資料的邏輯值。
  16. 如申請專利範圍第14項所述的資料處理裝置，其中該轉換模組包括：一過濾單元，耦接該轉換模組的該第一端以接收該時脈信號，該過濾單元過濾該時脈信號中的一雜訊；以及一解調變單元，耦接該過濾單元以接收過濾該雜訊後的該時脈信號，其中當所述過濾該雜訊後的該時脈信號的該對應週期的 該時間長度大於一參考值時，該解調變單元產生並決定該第一資料的該位元值為一第一邏輯值，當所述過濾該雜訊後的該時脈信號的該對應週期的該時間長度小於該參考值時，該解調變單元產生並決定該第一資料的該位元值為一第二邏輯值。
  17. 如申請專利範圍第14項所述的資料處理裝置，其中該控制模組計數一等待時間，以等待該位元寫入操作之完成；當該第一資料的該位元值為一第一邏輯值時，該控制模組直到該等待時間達到該位元寫入操作之額定時間之前不重設該等待時間，以對該位元值進行該位元寫入操作；以及當該第一資料的該位元值為一第二邏輯值時，該控制模組不對該位元值進行該位元寫入操作並重設該等待時間，以處理下一個位元值。
  18. 如申請專利範圍第14項所述的資料處理裝置，其中該調變單元定義一第一時間長度與一第二時間長度；該第一時間長度大於或等於將該位元值寫入該記憶體的所需時間；該第二時間長度小於該第一時間長度；當該第一資料的該位元值表示需要進行該位元的該寫入操作時，該調變單元將該時脈信號的該對應週期設定為該第一時間長度；以及當該第一資料的該位元值表示不需要進行該位元的該寫入操作時，該調變單元將該時脈信號的該對應週期設定為該第二時間長度。
  19. 如申請專利範圍第18項所述的資料處理裝置，其中該運算單元包括一反相邏輯閘、一互斥或邏輯閘以及一反互斥或邏輯閘其中至少一種，以進行該可逆邏輯運算。
  20. 如申請專利範圍第19項所述的資料處理裝置，其中該運算單元提供一運算金鑰，以及該互斥或邏輯閘對該原始資料與該運算金鑰進行該互斥或邏輯運算，以產生該第一資料。
  21. 如申請專利範圍第19項所述的資料處理裝置，其中若該原始資料中需要進行該位元寫入操作的位元數量大於一參考數量，則將該原始資料進行該反相邏輯運算，以產生該第一資料。
  22. 如申請專利範圍第18項所述的資料處理裝置，更包括：一處理器，耦接至該記憶體以讀取該第一資料，並對該第一資料進行該可逆邏輯運算，以將該第一資料還原為該原始資料。
  23. 如申請專利範圍第18項所述的資料處理裝置，其中該原始資料為一加解密金鑰。
  24. 如申請專利範圍第23項所述的資料處理裝置，其中該加解密金鑰包括一高頻寬數位內容保護金鑰。
  25. 如申請專利範圍第14項所述的資料處理裝置，其中該第一資料為一加解密金鑰。
  26. 如申請專利範圍第25項所述的資料處理裝置，其中該加解密金鑰包括一高頻寬數位內容保護金鑰。
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