TWI607222B - 半導體裝置 - Google Patents

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Description

半導體裝置
本發明係關於具有測試電路的半導體裝置，更詳細來說，關於用以對半導體裝置進行測試模式之投入的測試電路。
於半導體裝置的製造中，出貨測試的效率化，係對於品質的維持及製造成本的削減有效的技術。作為測試的效率化的方法，也有具備使用者所使用之功能之外，僅測試時使用之測試模式功能的IC。在測試模式中，具有輸出內部波節狀態的功能、總括改寫記憶體IC的功能等，使用者所需之功能以外的特別功能，藉此，可謀求測試的效率化。該測試模式功能，係需要在不被使用者使用之狀態下實現的方法，必需考量測試模式不被錯誤投入的投入構造。作為測試模式的投入方法，有使用測試端子，實現測試模式功能的方法(例如參照專利文獻1)。
〔先前技術文獻〕 〔專利文獻〕
[專利文獻1]日本特開2007-67180號公報
然而，在追加測試端子的方法中，會增加使用者不需要的端子，不符合近年來的小面積化的傾向。
本發明係對於前述課題，揭示不增加測試端子，錯誤動作較少的測試模式的投入方法。
本發明之具有測試電路的半導體裝置，係設為如以下的構造。
一種半導體裝置，具備：暫時性保持與時脈訊號同步，從資料輸入端子輸入之命令資料，被串聯連接的複數資料暫存器、判別複數資料暫存器所輸出之資料是通常命令或測試命令，在資料是測試命令時，輸出測試命令訊號的命令解碼器、與時脈訊號同步，比較命令資料與資料輸出端子的資料，並輸出該檢測訊號的比較器、將比較器所輸出之檢測訊號，設為設定訊號的鎖存電路、及可根據鎖存電路所輸出之訊號，選擇是否輸出測試命令訊號的邏輯電路。
依據本發明，具有測試電路的半導體裝置，係可不設置測試用的端子，錯誤動作較少地進行測試模式投入。藉此，可減少端子數量，實現半導體裝置與安裝上的省面積化。
101‧‧‧時脈輸入端子
102‧‧‧資料輸入端子
103‧‧‧資料輸出端子
104‧‧‧資料暫存器
105‧‧‧暫存器群
106‧‧‧比較器
107‧‧‧鎖存器
108‧‧‧命令解碼器
109‧‧‧通常命令訊號
110‧‧‧邏輯電路
111‧‧‧測試命令訊號
112‧‧‧輸出緩衝器
206‧‧‧第二比較器
207‧‧‧鎖存器
SCK‧‧‧時脈
SDI‧‧‧命令資料
SDO‧‧‧資料
D_TEST‧‧‧測試命令截斷訊號
MIO，MIO1，MIO2‧‧‧輸出訊號
[圖1]本實施形態之具備測試電路的半導體裝置的構造圖。
[圖2]具備其他範例之測試電路的半導體裝置的構造圖。
[圖3]揭示半導體裝置的通常時之動作的訊號波形。
[圖4]本實施形態的測試電路所致之測試模式投入時的訊號波形。
[圖5]本實施形態之其他範例的測試電路所致之測試模式投入時的訊號波形。
圖1係本實施形態之具備測試電路的半導體裝置的構造圖。
本實施形態之半導體裝置的電路構造，係具備時脈輸入端子101、資料輸入端子102、資料輸出端子103、具備複數資料暫存器104的暫存器群105、比較器106、鎖 存器107、命令解碼器108、輸出緩衝器112。
暫存器群105係具備被串聯連接之資料暫存器104，暫時保持並輸出與被輸入至時脈輸入端子101的時脈SCK同步，資料輸入端子102的命令資料SDI之值。命令解碼器108係根據暫存器群105所輸出的資料之值，判別預先訂定之通常命令及測試命令。比較器106係與時脈SCK的上揚同步，比較資料輸入端子102的命令資料SDI與資料輸出端子103的資料SDO。鎖存器107係輸入比較器106的輸出訊號MIO，輸出測試命令截斷訊號D_TEST。資料輸出端子103係具備輸出緩衝器112。
針對本實施形態之具備測試電路的半導體裝置的動作進行說明。
圖3係揭示半導體裝置的通常時之動作的訊號波形。
對時脈輸入端子101，輸入時脈SCK。對資料輸入端子102，與時脈SCK同步，輸入通常命令的命令資料SDI。命令資料SDI係從暫存器群105輸出，藉由命令解碼器108被判斷為通常命令。然後，半導體裝置係遵從通常命令來決定該動作。
於通常時的動作中，資料輸入端子102與資料輸出端子103係彼此獨立，或藉由阻抗而連接，所以，在半導體裝置接收命令的狀態中，資料輸入端子與資料輸出端子之值一致，或重複不一致與一致。比較器106係與時脈SCK的上揚同步，比較資料輸入端子102的命令資料SDI與資料輸出端子103的資料SDO，在資料一致 時，將輸出訊號MIO設定為例如高位準。鎖存器107係藉由輸出訊號MIO設定，以不輸出測試命令訊號111之方式對邏輯電路110輸出測試命令截斷訊號D_TEST。
如以上所說明般，於通常時，被輸入至資料輸入端子102之通常命令的命令資料SDI利用命令解碼器108解碼，作為通常命令訊號109來輸出。然後，邏輯電路110係不輸出測試命令訊號111，所以，半導體裝置維持通常動作。
圖4係本實施形態的測試電路所致之測試模式投入時的訊號波形。
將半導體裝置投入至測試模式時，將與時脈SCK同步之測試命令的命令資料SDI輸入至資料輸入端子102，且將在時脈SCK的上揚時與測試命令不一致的資料SDO，輸入至資料輸出端子103。比較器106係比較資料輸入端子與資料輸出端子的資料，但是，因不一致的狀態經常持續，所以，測試命令截斷訊號D_TEST不會被輸出。然後，命令解碼器108係命令資料SDI判別為測試命令的話，從邏輯電路110輸出測試命令訊號111，可將半導體裝置投入至測試模式。
再者，本實施形態之測試電路的比較器106係以比較命令資料SDI與資料SDO，在資料不一致時，將輸出訊號MIO設定為例如高位準之方式構成亦可。其他訊號的邏輯也只要滿足功能的話，並不特別被限定於圖3及圖4。
圖2係具備其他範例之測試電路的半導體裝置的構造圖。
圖2的測試電路係追加第二比較器206，將鎖存器107變更為鎖存器207。
第二比較器206係在時脈SCK的下挫時，比較資料輸入端子102的命令資料SDI與資料輸出端子103的資料SDO，在該等資料不一致時，將輸出訊號MIO2設定為例如高位準。鎖存器207係輸入比較器106的輸出訊號MIO1與第二比較器206的輸出訊號MIO2，在任一為高位準時，輸出測試命令截斷訊號D_TEST。
圖5係本實施形態之其他範例的測試電路所致之測試模式投入時的訊號波形。
將半導體裝置投入至測試模式時，將與時脈SCK同步之測試命令輸入至資料輸入端子102，且將在時脈SCK的上揚時與測試命令不一致，在時脈SCK的下挫時與測試命令一致的資料SDO，輸入至資料輸出端子103。比較器106係比較資料輸入端子與資料輸出端子的資料，但是，因不一致的狀態經常持續，所以，測試命令截斷訊號D_TEST不會被輸出。比較器206係比較資料輸入端子與資料輸出端子的資料，但是，因一致的狀態經常持續，所以，測試命令截斷訊號D_TEST不會被輸出。所以，命令解碼器108係命令資料SDI判別為測試命令的話，從邏輯電路110輸出測試命令訊號111，可將半導體裝置投入至測試模式。
依據本實施形態之具備測試電路的半導體裝置，更可減少錯誤動作。
如以上所說明般，依據本實施形態之具備測試電路的半導體裝置，可提供不需要為了將半導體裝置投入至測試模式而追加新的端子，進而，測試模式投入方法是錯誤動作的可能性少，信賴性高的半導體裝置。
再者，本實施形態之測試電路的比較器106與第二比較器206設定輸出訊號MIO1與輸出訊號MIO2的條件，及其他訊號的邏輯只要滿足功能的話，並不特別被限定於圖5。
101‧‧‧時脈輸入端子
102‧‧‧資料輸入端子
103‧‧‧資料輸出端子
104‧‧‧資料暫存器
105‧‧‧暫存器群
106‧‧‧比較器
107‧‧‧鎖存器
108‧‧‧命令解碼器
109‧‧‧通常命令訊號
110‧‧‧邏輯電路
111‧‧‧測試命令訊號
112‧‧‧輸出緩衝器
SCK‧‧‧時脈
SDI‧‧‧命令資料
SDO‧‧‧資料
D_TEST‧‧‧測試命令截斷訊號
MIO‧‧‧輸出訊號

Claims (3)

  1. 一種半導體裝置，其特徵為具備：時脈輸入端子，係輸入時脈訊號；命令資料輸入端子，係輸入命令資料；資料輸出端子，係輸出資料；複數資料暫存器，係將與前述時脈訊號同步，從前述資料輸入端子輸入之前述命令資料，予以暫時性保持，且被串聯連接；命令解碼器，係判別前述複數資料暫存器所輸出之資料是通常命令或測試命令，在前述資料是測試命令時，輸出測試命令訊號；比較器，係與前述時脈訊號同步，比較被輸入至前述資料輸入端子的命令資料與前述資料輸出端子的資料，並輸出該檢測訊號；鎖存器，係將前述比較器所輸出之檢測訊號，設為設定訊號；及邏輯電路，係可根據前述鎖存器所輸出之訊號，選擇是否輸出前述測試命令訊號。
  2. 如申請專利範圍第1項所記載之半導體裝置，其中，前述比較器，係在前述時脈訊號的上揚時，比較被輸入至前述資料輸入端子的命令資料與前述資料輸出端子的資料。
  3. 如申請專利範圍第2項所記載之半導體裝置，其 中，具備：第二比較器，係在前述時脈訊號的下挫時，比較被輸入至前述資料輸入端子的命令資料與前述資料輸出端子的資料；前述鎖存器，係將前述比較器所輸出之檢測訊號與前述第二比較器所輸出之檢測訊號，設為設定訊號。
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