CN108536423A - 随机数据产生电路、存储器存储装置及随机数据产生方法 - Google Patents
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Abstract
本发明提供一种随机数据产生电路，其包括相位差检测电路及随机数据输出电路。所述相位差检测电路检测第一时脉信号与第二时脉信号的相位差并输出相位差信息。所述随机数据输出电路连接所述相位差检测电路，并且根据所述相位差信息输出随机数据。藉此，可产生理想且不可预测的随机数据。本发明另提供一种存储器存储装置及随机数据产生方法。
Description
技术领域
本发明涉及一种随机数据产生电路，尤其涉及一种随机数据产生电路、存储器存储装置及随机数据产生方法。
背景技术
数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费个对储存媒体的需求也急速增加。由于可复写式非易失性存储器模块(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。
为了数据安全，存储器存储装置通常会利用随机数据来加密所储存的数据。传统上产生随机数据的作法之一是通过数据时脉信号的时脉抖动(jitter)来产生随机数据。一般来说，数据时脉信号常会因为电路噪音影响而在输出数据时脉信号的时脉边缘(edge)发生时脉抖动的情形。因此，在对数据时脉信号取样时，会因时脉抖动而发生不确定性的输出。进而，存储器存储装置可使用此些不确定性的输出来产生随机数据，并且利用所产生的随机数据来加密所储存的数据。然而，由于时脉抖动在整个数据时脉信号中所占的比例甚小，因此在取样时容易发生确定性的输出，导致产生不理想的随机数据。
此外，若先将电路系统中产生两个电压的电路置于电路的介稳定状态并在特定时间点同时释放此两个电压，此两个电压会因为噪音的影响而在每次释放时会有不同的电压变化。因此，存储器存储装置还可通过上述电压变化的不确定性来产生随机数据。然而，此种方法却存在容易预测的不良效果。
发明内容
本发明提供一种随机数据产生电路、存储器存储装置及随机数据产生方法，可产生理想且不易预测的随机数据。
本发明的一范例实施例提供一种随机数据产生电路，其包括相位差检测电路及随机数据输出电路。所述相位差检测电路用以检测第一时脉信号与第二时脉信号的相位差信息。所述随机数据输出电路连接所述相位差检测电路，并且根据所述相位差信息输出随机数据。
在本发明的一范例实施例中，所述相位差检测电路包括取样时脉产生电路与取样电路。所述取样时脉产生电路用以根据初始信号产生多个取样时脉信号。所述取样电路连接至所述取样时脉产生电路并且基于所述多个取样时脉信号来取样所述第一时脉信号与所述第二时脉信号并产生相位识别信号。
在本发明的一范例实施例中，所述取样时脉产生电路包括多个缓冲单元。所述多个缓冲单元彼此串接，并且用以延迟所述初始信号以输出所述多个取样时脉信号。
在本发明的一范例实施例中，所述取样电路包括第一取样模块与第二取样模块。所述第一取样模块连接至所述取样时脉产生电路并且用以基于所述多个取样时脉信号中的第一取样时脉信号来取样所述第一时脉信号与所述第二时脉信号。所述第二取样模块连接至所述取样时脉产生电路并且用以基于所述多个取样时脉信号中的第二取样时脉信号来取样所述第一时脉信号与所述第二时脉信号。所述第一取样时脉信号与所述第二取样时脉信号之间具有预设相位差。
在本发明的一范例实施例中，所述第一取样模块包括第一子取样电路、第二子取样电路与逻辑电路。所述第一子取样电路，用以基于所述第一取样时脉信号的第一时脉边缘来取样所述第一时脉信号并输出第一取样结果。所述第二子取样电路，用以基于所述第一取样时脉信号的所述第一时脉边缘来取样所述第二时脉信号并输出第二取样结果。逻辑电路，连接至所述第一取样电路与所述第二取样电路并且用以根据所述第一取样结果与所述第二取样结果产生所述相位识别信号。
在本发明的一范例实施例中，所述相位差检测电路还包括相位差识别电路，连接至所述取样电路并且用以根据所述相位识别信号产生所述相位差信息。
在本发明的一范例实施例中，所述随机数据输出电路包括决策电路，连接至所述相位差检测电路。若所述相位差信息符合第一条件，所述决策电路输出第一位元值。若所述相位差信息符合第二条件，所述决策电路输出第二位元值。所述第一位元值不同于所述第二位元值。
在本发明的一范例实施例中，所述相位差包括第一相位差与第二相位差，并且所述第一相位差不同于所述第二相位差。所述第一相位差与所述第二相位差之间的差值对应于所述第一时脉信号与所述第二时脉信号的至少其中之一的时脉抖动。
在本发明的一范例实施例中，所述相位差的评估单位与所述时脉抖动的抖动单位一致。
本发明的另一范例实施例提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块、存储器控制电路单元。所述连接接口单元用以连接至主机系统，并且包括随机数据产生电路。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述随机数据产生电路包括相位差检测电路与随机数据输出电路。所述相位差检测电路用以检测第一时脉信号与第二时脉信号的相位差并输出相位差信息。所述随机数据输出电路连接所述相位差检测电路并且用以根据所述相位差信息输出随机数据。
在本发明的一范例实施例中，所述相位差检测电路包括取样时脉产生电路与取样电路。所述取样时脉产生电路用以根据初始信号产生多个取样时脉信号。所述取样电路连接至所述取样时脉产生电路并且基于所述多个取样时脉信号来取样所述第一时脉信号与所述第二时脉信号并产生相位识别信号。
在本发明的一范例实施例中，所述取样时脉产生电路包括多个缓冲单元。所述多个缓冲单元彼此串接，并且用以延迟所述初始信号以输出所述多个取样时脉信号。
在本发明的一范例实施例中，所述取样电路包括第一取样模块与第二取样模块。所述第一取样模块连接至所述取样时脉产生电路并且用以基于所述多个取样时脉信号中的第一取样时脉信号来取样所述第一时脉信号与所述第二时脉信号。所述第二取样模块连接至所述取样时脉产生电路并且用以基于所述多个取样时脉信号中的第二取样时脉信号来取样所述第一时脉信号与所述第二时脉信号。所述第一取样时脉信号与所述第二取样时脉信号之间具有预设相位差。
在本发明的一范例实施例中，所述第一取样模块包括第一子取样电路、第二子取样电路与逻辑电路。所述第一子取样电路，用以基于所述第一取样时脉信号的第一时脉边缘来取样所述第一时脉信号并输出第一取样结果。所述第二子取样电路，用以基于所述第一取样时脉信号的所述第一时脉边缘来取样所述第二时脉信号并输出第二取样结果。逻辑电路，连接至所述第一取样电路与所述第二取样电路并且用以根据所述第一取样结果与所述第二取样结果产生所述相位识别信号。
在本发明的一范例实施例中，所述相位差检测电路还包括相位差识别电路，连接至所述取样电路并且用以根据所述相位识别信号产生所述相位差信息。
在本发明的一范例实施例中，所述随机数据输出电路包括决策电路，连接至所述相位差检测电路。若所述相位差信息符合第一条件，所述决策电路输出第一位元值。若所述相位差信息符合第二条件，所述决策电路输出第二位元值。所述第一位元值不同于所述第二位元值。
在本发明的一范例实施例中，所述相位差包括第一相位差与第二相位差，并且所述第一相位差不同于所述第二相位差。所述第一相位差与所述第二相位差之间的差值对应于所述第一时脉信号与所述第二时脉信号的至少其中之一的时脉抖动。
在本发明的一范例实施例中，所述相位差的评估单位与所述时脉抖动的抖动单位一致。
本发明的另一范例实施例提供一种随机数据产生方法，其用于存储器存储装置。所述随机数据产生方法包括检测第一时脉信号与第二时脉信号的相位差并输出相位差信息；以及根据所述相位差信息输出随机数据。
在本发明的一范例实施例中，上述的检测所述第一时脉信号与所述第二时脉信号的所述相位差信息的步骤包括：根据初始信号产生多个取样时脉信号；以及基于所述多个取样时脉信号来取样所述第一时脉信号与所述第二时脉信号并产生相位识别信号。
在本发明的一范例实施例中，上述的根据所述初始信号产生所述多个取样时脉信号的步骤包括：延迟所述初始信号以输出所述多个取样时脉信号。
在本发明的一范例实施例中，上述的基于所述多个取样时脉信号来取样所述第一时脉信号与所述第二时脉信号并产生所述相位识别信号的步骤包括：基于所述多个取样时脉信号中的第一取样时脉信号来取样所述第一时脉信号与所述第二时脉信号；以及基于所述多个取样时脉信号中的第二取样时脉信号来取样所述第一时脉信号与所述第二时脉信号。所述第一取样时脉信号与所述第二取样时脉信号之间具有预设相位差。
在本发明的一范例实施例中，上述的基于所述多个取样时脉信号中的所述第一取样时脉信号来取样第一时脉信号与所述第二时脉信号的步骤包括：基于所述第一取样时脉信号的第一时脉边缘来取样所述第一时脉信号并输出第一取样结果；基于所述第一取样时脉信号的所述第一时脉边缘来取样所述第二时脉信号并输出第二取样结果；以及根据所述第一取样结果与所述第二取样结果产生所述相位识别信号。
在本发明的一范例实施例中，上述的随机数据产生方法还包括根据所述相位识别信号产生所述相位差信息。
在本发明的一范例实施例中，上述的根据所述相位差信息输出所述随机数据的步骤包括：若所述相位差信息符合第一条件，输出第一位元值；以及若所述相位差信息符合第二条件，输出第二位元值。所述第一位元值不同于所述第二位元值。
在本发明的一范例实施例中，所述相位差包括第一相位差与第二相位差，并且所述第一相位差不同于所述第二相位差。所述第一相位差与所述第二相位差之间的差值对应于所述第一时脉信号与所述第二时脉信号的至少其中之一的时脉抖动。
在本发明的一范例实施例中，所述相位差的评估单位与所述时脉抖动的抖动单位一致。
基于上述，所述随机数据产生电路可以利用不同相位的多个取样时脉信号来取样至少两个时脉信号，并且根据所产生的相位识别信号来输出相位差信息。由于所述至少两个时脉信号之间的相位差因时脉抖动的关系会有多种可能的相位差值，随机数据产生电路因此可利用不同的相位差值来产生随机数据。如此一来，所输出的随机数据是由时脉抖动来决定，因此在本发明的电路架构下可以产生理想且不可预测的随机数据。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是根据本发明的一范例实施例所显示的随机数据产生电路的示意图；
图2是根据本发明的一范例实施例所显示的随机数据产生电路的示意图；
图3是根据本发明的一范例实施例所显示的取样模块的示意图；
图4是根据本发明的一范例实施例所显示的产生相位识别信号的示意图；
图5是根据本发明的一范例实施例所显示的时脉信号发生时脉抖动的示意图；
图6是根据本发明的一范例实施例所显示的相位差信息与时脉抖动的关系示意图；
图7是根据本发明的一范例实施例所显示的随机数据产生电路的等效电路示意图；
图8是根据本发明的一范例实施例所显示的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；
图9是根据本发明的另一范例实施例所显示的主机系统、存储器存储装置及I/O装置的示意图；
图10是根据本发明的另一范例实施例所显示的主机系统与存储器存储装置的示意图；
图11是根据本发明的一范例实施例所显示的存储器存储装置的概要方块图；
图12是根据本发明的一范例实施例所显示的随机数据产生方法的流程图。
附图标记说明：
10、70：随机数据产生电路
11：相位差检测电路
12：随机数据输出电路
21、71：取样时脉产生电路
22、72：取样电路
22(1)～22(n)、22(i)、722(1)～722(n)：取样模块
23、73：相位差识别电路
24、74：决策电路
31、32：子取样电路
33：逻辑电路
CLK_ini、CLK_1、CLK_2、CLK、CLK_J：时脉信号
CLK_S(1)～CLK_S(n)、CLK_S(i)：取样时脉信号
PEI、PEI_(1)～PEI_(3)：相位差信息
PE_S：预设相位差
RD：随机数据
PIS：相位识别信号
PIS_i、PIS_1～PIS_n：相位识别子信号
SR_1、SR_2、SR_1(1)～SR_1(n)、SR_2(1)～SR_2(n)：取样结果
P1～P3、P1’～P3’：脉波
E1～E6、E1’～E6’：时脉边缘
PW1～PW3、PW1’～PW3’：脉波宽度
RE_11～RE_13、RE_21～RE_23：上升缘
JU：时脉抖动单位
EU：评估单位
810、1031：存储器存储装置
811、1030：主机系统
8110：系统总线
8111：处理器
8112：随机存取存储器
8113：唯读存储器
8114：数据传输接口
812：输入/输出(I/O)装置
920：主机板
9201：随身盘
9202：存储卡
9203：固态硬盘
9204：无线存储器存储装置
9205：全球定位系统模块
9206：网络接口卡
9207：无线传输装置
9208：键盘
9209：荧幕
9210：喇叭
1032：SD卡
1033：CF卡
1034：嵌入式存储装置
1035：嵌入式多媒体卡
1036：嵌入式多芯片封装存储装置
1102：连接接口单元
1104：存储器控制电路单元
1106：可复写式非易失性存储器模块
S1201：步骤(检测第一时脉信号与第二时脉信号的相位差并输出相位差信息)
S1203：步骤(根据相位差信息输出随机数据)
具体实施方式
以下提出多个范例实施例来说明本发明，然而本发明不仅限于所例示的多个范例实施例。又范例实施例之间也允许有适当的结合。在本案说明书全文(包括申请专利范围)中所使用的“连接”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置连接于第二装置，则应所述被解释成所述第一装置可以直接连接于所述第二装置，或个所述第一装置可以通过其他装置或某种连接手段而间接地连接至所述第二装置。此外，“信号”一词可指至少一电流、电压、电荷、温度、数据、或任何其他一或多个信号。
图1是根据本发明的一范例实施例所显示的随机数据产生电路的示意图。
请参照图1，随机数据产生电路10包括相位差检测电路11与随机数据输出电路12。
相位差检测电路11用以检测一时脉信号(也称为第一时脉信号)CLK_1与另一时脉信号(也称为第二时脉信号)CLK_2的相位差并输出相位差信息PEI。例如，相位差信息PEI是对应于时脉信号CLK_1与CLK_2之间的相位差而产生的。在一范例实施例中，时脉信号CLK_1与时脉信号CLK_2是由同一个振荡器(oscillator)产生。而在另一范例实施例中，时脉信号CLK_1与时脉信号CLK_2则是由不同的振荡器产生。在一范例实施例中，所述振荡器是设置在随机数据产生电路10内。而在另一范例实施例中，所述振荡器则是设置在随机数据产生电路10外。在一范例实施例中，时脉信号CLK_1的频率相同于时脉信号CLK_2的频率。例如，时脉信号CLK_1与时脉信号CLK_2可能是基于同一个基础频率而产生的。或个，在另一范例实施例中，时脉信号CLK_1的频率不同于时脉信号CLK_2的频率。例如，时脉信号CLK_1可能是基于某一个基础频率(也称为第一基础频率)而产生，时脉信号CLK_2可能是基于另一个基础频率(也称为第二基础频率)而产生，且第一基础频率不同于第二基础频率。
随机数据输出电路12连接相位差检测电路11并且用以根据相位差信息PEI输出随机数据RD。具体来看，在输出时脉信号CLK_1与CLK_2的过程中，时脉信号CLK_1与CLK_2的至少其中之一可能受到噪音干扰而发生时脉抖动。这个时脉抖动会使得时脉信号CLK_1的相位和/或时脉信号CLK_2的相位发生随机的变化。基于时脉信号CLK_1的相位和/或时脉信号CLK_2的相位发生随机的变化，时脉信号CLK_1与CLK_2之间的相位差也会发生随机的变化。因此，在相位差检测电路11根据所检测到的相位差输出相应的相位差信息PEI之后，随机数据输出电路12根据相位差信息PEI输出的随机数据RD也将是随机的(或不可预测的)。
图2是根据本发明的另一范例实施例所显示的随机数据产生电路的示意图。
请参照图2，相位差检测电路11包括取样时脉产生电路21、取样电路22及相位差识别电路23。
取样时脉产生电路21用以根据初始信号CLK_ini产生多个取样时脉信号CLK_S(1)～CLK_S(n)。在本范例实施例中，取样时脉信号CLK_S(j)～CLK_S(j+1)之间具有一预设相位差，其中0<j<n，且j为正整数。例如，取样时脉信号CLK_S(1)与CLK_S(2)之间、取样时脉信号CLK_S(2)与CLK_S(3)之间以及取样时脉信号CLK_S(n-1)与CLK_S(n)之间都具有相同的预设相位差。此外，在另一范例实施例中，取样时脉信号CLK_S(k-1)～CLK_S(k)之间的预设相位差与取样时脉信号CLK_S(k)～CLK_S(k+1)之间的预设相位差也可能不同，其中1<k<n，且k为正整数。例如，取样时脉信号CLK_S(1)与CLK_S(2)之间的相位差可能不同于取样时脉信号CLK_S(2)与CLK_S(3)之间的相位差，和/或取样时脉信号CLK_S(n-2)与CLK_S(n-1)之间的相位差可能不同于取样时脉信号CLK_S(n-1)与CLK_S(n)之间的相位差。
取样电路22连接至取样时脉产生电路21并且用以接收时脉信号CLK_1、时脉信号CLK_2以及取样时脉信号CLK_S(1)～CLK_S(n)。取样电路22会基于取样时脉信号CLK_S(1)～CLK_S(n)来取样时脉信号CLK_1与时脉信号CLK_2并产生相位识别信号PIS。
在本范例实施例中，取样电路22包括多个取样模块22(1)～22(n)。取样模块22(1)～22(n)中的每一个取样模块会基于取样时脉信号CLK_S(1)～CLK_S(n)中的一个特定取样时脉信号来取样时脉信号CLK_1与时脉信号CLK_2并输出相应的取样结果。例如，取样模块22(1)会接收时脉信号CLK_1、时脉信号CLK_2及取样时脉信号CLK_S(1)并基于取样时脉信号CLK_S(1)来取样时脉信号CLK_1与时脉信号CLK_2；取样模块22(2)会接收时脉信号CLK_1、时脉信号CLK_2及取样时脉信号CLK_S(2)并基于取样时脉信号CLK_S(2)来取样时脉信号CLK_1与时脉信号CLK_2；并且取样模块22(n)会接收时脉信号CLK_1、时脉信号CLK_2及取样时脉信号CLK_S(n)并基于取样时脉信号CLK_S(n)来取样时脉信号CLK_1与时脉信号CLK_2。然后，取样电路22会根据取样模块22(1)～22(n)的取样结果产生相位识别信号PIS。在一范例实施例中，取样模块22(1)～22(n)中的某一个取样模块称为第一取样模块，而取样模块22(1)～22(n)中的另一个取样模块称为第二取样模块。
图3是根据本发明的一范例实施例所显示的取样模块的示意图。须注意的是，在图3的范例实施例中，是以取样模块22(i)来进行说明(0<i<n+1，且i为正整数)，且取样模块22(i)可以是指取样模块22(1)～22(n)中的任一个。
请参照图3，取样模块22(i)包括子取样电路(也称为第一子取样电路)31、子取样电路(也称为第二子取样电路)32及逻辑电路33。取样模块22(i)用以接收时脉信号CLK_1、时脉信号CLK_2及取样时脉信号CLK_S(i)并且基于取样时脉信号CLK_S(i)来取样时脉信号CLK_1与时脉信号CLK_2。
具体而言，子取样电路31会基于取样时脉信号CLK_S(i)来取样时脉信号CLK_1，而子取样电路32会基于取样时脉信号CLK_S(i)来取样时脉信号CLK_2。例如，在接收到取样时脉信号CLK_S(i)之后，子取样电路31与子取样电路32会基于取样时脉信号CLK_S(i)中的同一个时脉边缘(也称为第一时脉边缘)来取样时脉信号CLK_1与时脉信号CLK_2。然后，子取样电路31会输出取样结果(也称为第一取样结果)SR_1，并且子取样电路32会输出取样结果(也称为第二取样结果)SR_2。
逻辑电路33连接至子取样电路31与子取样电路32并且用以根据取样结果SR_1与取样结果SR_2来产生相位识别子信号PIS_i。具体来看，逻辑电路33会对取样结果SR_1与取样结果SR_2执行一逻辑操作以产生相位识别子信号PIS_i。例如，逻辑电路33可对所接收的取样结果SR_1与取样结果SR_2执行异或(XOR)等逻辑操作并输出一逻辑值作为相位识别子信号PIS_i。以异或(XOR)操作为例，若取样结果SR_1与取样结果SR_2对应于不同的逻辑状态(例如，取样结果SR_1为逻辑“1”而取样结果SR_2为逻辑“0”，或者取样结果SR_1为逻辑“0”而取样结果SR_2为逻辑“1”)，则逻辑电路33会输出对应于逻辑值“1”的相位识别子信号PIS_i；另一方面，若取样结果SR_1与取样结果SR_2为相同的逻辑状态(例如，取样结果SR_1与取样结果SR_2都为逻辑“0”，或者取样结果SR_1与取样结果SR_2都为逻辑“1”)，则逻辑电路33会输出对应于逻辑值“0”的相位识别子信号PIS_i。然而，在其他范例实施例中，逻辑电路33还可以对取样结果SR_1与取样结果SR_2执行其他类型的逻辑操作，本发明不加以限制。
图4是根据本发明的一范例实施例所显示的产生相位识别信号的示意图。
请参照图4，在本范例实施例中，取样时脉产生电路21会依序产生彼此间隔一预设相位差PE_S的多个取样时脉信号CLK_S(1)～CLK_S(n)。例如，取样时脉信号CLK_S(1)与CLK_S(2)之间、取样时脉信号CLK_S(2)与CLK_S(3)之间以及取样时脉信号CLK_S(n-1)与CLK_S(n)之间都具有预设相位差PE_S。在基于取样时脉信号CLK_S(1)～CLK_S(n)来取样时脉信号CLK_1与CLK_2并执行相应的逻辑操作之后，相位识别信号PIS会被产生。
在本范例实施例中，当基于取样时脉信号CLK_S(1)来取样时脉信号CLK_1与CLK_2时，时脉信号CLK_1的取样结果与时脉信号CLK_2的取样结果对应于相同的逻辑状态(都为逻辑“0”)，且相位识别子信号PIS_1会对应于逻辑值“0”。类似地，当基于取样时脉信号CLK_S(2)来取样时脉信号CLK_1与CLK_2时，所产生的相位识别子信号PIS_2会对应于逻辑值“0”；当基于取样时脉信号CLK_S(n-1)来取样时脉信号CLK_1与CLK_2时，所产生的相位识别子信号PIS_n-1会对应于逻辑值“0”；并且，当基于取样时脉信号CLK_S(n)来取样时脉信号CLK_1与CLK_2时，所产生的相位识别子信号PIS_n也会对应于逻辑值“0”。
在本范例实施例中，当基于取样时脉信号CLK_S(3)来取样时脉信号CLK_1与CLK_2时，时脉信号CLK_1的取样结果与时脉信号CLK_2的取样结果对应于不同的逻辑状态(时脉信号CLK_1的取样结果对应于逻辑“1”，且时脉信号CLK_2的取样结果对应于逻辑“0”)，且所产生的相位识别子信号PIS_3会对应于逻辑值“1”。同理，当基于取样时脉信号CLK_S(4)～CLK_S(n-2)来取样时脉信号CLK_1与CLK_2时，所产生的相位识别子信号PIS_4～PIS(n-2)都会对应于逻辑值“1”。
请再参照图2，相位差识别电路23连接至取样电路22以接收相位识别信号PIS，其包括相位识别子信号PIS_1～PIS_n。相位差识别电路23会根据相位识别信号PIS产生相位差信息PEI。在一范例实施例中，相位差信息PEI会反映出相位识别信号PIS中对应于某一逻辑值(也称为第一逻辑值)的相位识别子信号的总数。例如，在图4的范例实施例中，所述第一逻辑值为逻辑“1”。
随机数据输出电路12包括决策电路24。决策电路24连接至相位差识别电路23并且用以根据相位差信息PEI来决定随机数据RD中的一或多个位元值。在本范例实施例中，决策电路24会判断相位差信息PEI是符合第一条件或第二条件。若相位差信息PEI符合第一条件，决策电路24会输出一个预设位元值(也称为第一位元值)。若相位差信息PEI符合第二条件(或相位差信息PEI不符合第一条件)，决策电路24会输出另一个预设位元值(也称为第二位元值)。其中，第一位元值不同于第二位元值。
在本范例实施例中，第一条件为奇数条件，并且第二条件为偶数条件。例如，决策电路24会根据相位差信息PEI判断相位识别信号PIS中对应于第一逻辑值之相位识别子信号(例如图4中的相位识别子信号PIS_3～PIS_n-2)的总数是奇数或偶数。若相位识别子信号PIS_3～PIS_n-2的总数是奇数，决策电路24会判定相位差信息PEI符合第一条件。反之，若相位识别子信号PIS_3～PIS_n-2的总数是偶数，则决策电路24会判定相位差信息PEI符合第二条件(或相位差信息PEI不符合第一条件)。须注意的是，在另一范例实施例中，第一条件与第二条件也可以为其他条件，只要可以根据不同的相位差信息PEI来产生不同的位元值即可。
在本范例实施例中，第一位元值是“1”，而第二位元值是“0”。在另一范例实施例中，第一位元值是“0”，而第二位元值是“1”。此外，在其他范例实施例中，第一位元值也可以是多个位元值的组合(例如，“11”、“01”或“101”等)，而第二位元值也可以是多个位元值的组合(例如，“00”、“10”或“010”等)。此外，更多的条件(例如，第三条件和/或第四条件)也可以被设定。藉此，根据相位差信息PEI是否符合此些条件中的任一个，相应的位元值可被输出。
图5是根据本发明的一范例实施例所显示的时脉信号发生时脉抖动的示意图。
请参照图5，时脉信号CLK用以表示未受噪音干扰的理想时脉信号。例如，时脉信号CLK的每一个脉波(例如脉波P1～P3)具有相同的脉波宽度(pulse width)(例如脉波宽度PW1～PW3)。当受到噪音干扰时，时脉信号CLK的至少一时脉边缘可能会发生偏移。例如，时脉信号CLK中的时脉边缘E1、E3、E4及E6的相位可能会分别向前、向前、向后以及向前偏移。例如，时脉信号CLK_J用以表示受到噪音干扰的时脉信号CLK。其中，时脉信号CLK_J的时脉边缘E1’、E3’、E4’及E6’用以表示偏移后的时脉边缘E1、E3、E4及E6。对应于所述偏移，时脉信号CLK中部分脉波的脉波宽度也会被改变。例如，脉波P1’的脉波宽度PW1’相较于脉波P1的脉波宽度PW1变得较宽；脉波P2’的脉波宽度PW2’相较于脉波P2的时脉宽度PW2变得较宽；而脉波P3’的脉波宽度PW3’相较于脉波P3的时脉宽度PW3变得较窄。
须注意的是，在图5的范例实施例中，所述偏移是随机发生的，且为不可预测的。在一范例实施例中，上述一或多个时脉边缘的偏移也称为时脉抖动。在另一范例实施例中，时脉抖动也包括对于脉波振幅和/或时脉频率的影响，而不仅限于相位的偏移。在一范例实施例中，时脉抖动是以一或多个抖动单位来评估，且第一时脉信号与的二时脉信号之间的相位差的评估单位会与所述时脉抖动的抖动单位一致。
图6是根据本发明的一范例实施例所显示的相位差信息与时脉抖动的关系示意图。
请参照图6，假设时脉信号CLK_1因为时脉抖动造成上升缘RE_11与RE_12都向前偏移一个抖动单位JU，而上升缘RE_13向后偏移一个抖动单位JU。时脉信号CLK_2也因为时脉抖动，造成上升缘RE_22向后偏移一个抖动单位JU，而上升缘RE_23向前偏移一个抖动单位JU。基于所发生的偏移，时脉信号CLK_1与CLK_2之间的相位差也会发生随机的变化。
在利用图2或图4的取样时脉信号CLK_S(1)～CLK_S(n)来对图6的时脉信号CLK_1与CLK_2取样之后，相位差信息PEI_(1)～PEI_(3)会被产生。其中，相位差信息PEI_(1)对应于时脉信号CLK_1与CLK_2于时间点T1与T2之间的相位差，相位差信息PEI_(2)对应于时脉信号CLK_1与CLK_2于时间点T3与T4之间的相位差，并且相位差信息PEI_(3)对应于时脉信号CLK_1与CLK_2于时间点T5与T6之间的相位差。例如，相位差信息PEI_(1)反映出于时间点T1与T2之间，相位识别信号PIS中的5个相位识别子信号对应于逻辑“1”；相位差信息PEI_(2)反映出于时间点T3与T4之间，相位识别信号PIS中的6个相位识别子信号对应于逻辑“1”；并且相位差信息PEI_(3)反映出于时间点T5与T6之间，相位识别信号PIS中的2个相位识别子信号对应于逻辑“1”。
须注意的是，在图6的范例实施例中，相位识别信号PIS中的每一个相位识别子信号是对应于相位差的一个评估单位EU。因此，在时间点T1与T2之间，时脉信号CLK_1与CLK_2之间的相位差可以视为是5EU(即，5×EU)；在时间点T3与T4之间，时脉信号CLK_1与CLK_2之间的相位差可以视为是6EU(即，6×EU)；并且在时间点T5与T6之间，时脉信号CLK_1与CLK_2之间的相位差可以视为是2EU(即，2×EU)。
对应于时脉信号CLK_1与CLK_2之间不同的相位差，随机数据RD可被输出。例如，对应于5EU(即，时脉信号CLK_1与CLK_2之间于时间点T1与T2之间的相位差)，所输出的随机数据RD为位元“0”；对应于6EU(即，时脉信号CLK_1与CLK_2之间于时间点T3与T4之间的相位差)，所输出的随机数据RD为位元“1”；并且对应于2EU(即，时脉信号CLK_1与CLK_2之间于时间点T5与T6之间的相位差)，所输出的随机数据RD也为位元“1”。换言之，在图6的一范例实施例中，位元“0”、位元“1”及位元“1”可连续作为随机数据RD输出。
须注意的是，在图6的一范例实施例中，相位差的一个评估单位EU在时间上的宽度是相同或相近于发生于时脉信号CLK_1和/或CLK_2之时脉抖动的一个抖动单位JU在时间上的宽度。因此，当时脉信号CLK_1和/或CLK_2发生对应于P个抖动单位JU的时脉抖动时，时脉信号CLK_1与CLK_2之间的相位差就可能发生Q个评估单位EU的变化，其中P与Q都为正整数。
图7是根据本发明的另一范例实施例所显示的随机数据产生电路的示意图。
请参照图7，随机数据产生电路70包括取样时脉产生电路71、取样电路72、相位差识别电路73及决策电路74。
取样时脉产生电路71接收时脉信号CLK_ini(也即初始信号)并依据不同的延迟级数来延迟时脉信号CLK_ini以输出多个取样时脉信号CLK_S(1)～CLK_S(n)。在本范例实施例中，取样时脉产生电路71包括多个互相串接的缓冲单元711(1)～711(n)，且缓冲单元711(1)～711(n)的每一个是一个正向缓冲元件。在缓冲单元711(1)接收到时脉信号CLK_ini后，缓冲单元711(1)～711(n)会依序对时脉信号CLK_ini进行延迟并输出相应的延迟时脉信号CLK_S(1)～CLK_S(n)。每经过一个缓冲单元，对于时脉信号CLK_ini的延迟级数加一。例如，缓冲单元711(1)会产生延迟时脉信号CLK_S(1)，其对应于延迟级数“1”；缓冲单元711(2)会产生延迟时脉信号CLK_S(2)，其对应于延迟级数“2”；且缓冲单元711(n)会产生延迟时脉信号CLK_S(n)，其对应于延迟级数“n”。某一延迟时脉信号的延迟级数越大，表示此延迟时脉信号相对于时脉信号CLK_ini的延迟量也越大。例如，图4呈现了图7之一范例实施例中取样时脉信号CLK_S(1)～CLK_S(n)之间的相位变化，在此便不赘述。
取样电路72连接至取样时脉产生电路71。取样电路72包括多个取样模块722(1)～722(n)。取样模块722(1)～722(n)中的每一个取样模块包括两个取样电路(也称为子取样电路)与一个逻辑电路。例如，取样模块722(1)包括取样电路723(1)、取样电路724(1)及逻辑电路725(1)；取样模块722(2)包括取样电路723(2)、取样电路724(2)及逻辑电路725(2)；并且取样模块722(n)包括取样电路723(n)、取样电路724(n)及逻辑电路725(n)。在本范例实施例中，取样电路723(1)～723(n)及取样电路724(1)～724(n)中的每一个都为一个D型正反器(D-type flip-flop)，而逻辑电路725(1)～725(n)中的每一个则为一个异或电路。
取样电路723(1)与取样电路724(1)会利用取样时脉信号CLK_S(1)分别对时脉信号CLK_1与CLK_2进行取样并分别输出取样结果SR_1(1)与SR_2(1)；取样电路723(2)与取样电路724(2)会利用取样时脉信号CLK_S(2)分别对时脉信号CLK_1与CLK_2进行取样并分别输出取样结果SR_1(2)与SR_2(2)；并且取样电路723(n)与取样电路724(n)会利用取样时脉信号CLK_S(n)分别对时脉信号CLK_1与CLK_2进行取样并分别输出取样结果SR_1(n)与SR_2(n)。逻辑电路725(1)会根据取样结果SR_1(1)与SR_2(1)输出相位识别子信号PIS_1；逻辑电路725(2)会根据取样结果SR_1(2)与SR_2(2)输出相位识别子信号PIS_2；并且逻辑电路725(n)会根据取样结果SR_1(n)与SR_2(n)输出相位识别子信号PIS_n。关于取样模块722(1)～722(n)的其余操作细节可参考图3与图4的范例实施例，在此不重复赘述。
相位差识别电路73连接至取样电路72并且用以根据相位识别子信号PIS_1～PIS_n(即，相位识别信号PIS)输出相位差信息PEI。在一范例实施例中，相位差识别电路73为一加法器电路，其用以获得相位识别信号PIS中对应于第一逻辑值的相位识别子信号的总数(例如，图6的范例实施例中的相位差信息PEI_(1)～PEI_(3))。决策电路74连接至相位差识别电路73并且用以根据相位差信息PEI输出相应的随机数据RD。例如，决策电路74可对应于图6中的相位差信息PEI_(1)～PEI_(3)依序输出相应的随机数据RD。须注意的是，相位差识别电路73与决策电路74分别相同或相似于图1的相位差识别电路23与决策电路24，且相关的操作细节都已详述于上，在此便不重复赘述。
图8是根据本发明的一范例实施例所显示的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图9是根据本发明的另一范例实施例所显示的主机系统、存储器存储装置及I/O装置的示意图。
请参照图8与图9，主机系统811一般包括处理器8111、随机存取存储器(randomaccess memory,RAM)8112、唯读存储器(read only memory,ROM)8113及数据传输接口8114。处理器8111、随机存取存储器8112、唯读存储器8113及数据传输接口8114都连接至系统总线(system bus)8110。
在本范例实施例中，主机系统811是通过数据传输接口8114与存储器存储装置810连接。例如，主机系统811可经由数据传输接口8114将数据储存至存储器存储装置810或从存储器存储装置810中读取数据。此外，主机系统811是通过系统总线8110与I/O装置12连接。例如，主机系统811可经由系统总线8110将输出信号传送至I/O装置812或从I/O装置812接收输入信号。
在本范例实施例中，处理器8111、随机存取存储器8112、唯读存储器8113及数据传输接口8114可设置在主机系统811的主机板920上。数据传输接口8114的数目可以是一或多个。通过数据传输接口8114，主机板920可以经由有线或无线方式连接至存储器存储装置810。存储器存储装置810可例如是随身盘9201、存储卡9202、固态硬盘(Solid StateDrive,SSD)9203或无线存储器存储装置9204。无线存储器存储装置9204可例如是近距离无线通讯(Near Field Communication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通讯技术为基础的存储器存储装置。此外，主机板920也可以通过系统总线8110连接至全球定位系统(Global Positioning System,GPS)模块9205、网络接口卡9206、无线传输装置9207、键盘9208、荧幕9209、喇叭9210等各式I/O装置。例如，在一范例实施例中，主机板920可通过无线传输装置9207存取无线存储器存储装置9204。
在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以储存数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图10是根据本发明的另一范例实施例所显示的主机系统与存储器存储装置的示意图。请参照图10，在另一范例实施例中，主机系统1031也可以是数码相机、摄影机、通讯装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置1030可为其所使用的安全数码(Secure Digital,SD)卡1032、小型快闪(Compact Flash,CF)卡1033或嵌入式存储装置1034等各式非易失性存储器存储装置。嵌入式存储装置1034包括嵌入式多媒体卡(embedded Multi Media Card,eMMC)1035和/或嵌入式多芯片封装(embedded Multi ChipPackage,eMCP)存储装置1036等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。
图11是根据本发明的一范例实施例所显示的存储器存储装置的概要方块图。
请参照图11，存储器存储装置810包括连接接口单元1102、存储器控制电路单元1104与可复写式非易失性存储器模块1106。
连接接口单元1102用以将存储器存储装置810连接至主机系统811。在本范例实施例中，连接接口单元1102是相容于序列先进附件(Serial Advanced TechnologyAttachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元1102也可以是符合并列先进附件(Parallel Advanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用序列总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(UltraHigh Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、记忆棒(Memory Stick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device ElectroniCLK,IDE)标准或其他适合的标准。连接接口单元1102可与存储器控制电路单元1104封装在一个芯片中，或者连接接口单元1002是布设于一包含存储器控制电路单元1104之芯片外。
存储器控制电路单元1104用以执行以硬件型式或韧件型式实作的多个逻辑闸或控制指令并且根据主机系统811的指令在可复写式非易失性存储器模块1106中进行数据的写入、读取与抹除等运作。
可复写式非易失性存储器模块1106是连接至存储器控制电路单元1104并且用以储存主机系统811所写入之数据。可复写式非易失性存储器模块1106可以是单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可储存1个位元的快闪存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可储存2个位元的快闪存储器模块)、复数阶存储单元(Triple Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可储存3个位元的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。
在一范例实施例中，随机数据产生电路10是配置在连接接口单元1102中，以提供用来对可复写式非易失性存储器模块1106所储存的数据进行加密和/或解密的随机数据RD。须注意的是，在其他未提及的范例实施例中，随机数据产生电路10也可以例如是配置在存储器控制电路单元1104或可复写式非易失性存储器模块1106中，本发明不加以限制。此外，在另一范例实施例中，所产生的随机数据RD也可以应用于其他操作中，例如用于产生一次性验证码等等，本发明不加以限制。
图12是根据本发明的一范例实施例所显示的随机数据产生方法的流程图。
请参照图12，在步骤S1201中，由存储器存储装置的相位差检测电路检测第一时脉信号与第二时脉信号的相位差并输出相位差信息。在本步骤中，相位差检测电路会产生多个取样时脉信号来取样第一时脉信号与第二时脉信号并产生相位识别信号。再者，相位差检测电路会根据相位识别信号输出第一时脉信号与第二时脉信号的相位差信息。
在步骤S1203中，由存储器存储装置的随机数据输出电路根据相位差信息输出随机数据。在本步骤中，随机数据输出电路会根据相位差信息所符合的条件来决定要输出的随机数据。若相位差信息符合第一条件，随机数据输出电路会输出第一位元值作为随机数据。另一方面，若相位差信息符合第二条件，随机数据输出电路会输出第二位元值作为随机数据。上述的第一位元值与第二位元值不相同。在一范例实施例中，若相位差信息为奇数，则相位差信息符合第一条件；若相位差信息为偶数，则相位差信息符合第二条件。
然而，图12中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图12中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图12的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。
综上所述，多个时脉信号之间的相位差可能因时脉抖动等非人为因素而随机变化，因此本发明的随机数据产生电路可以利用不同相位的多个取样时脉信号来对多个时脉信号进行取样以产生不具规律性的相位差信息，进而根据所述相位差信息产生随机数据。如此一来，本发明的电路架构可产生理想且不易预测的随机数据。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。
Claims (27)
1.一种随机数据产生电路，其特征在于，包括：
相位差检测电路，用以检测第一时脉信号与第二时脉信号的相位差并输出相位差信息；以及
随机数据输出电路，连接所述相位差检测电路并且用以根据所述相位差信息输出随机数据。
2.根据权利要求1所述的随机数据产生电路，其特征在于，所述相位差检测电路包括：
取样时脉产生电路，用以根据初始信号产生多个取样时脉信号；以及
取样电路，连接至所述取样时脉产生电路并且用以基于所述多个取样时脉信号来取样所述第一时脉信号与所述第二时脉信号并产生相位识别信号。
3.根据权利要求2所述的随机数据产生电路，其特征在于，所述取样时脉产生电路包括多个缓冲单元，且所述多个缓冲单元彼此串接，
其中所述多个缓冲单元用以延迟所述初始信号以输出所述多个取样时脉信号。
4.根据权利要求2所述的随机数据产生电路，其特征在于，所述取样电路包括：
第一取样模块，连接至所述取样时脉产生电路并且用以基于所述多个取样时脉信号中的第一取样时脉信号来取样所述第一时脉信号与所述第二时脉信号；以及
第二取样模块，连接至所述取样时脉产生电路并且用以基于所述多个取样时脉信号中的第二取样时脉信号来取样所述第一时脉信号与所述第二时脉信号，
其中所述第一取样时脉信号与所述第二取样时脉信号之间具有预设相位差。
5.根据权利要求4所述的随机数据产生电路，其特征在于，所述第一取样模块包括：
第一子取样电路，用以基于所述第一取样时脉信号的第一时脉边缘来取样所述第一时脉信号并输出第一取样结果；
第二子取样电路，用以基于所述第一取样时脉信号的所述第一时脉边缘来取样所述第二时脉信号并输出第二取样结果；以及
逻辑电路，连接至所述第一取样电路与所述第二取样电路并且用以根据所述第一取样结果与所述第二取样结果产生所述相位识别信号。
6.根据权利要求2所述的随机数据产生电路，其特征在于，所述相位差检测电路还包括：
相位差识别电路，连接至所述取样电路并且用以根据所述相位识别信号产生所述相位差信息。
7.根据权利要求1所述的随机数据产生电路，其特征在于，所述随机数据输出电路包括决策电路，其连接至所述相位差检测电路，
其中若所述相位差信息符合第一条件，所述决策电路输出第一位元值，
其中若所述相位差信息符合第二条件，所述决策电路输出第二位元值，
其中所述第一位元值不同于所述第二位元值。
8.根据权利要求1所述的随机数据产生电路，其特征在于，所述相位差包括第一相位差与第二相位差，其中所述第一相位差不同于所述第二相位差，其中所述第一相位差与所述第二相位差之间的差值对应于所述第一时脉信号与所述第二时脉信号的至少其中之一的时脉抖动。
9.根据权利要求8所述的随机数据产生电路，其特征在于，所述相位差的评估单位与所述时脉抖动的抖动单位一致。
10.一种存储器存储装置，其特征在于，包括：
连接接口单元，用以连接至主机系统；
可复写式非易失性存储器模块；以及
存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，
其中所述连接接口单元包括随机数据产生电路，并且所述随机数据产生电路包括：
相位差检测电路，用以检测第一时脉信号与第二时脉信号的相位差并输出相位差信息；以及
随机数据输出电路，连接所述相位差检测电路并且用以根据所述相位差信息输出随机数据。
11.根据权利要求10所述的存储器存储装置，其特征在于，所述相位差检测电路包括：
取样时脉产生电路，用以根据初始信号产生多个取样时脉信号；以及
取样电路，连接至所述取样时脉产生电路并且用以基于所述多个取样时脉信号来取样所述第一时脉信号与所述第二时脉信号并产生相位识别信号。
12.根据权利要求11所述的存储器存储装置，其特征在于，所述取样时脉产生电路包括多个缓冲单元，且所述多个缓冲单元彼此串接，
其中所述多个缓冲单元用以延迟所述初始信号以输出所述多个取样时脉信号。
13.根据权利要求11所述的存储器存储装置，其特征在于，所述取样电路包括：
第一取样模块，连接至所述取样时脉产生电路并且用以基于所述多个取样时脉信号中的第一取样时脉信号来取样所述第一时脉信号与所述第二时脉信号；以及
第二取样模块，连接至所述取样时脉产生电路并且用以基于所述多个取样时脉信号中的第二取样时脉信号来取样所述第一时脉信号与所述第二时脉信号，
其中所述第一取样时脉信号与所述第二取样时脉信号之间具有预设相位差。
14.根据权利要求13所述的存储器存储装置，其特征在于，所述第一取样模块包括：
第一子取样电路，用以基于所述第一取样时脉信号的第一时脉边缘来取样所述第一时脉信号并输出第一取样结果；
第二子取样电路，用以基于所述第一取样时脉信号的所述第一时脉边缘来取样所述第二时脉信号并输出第二取样结果；以及
逻辑电路，连接至所述第一取样电路与所述第二取样电路并且用以根据所述第一取样结果与所述第二取样结果产生所述相位识别信号。
15.根据权利要求11所述的存储器存储装置，其特征在于，所述相位差检测电路还包括：
相位差识别电路，连接至所述取样电路并且用以根据所述相位识别信号产生所述相位差信息。
16.根据权利要求10所述的存储器存储装置，其特征在于，所述随机数据输出电路还包括：
决策电路，连接至所述相位差检测电路，
其中若所述相位差信息符合第一条件，所述决策电路输出第一位元值，
其中若所述相位差信息符合第二条件，所述决策电路输出第二位元值，
其中所述第一位元值不同于所述第二位元值。
17.根据权利要求10所述的存储器存储装置，其特征在于，所述相位差包括第一相位差与第二相位差，其中所述第一相位差不同于所述第二相位差，其中所述第一相位差与所述第二相位差之间的差值对应于所述第一时脉信号与所述第二时脉信号的至少其中之一的时脉抖动。
18.根据权利要求17所述的存储器存储装置，其特征在于，所述相位差的评估单位与所述时脉抖动的抖动单位一致。
19.一种随机数据产生方法，用于存储器存储装置，其特征在于，所述随机数据产生方法包括：
检测第一时脉信号与第二时脉信号的相位差并输出相位差信息；以及
根据所述相位差信息输出随机数据。
20.根据权利要求19所述的随机数据产生方法，其特征在于，检测所述第一时脉信号与所述第二时脉信号的所述相位差信息的步骤包括：
根据初始信号产生多个取样时脉信号；以及
基于所述多个取样时脉信号来取样所述第一时脉信号与所述第二时脉信号并产生相位识别信号。
21.根据权利要求20所述的随机数据产生方法，其特征在于，根据所述初始信号产生所述多个取样时脉信号的步骤包括：
延迟所述初始信号以输出所述多个取样时脉信号。
22.根据权利要求20所述的随机数据产生方法，其特征在于，基于所述多个取样时脉信号来取样所述第一时脉信号与所述第二时脉信号并产生所述相位识别信号的步骤包括：
基于所述多个取样时脉信号中的第一取样时脉信号来取样所述第一时脉信号与所述第二时脉信号；以及
基于所述多个取样时脉信号中的第二取样时脉信号来取样所述第一时脉信号与所述第二时脉信号，
其中所述第一取样时脉信号与所述第二取样时脉信号之间具有预设相位差。
23.根据权利要求22所述的随机数据产生方法，其特征在于，基于所述多个取样时脉信号中的所述第一取样时脉信号来取样所述第一时脉信号与所述第二时脉信号的步骤包括：
基于所述第一取样时脉信号的第一时脉边缘来取样所述第一时脉信号并输出第一取样结果；
基于所述第一取样时脉信号的所述第一时脉边缘来取样所述第二时脉信号并输出第二取样结果；以及
根据所述第一取样结果与所述第二取样结果产生所述相位识别信号。
24.根据权利要求20所述的随机数据产生方法，其特征在于，还包括：
根据所述相位识别信号产生所述相位差信息。
25.根据权利要求19所述的随机数据产生方法，其特征在于，根据所述相位差信息输出所述随机数据的步骤包括：
若所述相位差信息符合第一条件，输出第一位元值；以及
若所述相位差信息符合第二条件，输出第二位元值，
其中所述第一位元值不同于所述第二位元值。
26.根据权利要求19所述的随机数据产生方法，其特征在于，所述相位差包括第一相位差与第二相位差，其中所述第一相位差不同于所述第二相位差，其中所述第一相位差与所述第二相位差之间的差值对应于所述第一时脉信号与所述第二时脉信号的至少其中之一的时脉抖动。
27.根据权利要求26所述的随机数据产生方法，其特征在于，所述相位差的评估单位与所述时脉抖动的抖动单位一致。
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