TWI754050B - 微控制器、具有該微控制器的記憶系統及其操作方法 - Google Patents

微控制器、具有該微控制器的記憶系統及其操作方法 Download PDF

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Abstract

提供了一種微控制器、具有該微控制器的記憶系統以及用於操作該微控制器的方法。一種記憶系統包括：半導體記憶體，該半導體記憶體在測試操作中對儲存在微控制器中的ROM資料執行掃描操作，並且將所述掃描操作的結果作為狀態輸出訊號輸出；以及控制器，該控制器用於使用所述狀態輸出訊號來確定所述ROM資料中是否存在錯誤。

Description

微控制器、具有該微控制器的記憶系統及其操作方法
本公開的各個示例性實施方式整體係關於電子裝置。特別地，所述實施方式係關於微控制器、包括該微控制器的記憶系統以及用於操作該微控制器的方法。
電腦環境典範最近已經轉變為無處不在的計算，這使得計算系統能夠被隨時隨地使用。結果，諸如行動電話、數位相機、膝上型電腦等這樣的可攜式電子裝置的使用已經迅速增加。這些可攜式電子裝置通常使用具有用於儲存資料的一個或更多個記憶體裝置(即，資料儲存裝置)的記憶系統。資料儲存裝置可被用作可攜式電子裝置的主記憶體裝置或次要記憶體裝置。
因為沒有機械驅動部件，所以記憶系統提供優異的穩定性和耐用性、高資訊存取速度和低功耗。具有這些優點的記憶系統的示例包括通用序列匯流排(USB)記憶體裝置、具有各種介面的記憶卡、固態硬碟(SSD)等。
本申請要求於2017年9月12日提交的韓國專利申請號10-2017-0116713的優先權，該韓國專利申請的公開以引用方式完整地併入本文中。
實施方式提供了能夠透過檢測儲存在微控制器中的ROM資料的錯誤來提高記憶系統的可靠性的微控制器、具有該微控制器的記憶系統以及用於操作該微控制器的方法。
根據本公開的一態樣，提供了一種記憶系統，該記憶系統包括：半導體記憶體裝置，該半導體記憶體裝置在測試操作中對儲存在微控制器中的ROM資料執行掃描操作，並且將所述掃描操作的結果作為狀態輸出訊號輸出；以及控制器，該控制器被配置成使用所述狀態輸出訊號來確定所述ROM資料中是否存在錯誤。
根據本公開的一態樣，提供了一種微控制器，該微控制器包括：控制邏輯，該控制邏輯被配置成儲存ROM資料並回應於從外部輸入的命令而輸出用於控制內部電路的控制訊號；ROM資料分割器，該ROM資料分割器被配置成在測試操作中以設定的資料大小對所述ROM資料進行分割和儲存，並且依次輸出所儲存的分割資料；ROM資料掃描器，該ROM資料掃描器被配置成透過對從所述ROM資料分割器輸出的資料執行掃描操作來輸出ROM資料掃描訊號；以及輸出電路，該輸出電路被配置成輸出所述ROM資料掃描訊號。
根據本公開的一態樣，提供了一種用於操作微控制器的方法，該方法包括以下步驟：回應於測試模式啟用訊號而讀取儲存在ROM中的ROM資料；根據設定的資料大小來分割所讀取的ROM資料；透過依次掃描所分割的ROM資料來檢測錯誤；以及將檢測所述錯誤的結果作為狀態輸出訊號輸出。
100:半導體記憶體裝置
110:記憶單元陣列
120:微控制器
121:控制邏輯
121A:主微控制器
121A_1:程式計數器
121A_1A:選擇電路
121A_1B:ROM位址計數器
121A_2:ROM
121A_3:緊連邏輯
121B:副微控制器
122:測試模式致能器
123:ROM資料分割器
123A:主ROM資料分割器
123B:副ROM資料分割器
124:微時脈產生器
125:時脈週期控制器
126:ROM資料掃描器
127:狀態記錄器
128:輸出電路
130:電壓供應電路
140:頁緩衝器組
150:列解碼器
160:輸入/輸出電路
200:控制器
300:記憶系統
1000:記憶系統
1100:控制器
1110:隨機存取記憶體
1120:處理單元
1130:主機介面
1140:記憶體介面
1150:錯誤校正塊
2000:記憶系統
2100:半導體記憶體裝置
2200:控制器
3000:計算系統
3100:中央處理單元
3200:RAM
3300:使用者介面
3400:電源
3500:系統匯流排
0,01:測試訊號
A:第一記錄器
ADD:位址訊號
B:第二記錄器
BL1~BLk:位元線
C:第三記錄器
CADD:列位址訊號
CI_SR_OUT<7：0>:內部狀態輸出訊號
CLK_SCAN:掃描時脈
CMD:命令
Count:計數訊號
D:第四記錄器
DATA:資料
E:第五記錄器
F:第六記錄器
Host:主機
Jump/Call:跳轉/呼叫訊號
MAIN_DATA<7：0>:主資料
MB1~MBm:記憶區塊
MC_CK:微時脈
PB1~PBk:頁緩衝器
PBCON:PB控制訊號
PERI:週邊電路
RADD:行位址
ROMDATA<31：0>:ROM資料
ROMDATA<7：0>:第一資料組
ROMDATA<15：8>:第二資料組
ROMDATA<23：16>:第三資料組
ROMDATA<31：24>:第四資料組
ROMDATA_SUB<15：0>:副ROM資料
ROMDATA_SUB<7：0>:第一副資料組
ROMDATA_SUB<15：8>:第二副資料組
ROM_CRC_OUT<1：0>:ROM資料掃描訊號
ROM_CRC_SR<0>:第一ROM資料掃描訊號
ROM_CRC_SR<1>:第二ROM資料掃描訊號
S710~S740:步驟
SCAN_STATE<3：0>:掃描狀態訊號
SCAN_STATE_SUB<1：0>:副掃描狀態訊號
SR_OUT<7：0>:狀態輸出訊號
SUB_DATA<7：0>:副資料
TM_MC_EN:測試啟用訊號
TM_ROM_CRC_SR_OUT:測試模式掃描輸出訊號
VCON:電壓控制訊號
WL:局部線
X1、X2、X4:時脈週期
現在將參照所附圖式在下文中更充分地描述示例實施方式；然而，這些實施方式可按不同的形式實施，而不應該被理解為限於本文中闡述的實施方式。相反，提供這些實施方式，使得本公開將是徹底和完整的，並且將向本領域技術人員充分地傳達示例實施方式的範圍。
在所附圖式中，為了例示的清晰起見，可誇大尺寸。應該理解，當一個元件被稱為「在」兩個元件「之間」時，該元件可以是這兩個元件之間的唯一元件，或者還可以存在一個或更多個中間元件。相似的元件符號始終代表相似的元件。
〔圖1〕是例示根據本公開的實施方式的記憶系統的方塊圖。
〔圖2〕是例示〔圖1〕中示出的半導體記憶體裝置的方塊圖。
〔圖3〕是例示〔圖2〕中示出的微控制器的方塊圖。
〔圖4〕是例示〔圖3〕中示出的主微控制器的方塊圖。
〔圖5〕是例示〔圖4〕的程式計數器的方塊圖。
〔圖6〕是例示〔圖3〕中示出的ROM資料分割器的配置圖。
〔圖7〕是例示根據本公開的實施方式的微控制器的測試操作的訊號的波形圖。
〔圖8〕是例示根據本公開的實施方式的微控制器的測試操作的流程圖。
〔圖9〕是例示記憶系統的另一個實施方式的方塊圖。
〔圖10〕是例示〔圖9〕的記憶系統的應用示例的方塊圖。
〔圖11〕是例示包括參照〔圖10〕描述的記憶系統的計算系統的方塊圖。
在下面的詳細描述中，已經示出並描述了本公開的僅一些示例性實施方式。本領域技術人員將理解，在不脫離本公開的精神和範圍的情況下，可以按照各種不同的方式來修改所描述的實施方式。因此，所附圖式和說明書將被視為是示例性的，而非限制性的。
在整個說明書中，當一個元件被稱為正「連接」或「耦接」到另一個元件時，該元件可以直接連接或耦接到另一個元件，或者在該元件與所述另一個元件之間插入有一個或更多個中間元件的情況下，該元件間接連接或耦接到另一個元件。另外，當一個元件被稱為「包括」一個元件時，這指示該元件還可以包括另一個元件，而不是排除另一個元件，除非存在不同的公開。
圖1是例示根據本公開的實施方式的記憶系統300的方塊圖。
參照圖1，記憶系統300可以包括半導體記憶體裝置100和控制器200，控制器200用於回應於來自主機的請求而控制半導體記憶體裝置100的操作。
半導體記憶體裝置100可以回應於從控制器200接收到的命令CMD、位址訊號ADD和資料DATA而對包括在記憶區塊中的頁中的記憶單元執行程式化操作，或者回應於從控制器200接收到的命令和位址訊號而對記憶區塊執行讀取操作。
半導體記憶體裝置100可以包括微控制器120。微控制器120可以儲存對應於程式化操作、讀取操作和抹除操作的演算法的唯讀記憶體(ROM)資料。微控制器120還可以控制半導體記憶體裝置100的週邊電路，以根據從控 制器200輸入的命令CMD和所儲存的ROM資料來對記憶區塊中包括的記憶單元執行程式化操作、讀取操作或抹除操作。
另外，在測試操作中，根據本公開的實施方式的微控制器120可以讀取儲存在微控制器120中的ROM資料，檢查所讀取的ROM資料中是否存在資料錯誤，以使用循環冗餘校驗(CRC)方法來檢測資料錯誤，並且將檢查結果作為狀態輸出訊號SR_OUT<7：0>輸出。
控制器200可以根據對於半導體記憶體裝置100被接收的狀態輸出訊號SR_OUT<7：0>來檢查在半導體記憶體裝置100的微控制器120中所儲存的ROM資料中是否存在錯誤，並且基於確定的結果來確定是否使用半導體記憶體裝置100。
圖2是例示圖1中示出的半導體記憶體裝置的方塊圖。
參照圖2，根據本公開的實施方式的半導體記憶體裝置100可以包括：記憶單元陣列110，該記憶單元陣列110包括第一記憶區塊MB1至第m記憶區塊MBm；以及週邊電路PERI，該週邊電路PERI被配置成對包括在記憶區塊MB1至MBm的所選擇的頁中的記憶單元執行程式化操作和讀取操作。週邊電路PERI可以包括微控制器120、電壓供應電路130、頁緩衝器組140、列解碼器150和輸入/輸出電路160。雖然圖2例示了微控制器120被包括在週邊電路PERI中，但是本公開不限於此。也就是說，微控制器120可以不被包括在週邊電路PERI中，而是可以被配置成控制週邊電路PERI。
微控制器120回應於透過輸入/輸出電路160從外部輸入的命令CMD而輸出用於產生執行程式化操作、讀取操作或抹除操作所需之電壓的電壓控制訊號VCON，並且根據操作的類型來輸出用於控制頁緩衝器組140中包括的 頁緩衝器PB1至PBk的PB控制訊號PBCON。另外，微控制器120回應於透過輸入/輸出電路160從外部輸入的位址訊號ADD而輸出行位址訊號RADD和列位址訊號CADD。
另外，在測試操作中，微控制器120讀取儲存在微控制器120中的ROM資料，檢查所讀取的ROM資料中是否存在錯誤以檢測錯誤，並且將檢查的結果作為輸出訊號SR_OUT<7：0>輸出。
電壓供應電路130回應於微控制器120的電壓控制訊號VCON而將對記憶單元執行程式化操作、讀取操作或抹除操作所需的操作電壓供應到所選擇的記憶區塊的包括汲選擇線、字元線和源選擇線的局部線WL。電壓供應電路130可以包括電壓產生電路和行解碼器。
電壓供應電路130的電壓產生電路回應於微控制器120的電壓控制訊號VCON而將執行記憶單元的程式化操作、讀取操作或抹除操作所需的操作電壓輸出到全域線。
電壓供應電路130的行解碼器將全域線連接到局部線WL，使得由電壓產生電路輸出到全域線的操作電壓能夠被傳送到記憶單元陣列110中的所選擇的記憶區塊的局部線WL。
頁緩衝器組140可以包括分別透過位元線BL1至BLk與記憶單元陣列110耦接的多個頁緩衝器PB1至PBk。頁緩衝器組140的頁緩衝器PB1至PBk可以根據輸入資料對位元線BL1至BLk進行選擇性預充電，以回應於微控制器120的PB控制訊號PBCON而將資料儲存在記憶單元中，或者可以感測位元線BL1至BLk的電壓，以從記憶單元讀取資料。
列解碼器150回應於從微控制器120輸出的列位址訊號CADD而選擇包括在頁緩衝器組140中的頁緩衝器PB1至PBk。也就是說，列解碼器150回應於列位址訊號CADD而依次將要儲存在記憶單元中的資料傳送到頁緩衝器PB1至PBk。另外，列解碼器740回應於列位址訊號CADD而依次選擇頁緩衝器PB1至PBk，使得記憶單元的在讀取操作中被鎖存到頁緩衝器PB1至PBk的資料可以被輸出到外部。
輸入/輸出電路160在微控制器120的控制下將資料傳送到列解碼器150，以將從外部輸入的要在程式化操作中儲存在記憶單元中的資料DATA輸入到頁緩衝器組140。當列解碼器150將從輸入/輸出電路160傳送的資料DATA傳送到頁緩衝器組140的頁緩衝器PB1至PBk時，頁緩衝器PB1至PBk可以將輸入資料儲存在其鎖存電路中。在讀取操作中，輸入/輸出電路160透過列解碼器150輸出從頁緩衝器組140的頁緩衝器PB1至PBk傳送的資料DATA。
此外，輸入/輸出電路160向圖1的控制器200輸出在測試操作中從微控制器120輸出的狀態輸出訊號SR_OUT<7：0>。
圖3是例示圖2中示出的微控制器120的方塊圖。
參照圖3，微控制器120可以包括控制邏輯121、測試模式致能器122、ROM資料分割器123、微時脈產生器124、時脈週期控制器125、ROM資料掃描器126、狀態記錄器127和輸出電路128。
控制邏輯121可以包括至少一個控制電路。在本公開的實施方式中，將描述控制邏輯121包括兩個控制電路(即，主微控制器121A和副微控制器121B)的情況。
主微控制器121A輸出用於控制圖2的週邊電路PERI(例如，電壓供應電路130和頁緩衝器組140)的電壓控制訊號VCON和PB控制訊號PBCON，以執行對應於其輸入的命令CMD的操作，並且回應於位址訊號ADD而輸出行位址訊號RADD和列位址訊號CADD。
當在主微控制器121A的操作期間輸入新命令CMD時，副微控制器121B可以輸出電壓控制訊號VCON和PB控制訊號PBCON，使得對應於新命令CMD的操作被執行。
另外，在微控制器120的測試操作中，控制邏輯121讀取並輸出分別儲存在主微控制器121A和副微控制器121B中的ROM資料ROMDATA<31：0>和副ROM資料ROMDATA_SUB<15：0>。
在微控制器120的測試操作中，測試模式致能器122產生並輸出測試啟用訊號TM_MC_EN，並且輸出用於控制將基於測試操作的結果而輸出的狀態輸出訊號SR_OUT<7：0>的測試模式掃描輸出訊號TM_ROM_CRC_SR_OUT。
根據本公開的實施方式的測試模式致能器122可以在電源啟動重置操作之後、在微控制器重置操作之後或者當主機請求測試操作時被啟用。
在微控制器120的測試操作中，ROM資料分割器123接收分別儲存在控制邏輯121的主微控制器121A和副微控制器121B中的ROM資料ROMDATA<31：0>和副ROM資料ROMDATA_SUB<15：0>，並且透過根據所設定的資料分割大小分割ROM資料ROMDATA<31：0>和副ROM資料ROMDATA_SUB<15：0>來輸出主資料MAIN_DATA<7：0>和副資料 SUB_DATA<7：0>。ROM資料分割器123可以依次輸出主資料MAIN_DATA<7：0>和副資料SUB_DATA<7：0>。
微時脈產生器124在半導體記憶體裝置的操作中產生並輸出具有特定週期的微時脈MC_CK，並且時脈週期控制器125透過根據由ROM資料分割器123所設定的資料分割大小使用微時脈MC_CK選擇多個時脈週期X4、X2和X1當中的一個時脈週期來產生並輸出掃描時脈CLK_SCAN。例如，隨著所設定的資料分割大小變得更大，時脈週期控制器125可以產生並輸出具有更短的時脈週期的掃描時脈CLK_SCAN。隨著所設定的資料分割大小變得更小，時脈週期控制器125可以產生並輸出具有更長的時脈週期的掃描時脈CLK_SCAN。
ROM資料掃描器126透過回應於掃描時脈CLK_SCAN而對從ROM資料分割器123依次發送的主資料MAIN_DATA<7：0>和副資料SUB_DATA<7：0>執行掃描操作來對多個資料組執行錯誤檢測操作。透過錯誤檢測操作，ROM資料掃描器126使用CRC方法檢查多個資料組中是否存在資料錯誤以檢測資料錯誤，並且將檢查的結果輸出作為ROM資料掃描訊號ROM_CRC_OUT<1：0>輸出。可以使用例如CRC32碼來執行CRC。例如，當主資料MAIN_DATA<7：0>或副資料SUB_DATA<7：0>中不包括任何錯誤時，可以輸出第一ROM資料掃描訊號ROM_CRC_SR<0>。當主資料MAIN_DATA<7：0>或副資料SUB_DATA<7：0>中包括錯誤時，可以輸出第二ROM資料掃描訊號ROM_CRC_SR<1>。
狀態記錄器127儲存半導體記憶體裝置100的狀態檢查操作的結果，並且將結果作為內部狀態輸出訊號CI_SR_OUT<7：0>輸出。
輸出電路128可以回應於微控制器120的ROM資料測試操作中的測試模式掃描輸出訊號TM_ROM_CRC_SR_OUT而對內部狀態輸出訊號CI_SR_OUT<7：0>中的ROM資料掃描訊號ROM_CRC_OUT<1：0>進行輪詢，並且將輪詢訊號作為狀態輸出訊號SR_OUT<7：0>輸出。
圖4是例示圖3中示出的主微控制器121A的方塊圖。
根據本公開的實施方式的圖3的主微控制器121A和副微控制器121B的結構和操作彼此相似。因此，為了便於描述，將代表性地描述主微控制器121A，並且在本文中將省略重複的描述。
參照圖4，主微控制器121A可以包括程式計數器121A_1、ROM 121A_2和緊連邏輯121A_3。
程式計數器121A_1回應於半導體記憶體裝置的程式操作、讀取操作或抹除操作中的命令CMD和跳轉/呼叫訊號Jump/Call而輸出增加預定數量的計數訊號Count，並且回應於微控制器120的測試操作中的測試啟用訊號TM_MC_EN而輸出增加1的計數訊號Count。
ROM 121A_2儲存對應於半導體記憶體裝置的程式化操作、讀取操作和抹除操作的演算法的多個ROM資料，並且回應於計數訊號Count而輸出多個所儲存的ROM資料ROMDATA<31：0>。另外，ROM 121A_2回應於在微控制器120的測試操作中增加1的計數訊號Count而輸出多個所儲存的ROM資料ROMDATA<31：0>。此時，ROM 121A_2可以回應於增加1的計數訊號Count而讀取對應於從起始位址到最後位址的位址的所有ROM資料ROMDATA<31：0>，並且依次輸出所讀取的ROM資料。
緊連邏輯121A_3可以回應於在半導體記憶體裝置的程式化操作、讀取操作或抹除操作中從ROM 121A_2輸出的ROM資料ROMDATA<31：0>而輸出電壓控制訊號VOCN和PB控制訊號PBCON，並且回應於位址訊號ADD而輸出行位址訊號RADD和列位址訊號CADD。
圖5是例示圖4的程式計數器121A_1的方塊圖。
參照圖5，程式計數器121A_1可以包括選擇電路121A_1A和ROM位址計數器121A_1B。
選擇電路121A_1A可以回應於測試啟用訊號TM_MC_EN而選擇並輸出與第一個計數值(例如，0)和最後一個計數值(例如，01)對應的測試訊號0,01或者用於呼叫與對應於命令的演算法對應的計數值的跳轉/呼叫訊號Jump/Call。例如，選擇電路121A_1A可以在半導體記憶體裝置的程式化操作、讀取操作或抹除操作中選擇並輸出跳轉/呼叫訊號Jump/Call，並且在半導體記憶體裝置的測試操作中選擇並輸出測試訊號0,01。
回應於從選擇電路121A_B輸出的訊號，ROM位址計數器121A_1B輸出計數訊號Count。例如，ROM位址計數器121A_1B回應於半導體記憶體裝置的程式化操作、讀取操作或抹除操作中的跳轉/呼叫訊號Jump/Call而輸出從特定計數值依次增加的計數訊號。此時，特定計數值根據半導體記憶體裝置的程式化操作、讀取操作或抹除操作而改變。回應於半導體記憶體裝置的測試操作，ROM位址計數器121A_1B輸出從0增加1的計數訊號Count。
ROM位址計數器121A_1B接收當前計數訊號Count並且將計數訊號Count增加1以輸出新的計數訊號Count。
圖6是例示圖3中示出的ROM資料分割器123的配置圖。
參照圖6，ROM資料分割器123可以包括主ROM資料分割器123A和副ROM資料分割器123B。
主ROM資料分割器123A可以包括多個記錄器，例如，第一記錄器A至第四記錄器D。第一記錄器A至第四記錄器D可以將從主微控制器121A輸出的多個ROM資料ROMDATA<31：0>分割成具有所設定的資料大小的資料組，並且儲存所分割的相應資料組。例如，在本公開的實施方式中，第一資料組ROMDATA<7：0>可以被儲存在第一記錄器A中，第二資料組ROMDATA<15：8>可以被儲存在第二記錄器B中，第三資料組ROMDATA<23：16>可以被儲存在第三記錄器C中，並且第四資料組ROMDATA<31：24>可以被儲存在第四記錄器D中。第一記錄器A至第四記錄器D回應於掃描狀態訊號SCAN_STATE<3：0>而將分別儲存在第一記錄器A至第四記錄器D中的ROM資料作為主資料MAIN_DATA<7：0>輸出。在這種情況下，第一記錄器A至第四記錄器D依次執行資料輸出操作。
副ROM資料分割器123B可以包括多個記錄器，例如，第五記錄器E和第六記錄器F。第五記錄器E和第六記錄器F可以將從副微控制器121B輸出的多個ROM資料ROMDATA_SUB<15：0>分割成具有所設定的資料大小的資料組，並且儲存所分割的相應資料組。例如，在本公開的實施方式中，第一副資料組ROMDATA_SUB<7：0>可以被儲存在第五記錄器E中，並且第二副資料組ROMDATA_SUB<15：8>可以被儲存在第六記錄器F中。
第五記錄器E和第六記錄器F回應於副掃描狀態訊號SCAN_STATE_SUB<1：0>而將分別儲存在第五記錄器E和第六記錄器F中的 ROM資料作為副資料SUB_DATA<7：0>輸出。在這種情況下，第五記錄器E和第六記錄器F依次執行資料輸出操作。
主ROM資料分割器123A和副ROM資料分割器123B基於相同的資料大小來分割並儲存ROM資料和副ROM資料。
另外，在微控制器的測試操作中，主ROM資料分割器123A和副ROM資料分割器123B可以被依次選定以執行資料輸出操作。
圖7是例示根據本公開的實施方式的微控制器120的測試操作的訊號的波形圖。
圖8是例示根據本公開的實施方式的微控制器120的測試操作的流程圖。
將參照圖1至圖8如下地描述根據本公開的實施方式的微控制器120的測試操作。
在電源啟動重置操作中、在微控制器120的重置操作中或者當從主機請求測試操作時，測試模式致能器122被啟用以在步驟S710中產生並輸出測試啟用訊號TM_MC_EN。
在步驟S720中，在微控制器120的測試操作中，微控制器120的控制邏輯121讀取並輸出分別儲存在主微控制器121A和副微控制器121B中的ROM資料ROMDATA<31：0>和副ROM資料ROMDATA_SUB<15：0>。此時，主微控制器121A和副微控制器121B回應於增加1的計數訊號Count而分別讀取並輸出對應於從起始位址到最後位址的位址的所有ROM資料ROMDATA<31：0>和所有副ROM資料ROMDATA_SUB<15：0>。
在步驟S730中，ROM資料分割器123以設定的資料大小對從控制邏輯121輸出的ROM資料ROMDATA<31：0>和副ROM資料ROMDATA_SUB<15：0>進行分割和儲存，並且回應於掃描狀態訊號SCAN_STATE<3：0>或副掃描狀態訊號SCAN_STATE_SUB<1：0>而將所分割並儲存的ROM資料和副ROM資料作為主資料MAIN_DATA<7：0>或副資料SUB_DATA<7：0>輸出。
ROM資料掃描器126透過回應於掃描時脈CLK_SCAN而對從ROM資料分割器123依次發送的主資料MAIN_DATA<7：0>和副資料SUB_DATA<7：0>執行掃描操作來對多個資料組執行錯誤檢測操作。錯誤檢測操作使用CRC方法來檢查多個資料組中是否存在資料錯誤以檢測資料錯誤，並且將檢查的結果輸出作為ROM資料掃描訊號ROM_CRC_OUT<1：0>輸出。可以使用例如CRC32碼來執行CRC。例如，在步驟S740中，當主資料MAIN_DATA<7：0>和副資料SUB_DATA<7：0>中不包括任何錯誤時，可以輸出第一ROM資料掃描訊號ROM_CRC_SR<0>。在步驟S740中，當主資料MAIN_DATA<7：0>和副資料SUB_DATA<7：0>中包括錯誤時，可以輸出第二ROM資料掃描訊號ROM_CRC_SR<1>。
輸出電路128可以回應於測試模式掃描輸出訊號TM_ROM_CRC_SR_OUT而對內部狀態輸出訊號CI_SR_OUT<7：0>中的ROM資料掃描訊號ROM_CRC_OUT<1：0>進行輪詢，並且將輪詢的訊號作為狀態輸出訊號SR_OUT<7：0>輸出。狀態輸出訊號SR_OUT<7：0>透過輸入/輸出電路160被發送到控制器200，並且控制器200可以基於狀態輸出訊號SR_OUT<7：0>來確定儲存在微控制器120中的ROM資料和副ROM資料中是否存在錯誤。
根據本公開的上述實施方式，讀取儲存在微控制器的ROM中的ROM資料，並且透過掃描操作來檢測所讀取的ROM資料中的錯誤，使得能夠提高微控制器和具有該微控制器的記憶系統的可靠性。
圖9是例示記憶系統1000的實施方式的方塊圖。
參照圖9，記憶系統1000包括半導體記憶體裝置100和控制器1100。
半導體記憶體裝置100可以與參照圖1描述的半導體記憶體裝置相同地配置和操作。因此，半導體記憶體裝置100被配置成包括微控制器。在測試操作中，微控制器可以讀取儲存在微控制器的ROM中的ROM資料並且檢測所讀取的ROM資料中的錯誤。下文中，將省略重複的描述。
控制器1100耦接至主機Host和半導體記憶體裝置100。控制器1100被配置成回應於來自主機Host的請求而存取半導體記憶體裝置100。例如，控制器1100被配置成控制半導體記憶體裝置100的讀取、寫入、抹除和背景操作。控制器1100被配置成提供半導體記憶體裝置100和主機Host之間的介面。控制器1100被配置成驅動用於控制半導體記憶體裝置100的韌體。
控制器1100包括隨機存取記憶體(RAM)1110、處理單元1120、主機介面1130、記憶體介面1140和錯誤校正塊1150。RAM 1110被用作處理單元1120的工作記憶體、半導體記憶體裝置100和主機Host之間的快取記憶體以及半導體記憶體裝置100和主機Host之間的緩衝記憶體中的至少一種。
主機介面1130包括用於進行主機Host和控制器1100之間的資料交換的協議。在示例性實施方式中，控制器1100被配置成透過諸如通用序列匯流排(USB)協定、多媒體卡(MMC)協定、周邊元件連接(PCI)協議、快 速(PCI-E)協定、高級技術附件(ATA)協定、串列ATA協定、並行ATA協定、小型電腦小介面(SCSI)協定、增強型小磁片介面(ESDI)協定和整合驅動電子(IDE)協定以及專用協定這樣的各種介面協定中的至少一種來與主機Host通訊。
記憶體介面1140與半導體記憶體裝置100透過介面連接。例如，記憶體介面1140可以包括NAND介面或NOR介面。
錯誤校正塊1150被配置成透過使用錯誤校正碼(ECC)來檢測並校正從半導體記憶體裝置100接收的資料的錯誤。處理單元1120可以基於錯誤校正塊1150的錯誤檢測結果來控制半導體記憶體裝置100以調整讀取電壓，並且執行重新讀取。在示例性實施方式中，錯誤校正塊1150可以被設置為控制器1100的元件。
控制器1100和半導體記憶體裝置100可以被整合在一個半導體記憶體裝置中。在示例性實施方式中，控制器1100和半導體記憶體裝置100可以被整合在一個半導體記憶體裝置中，以構成儲存卡。例如，控制器1100和半導體記憶體裝置100可以被整合在一個半導體器件中，以構成諸如PC卡(國際個人電腦記憶卡協會(PCMCIA))、小型快閃記憶體卡(CF)、智慧媒體卡(SM或SMC)、記憶棒、多媒體卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)或通用快閃記憶體儲存(UFS)這樣的儲存卡。
控制器1100和半導體記憶體裝置100可以被整合在一個半導體裝置中，以構成半導體驅動器(固態硬碟(SSD))。半導體驅動器(SSD)包括被配置成將資料儲存在半導體記憶體中的記憶體裝置。如果使用記憶系統 1000作為半導體驅動器SSD時，則能夠顯著地提高與記憶系統1000耦接的主機Host的操作速度。
作為另一示例，記憶系統1000可被設置為諸如電腦、超移動PC(UMPC)、工作站、小筆電、個人數位助理(PDA)、可攜式電腦、網路平板電腦、無線電話、行動電話、智慧型電話、電子書、可攜式多媒體播放機(PMP)、可攜式遊戲控制台、導航系統、黑盒子、數位相機、三維電視、數位音訊記錄器、數位音訊播放機、數位圖片記錄器、數位圖片播放機、數位視訊記錄器、數位視訊播放機、能夠在無線環境中發送/接收資訊的裝置、用於構成家用網路的各種電子裝置中的一種、構成電腦網路的各種電子裝置中的一種、構成遠端資訊處理網路的各種電子裝置中的一種、RFID裝置或者構成計算系統的各種元件中的一種這樣的電子裝置的各種元件中的一種。
在示例性實施方式中，半導體記憶體裝置100或記憶系統1000可以按各種的方式封裝。例如，半導體記憶體裝置100或記憶系統1000可以按諸如堆疊式封裝(PoP)、球柵陣列(BGA)、晶片級封裝(CSP)、塑膠引線晶片載體(PLCC)、塑膠雙列直插封裝(PDIP)、Waffle封裝中晶粒、晶圓形式中晶粒、板上晶片(COB)、陶瓷雙列直插封裝(CERDIP)、塑膠公制四方扁平封裝(MQFP)、薄型四方扁平封裝(TQFP)、小外形積體電路(SOIC)、縮小外形封裝(SSOP)、薄型小外形封裝(TSOP)、薄型四方扁平封裝(TQFP)、系統封裝(SIP)、多晶片封裝(MCP)、晶圓級製造封裝(WFP)或晶圓級處理堆疊封裝(WSP)這樣的方式封裝。
圖10是例示圖9的記憶系統1000的應用示例的方塊圖。
參照圖10，記憶系統2000包括半導體記憶體裝置2100和控制器2200。半導體記憶體裝置2100包括多個半導體記憶晶片。所述多個半導體記憶晶片被分割成多個組。
在圖10中，例示了多個組透過第一通道CH1至第k通道CHk與控制器2200通訊。每個半導體記憶晶片可以與參照圖1描述的半導體記憶體裝置100相同地配置和操作。
每個組被配置成透過一個公用通道與控制器2200進行通訊。控制器2200與參照圖9描述的控制器1100相似地配置。控制器2200被配置成透過多個通道CH1至CHk來控制半導體記憶體裝置2100的多個記憶晶片。
圖11是例示包括參照圖10描述的記憶系統的計算系統3000的方塊圖。
參照圖11，計算系統3000包括中央處理單元3100、RAM 3200、使用者介面3300、電源3400、系統匯流排3500和記憶系統2000。
記憶系統2000透過系統匯流排3500與中央處理單元3100、RAM 3200、使用者介面3300和電源3400電耦接。透過使用者介面3300供應的資料或者由中央處理單元3100處理的資料被儲存在記憶系統2000中。
在圖11中，半導體記憶體裝置2100被例示為透過控制器2200與系統匯流排3500耦接。然而，半導體記憶體裝置2100可以與系統匯流排3500直接耦接。在這種情況下，控制器2200的功能可以由中央處理單元3100和RAM 3200執行。
在圖11中，例示了設置參照圖10描述的記憶系統2000。然而，可以用參照圖9描述的記憶系統1000來替代記憶系統2000。在示例性實施方式 中，計算系統3000可以被配置成包括參照圖9和圖10描述的記憶系統1000和2000二者。
根據本公開，讀取儲存在微控制器的ROM中的ROM資料，並且透過掃描操作來檢測所讀取的ROM資料中的錯誤，使得能夠改進微控制器和具有該微控制器的記憶系統的可靠性。
本文中已經公開了實施方式的示例，並且雖然採用了特定術語，但是使用這些術語將只用一般描述性含義進行解釋，而非出於限制目的。在一些情形下，如自提交本申請起本領域普通技術人員將清楚的，結合特定實施方式描述的特徵、特性和/或元件可以單獨地或與結合其它實施方式描述的特徵、特性和/或元件組合地使用，除非另外具體指明。因此，本領域技術人員將要理解，可以在不脫離所附的申請專利範圍闡述的本公開的精神和範圍的情況下進行形式和細節上的各種改變。
100:半導體記憶體裝置
121:控制邏輯
121A:主微控制器
121B:副微控制器
122:測試模式致能器
123:ROM資料分割器
124:微時脈產生器
125:時脈週期控制器
126:ROM資料掃描器
127:狀態記錄器
128:輸出電路
ADD:位址訊號
CADD:列位址訊號
CI_SR_OUT<7：0>:內部狀態輸出訊號
CLK_SCAN:掃描時脈
CMD:命令
MAIN_DATA<7：0>:主資料
MC_CK:微時脈
PBCON:PB控制訊號
RADD:行位址
ROMDATA<31：0>:ROM資料
ROMDATA_SUB<15：0>:副ROM資料
ROM_CRC_OUT<1：0>:ROM資料掃描訊號
SR_OUT<7：0>:狀態輸出訊號
SUB_DATA<7：0>:副資料
TM_MC_EN:測試啟用訊號
TM_ROM_CRC_SR_OUT:測試模式掃描輸出訊號
VCON:電壓控制訊號
X1、X2、X4:時脈週期

Claims (20)

  1. 一種記憶系統，該記憶系統包括：半導體記憶體裝置，該半導體記憶體裝置在測試操作中對儲存在微控制器中的ROM資料執行掃描操作，並且將所述掃描操作的結果作為狀態輸出訊號輸出；以及控制器，該控制器被配置成使用所述狀態輸出訊號來確定所述ROM資料中是否存在錯誤，其中，該微控制器包括：ROM資料分割器，該ROM資料分割器被配置成以設定的資料大小對所述ROM資料進行分割和儲存，並且將所儲存的分割資料作為主資料和副資料依次輸出。
  2. 如請求項1所述的記憶系統，其中，所述掃描操作使用循環冗餘校驗(cyclic redundancy check,CRC)方法來檢查所述ROM資料中是否存在錯誤以檢測所述錯誤。
  3. 如請求項1所述的記憶系統，其中，所述微控制器包括：控制邏輯，該控制邏輯被配置成儲存所述ROM資料，回應於從外部輸入的命令而輸出用於控制週邊電路的控制訊號，並且回應於所述測試操作中的測試模式啟用訊號而讀取並輸出所述ROM資料；ROM資料掃描器，該ROM資料掃描器被配置成透過回應於掃描時脈而對所述主資料或所述副資料執行掃描操作來輸出ROM資料掃描訊號；以及 輸出電路，該輸出電路被配置成對內部狀態輸出訊號中的所述ROM資料掃描訊號進行輪詢，並且將所輪詢的訊號作為所述狀態輸出訊號輸出。
  4. 如請求項3所述的記憶系統，其中，所述微控制器還包括：測試模式致能器，該測試模式致能器被配置成在電源啟動重置操作之後、在所述微控制器的重置操作之後或者當從主機請求所述測試操作時，產生用於啟用測試模式的所述測試模式啟用訊號；以及時脈週期控制器，該時脈週期控制器被配置成透過控制具有設定的週期的微時脈來產生所述掃描時脈。
  5. 如請求項3所述的記憶系統，其中，所述控制邏輯包括主微控制器和副微控制器。
  6. 如請求項5所述的記憶系統，其中，所述ROM資料分割器包括：主ROM資料分割器，該主ROM資料分割器被配置成在所述測試操作中接收儲存在所述主微控制器中的所述ROM資料，並且根據設定的資料分割大小對接收到的所述ROM資料進行分割和儲存；以及副ROM資料分割器，該副ROM資料分割器被配置成在所述測試操作中接收儲存在所述副微控制器中的副ROM資料，並且根據所述設定的資料分割大小對接收到的所述副ROM資料進行分割和儲存。
  7. 如請求項6所述的記憶系統，其中，所述主ROM資料分割器包括多個記錄器，其中，回應於掃描狀態訊號而依次選擇分別在所述多個記錄器中被分割並儲存的所述ROM資料，並且將所述ROM資料作為所述主資料輸出。
  8. 如請求項6所述的記憶系統，其中，所述副ROM資料分割器包括多個記錄器，其中，回應於掃描狀態訊號而依次選擇分別在所述多個記錄器中被分割並儲存的所述副ROM資料，並且將所述副ROM資料作為所述副資料輸出。
  9. 如請求項3所述的記憶系統，其中，所述ROM資料掃描器使用CRC32碼來執行所述掃描操作。
  10. 一種微控制器，該微控制器包括：控制邏輯，該控制邏輯被配置成儲存ROM資料並回應於從外部輸入的命令而輸出用於控制內部電路的控制訊號；ROM資料分割器，該ROM資料分割器被配置成在測試操作中以設定的資料大小對所述ROM資料進行分割和儲存，並且依次輸出所儲存的分割資料；ROM資料掃描器，該ROM資料掃描器被配置成透過對從所述ROM資料分割器輸出的資料執行掃描操作來輸出ROM資料掃描訊號；以及 輸出電路，該輸出電路被配置成輸出所述ROM資料掃描訊號。
  11. 如請求項10所述的微控制器，其中，所述控制邏輯在所述測試操作中讀取所述ROM資料，其中，所述控制邏輯回應於增加1的計數時脈訊號而讀取對應於從起始位址到最後位址的位址的所有ROM資料，並且依次輸出所讀取的ROM資料。
  12. 如請求項10所述的微控制器，其中，所述掃描操作使用CRC方法來檢查所述ROM資料中是否存在錯誤以檢測所述錯誤。
  13. 如請求項12所述的微控制器，其中，使用CRC32碼來執行所述CRC方法。
  14. 如請求項10所述的微控制器，其中，在電源啟動重置操作之後，在所述微控制器的重置操作之後或者當從主機請求所述測試操作時，執行所述測試操作。
  15. 如請求項10所述的微控制器，該微控制器還包括：測試模式致能器，該測試模式致能器被配置成在電源啟動重置操作之後，在所述微控制器的重置操作之後或者當從主機請求所述測試操作時，產生用於啟用測試模式的測試模式啟用訊號；以及時脈週期控制器，該時脈週期控制器被配置成透過控制具有設定的週期的微時脈來產生掃描時脈。
  16. 如請求項15所述的微控制器，其中，所述控制邏輯回應於所述測試模式啟用訊號而讀取並輸出所述ROM資料，並且所述ROM資料掃描器回應於所述掃描時脈而對從所述ROM資料分割器輸出的資料執行所述掃描操作。
  17. 一種用於操作微控制器的方法，該方法包括以下步驟：回應於測試模式啟用訊號而讀取儲存在ROM中的ROM資料；根據設定的資料大小來分割所讀取的ROM資料；透過依次掃描所分割的ROM資料來檢測錯誤；以及將檢測所述錯誤的結果作為狀態輸出訊號輸出。
  18. 如請求項17所述的方法，其中，在電源啟動重置操作之後，在所述微控制器的重置操作之後或者當從主機請求測試操作時，啟用所述測試模式啟用訊號。
  19. 如請求項17所述的方法，其中，在檢測所述錯誤的步驟中，使用CRC方法來檢查所述ROM資料中是否存在錯誤以檢測所述錯誤。
  20. 如請求項17所述的方法，其中，在分割所述ROM資料的步驟中，根據資料大小將所述ROM資料分割成多個組，並且依次輸出所述多個組。
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