WO2012032595A1 - メモリ制御装置およびメモリ制御方法 - Google Patents

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重枝　哲也
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三菱電機株式会社
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    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G06F11/1415—Saving, restoring, recovering or retrying at system level
    • G06F11/1417—Boot up procedures

Definitions

  • the present invention relates to a memory control device and a memory control method using an electrically rewritable nonvolatile memory (“flash ROM” or “EEPROM: Electrically Erasable Programmable ROM”).
  • flash ROM electrically rewritable nonvolatile memory
  • EEPROM Electrically Erasable Programmable ROM
  • a flash ROM is generally mounted as a recording medium such as an operating system (OS) and application software in a memory control device that performs various controls by a CPU (Central Processing Unit).
  • OS operating system
  • CPU Central Processing Unit
  • This flash ROM has the following characteristics. (1) Data is retained even when the power is turned off. (2) It is necessary to erase the write area before writing data. (3) It is necessary to erase data in units of blocks determined for each device, and it is performed by giving a signal according to a procedure determined for the data pins of the device. (4) Data writing is performed by giving a signal to the data pin of the device according to a predetermined procedure.
  • this flash ROM is configured to record data values by confining charges in the device, a phenomenon called charge leakage is caused by variations in data retention time of each memory cell and the influence of noise. May occur. Data stored in the flash ROM may generate a bit error with a certain probability due to this charge leakage.
  • Patent Document 1 As a means for solving such a problem, the conventional technique represented by the following Patent Document 1 is a recording apparatus using the above-described flash ROM as a recording medium, and when an error in the data value occurs in the flash ROM, regular data An error correction technique for correcting the error is disclosed.
  • the conventional technique represented by the above-mentioned Patent Document 1 uses, for example, a flash ROM that can be erased, written, and read (hereinafter simply referred to as “write etc.”) and a read-only ROM, and starts up the CPU.
  • the access to the data bus at this time is a mode in which the CPU reads data relating to a startup program (also referred to as an initialization program) stored in the ROM by operating an address signal and a memory control signal.
  • a startup program also referred to as an initialization program
  • the CPU is stably started using these data, and writing of data other than the startup program is executed.
  • the present invention has been made in view of the above, and obtains a memory control device and a memory control method capable of stably starting a CPU using a flash ROM and performing data writing and the like. With the goal.
  • the present invention records the CPU and the first information that has been subjected to the error correction coding process and the second information that has not been subjected to the error correction coding process.
  • An electrically rewritable nonvolatile memory, and an address bus and the memory for detecting the address output from the CPU and enabling the CPU to read the first information recorded in the memory A first path that switches between a first path that connects and a second path that connects the address bus and the memory so that the second information recorded in the memory can be erased, written, and read.
  • a switch for performing error correction of the first information recorded in the memory, and decoding information before error correction coding processing by removing redundant bits from the corrected information; and CP A third path connecting the decoder and the data bus to record the information decoded by the decoder to the data bus of the CPU, and recorded in the memory
  • the CPU since the first switch and the second switch are provided, the CPU can be stably started using the flash ROM, and data can be written. Play.
  • FIG. 1 is a configuration diagram of a memory control device according to an embodiment of the present invention, and is a diagram for explaining an operation when a CPU is activated.
  • FIG. 2 is a configuration diagram of the memory control device according to the embodiment of the present invention, and is a diagram for explaining an operation when a flash ROM write operation or erase operation is performed.
  • FIG. 3 is a diagram for explaining an effect when the memory control device according to the embodiment of the present invention is incorporated in train-mounted equipment.
  • FIG. 1 is a configuration diagram of the memory control device according to the embodiment of the present invention, and is a diagram for explaining an operation when the CPU 1 is activated.
  • FIG. 2 is a configuration diagram of the memory control device according to the embodiment of the present invention, and is a diagram for explaining an operation when a write operation or an erase operation of the flash ROM 4 is performed.
  • the memory control device mainly includes a CPU 1, a flash ROM 4 (hereinafter simply referred to as “ROM 4”), and an address bus 2 of the CPU 1 and the ROM 4.
  • Address line switch 5 first switch
  • decoder 7 decoder 7
  • data line switch 6 second switch
  • the CPU 1 controls the operation of the memory control device.
  • the CPU 1 has a function of switching the data bus width to, for example, an 8-bit data bus width or a 16-bit data bus width, and connects to the address bus 2 or the data bus 3 by operating a bus control line (not shown). Access each registered device.
  • Each device is, for example, an address line switch 5 or a data line switch 6.
  • the switching of the data bus width is performed based on a chip select signal (CS) generated by a bus controller (not shown) built in the CPU 1.
  • CS chip select signal
  • A0 and MSB most significant bit
  • An (n 1, 2,).
  • the address bus 2 from A0 to A9 is shown as an example.
  • the address bus width and the data bus width shown in FIGS. 1 and 2 are for convenience of explanation, and are not limited thereto.
  • the ROM 4 is a kind of electrically rewritable EEPROM, and is a non-volatile memory that retains information even when no driving power is supplied.
  • the ROM 4 is described as having a data bus width of, for example, 16 bits (2 bytes).
  • the ROM 4 stores various data such as data related to the startup program and data related to the application program.
  • data that has been subjected to error correction coding processing hereinafter referred to as “first information”
  • second information data that has not been subjected to error correction coding processing
  • This data may be data that is considered to require error correction in the decoder 7, for example, data related to a startup program for the CPU 1.
  • This data is encoded with, for example, a Hamming code having a code length of 15 and an information bit number of 11, and is recorded in the ROM 4 as first information.
  • the second information is data to be written, for example.
  • the number of information is the number of bits of the original data
  • the ROM 4 outputs a 16-bit signal corresponding to the address values of fA0 to fA8.
  • the output from the ROM 4 is taken into the decoder 7 and the data line switch 6.
  • the decoder 7 performs error correction of the first information described above and decodes data before the error correction coding process.
  • the decoder 7 takes in the first information from the data buses fD0 to fD15 of the ROM 4 , 11 bits of information are decoded, and 8 bits of 11 bits are output from dD0 to dD7. That is, the decoder 7 performs error correction on the first information recorded in the ROM 4, and removes redundant bits from the corrected information to decode the information before the error correction coding process.
  • the data output from the decoder 7 is taken into D0 to D7 (8 bits) of the data bus 3 via the data line switch 6.
  • the operation of the decoder 7 will be described using the above-described code length n and information number k.
  • the decoder 7 decodes 11-bit information “k” from the 15-bit signal “n” output from the ROM 4, and further outputs 8 of the 11 bits to the data bus 3. This 8-bit data becomes the data after error correction.
  • the address line switch 5 is interposed between the address bus 2 and the ROM 4 to switch the correspondence between the address buses A0 to An and the addresses fA0 to fAn of the ROM 4.
  • the address line switch 5 is configured such that the CPU 1 can read the first information from the ROM 4, the first path connecting the address bus 2 of the CPU 1 and the ROM 4, and the CPU 1 writes the second information.
  • the second path connecting the address bus 2 and the ROM 4 is switched as possible.
  • the first path is, for example, a path connecting A0 to A8 of the address bus 2 and the address signals fA0 to fA8 of the ROM 4 as shown in FIG.
  • the second path is, for example, a path connecting A1 to A9 of the address bus 2 and the address signals fA0 to fA8 of the ROM 4 as shown in FIG.
  • the data line switch 6 One end of the data line switch 6 is connected to the outputs dD0 to dDn of the decoder 7 and the outputs fD0 to fDn of the ROM 4. The other end of the data line switch 6 is connected to the data bus 3.
  • the data line switch 6 is interposed between the decoder 7 and the data bus 3 and switches between outputs dD0 to dDn of the decoder 7 and outputs fD0 to fDn from the ROM 4.
  • the data line switch 6 has a third path connecting the decoder 7 and the data bus 3 to transmit the first information error-corrected by the decoder 7 to the data bus 3 of the CPU 1.
  • the fourth path connecting the ROM 4 and the data bus 3 is switched so that the second information recorded in the CPU 1 can be written.
  • the third path is, for example, a path connecting the outputs dD0 to dD7 of the decoder 7 and D0 to D7 of the data bus 3 as shown in FIG.
  • the fourth path is a path that connects the outputs fD0 to fD15 of the ROM 4 and D0 to D15 of the data bus 3, for example, as shown in FIG.
  • the memory control device is configured to determine the address value during the operation of the CPU 1 and determine the operation of the address line switch 5 and the operation of the data line switch 6. ing.
  • the former is, for example, an operation when the CPU 1 operates with an 8-bit data bus width and accesses the ROM 4 with an address at the time of activation (activation address).
  • the latter is, for example, an operation when the CPU 1 operates with a 16-bit data bus width and accesses the ROM 4 with an address when writing or the like.
  • the CPU 1 When starting up the CPU 1, the CPU 1 operates with an 8-bit data bus width. Then, the CPU 1 outputs a start address unique to the device (CPU 1) and executes access to the ROM 4.
  • the LSB of the address at the time of activation (for example, in the case of a 4-digit address XXXX) changes from XXX0 to XXX1, or changes from XXX1 to XXX0, that is, every time the address value is incremented, the ROM 4 is one word (16 bits) must be advanced.
  • the address line switch 5 may be configured to detect the address value at the time of activation and connect the LSB (A0) of the address bus and the LSB (fA0) of the ROM 4. As a result, every time A0 of the address bus 2 changes, the ROM 4 advances by one word.
  • 16-bit data (fD0 to fD15) is output from the ROM 4.
  • the decoder 7 takes 15 bits (fD0 to fD14) out of the 16 bits, decodes 11 bits of information, and converts 8 bits of the 11 bits to D0 to D7 (8 bits) of the data bus 3. Output.
  • the data corresponding to the address at the time of activation (data relating to the activation program) is subjected to error correction coding processing and recorded in the ROM 4 as first information. That is, 8-bit data (data relating to the activation program) is recorded in the ROM 4 as 15-bit data (first information).
  • the CPU 1 when the CPU 1 operates with an 8-bit data bus width and accesses the ROM 4 with the address at the time of activation, the path of the address line switch 5 and the data line switch 6 is routed.
  • the first information can be read and the error-corrected data can be transmitted to the data bus 3. Therefore, even if an error occurs in the data value in the ROM 4, the CPU 1 can be started up normally.
  • the CPU 1 When writing to the ROM 4, etc., the CPU 1 operates with a 16-bit data bus width. Then, the CPU 1 outputs an address value for writing and executes access to the ROM 4.
  • the address line switch 5 detects this address value and connects the address bus 2 and the address line of the ROM 4 in association with each other as follows. .
  • the fD0 to fD15 of the ROM 4 and the D0 to D15 of the data bus 3 are connected.
  • the CPU 1 operates with a 16-bit data bus width, for example, the first information encoded by the CPU 1 can be written in the ROM 4.
  • the CPU 1 uses the same access method as that of a normal NOR flash ROM at an address when writing or the like. That is, the CPU 1 operates the address bus 2 and a bus control signal (not shown) to access the device (ROM 4) via the data bus 3, but the ROM 4 itself can be accessed as a single bus-connected device. . Therefore, the CPU 1 can perform a write operation and an erase operation prepared in the ROM 4 via the data bus 3.
  • the writing operation is an operation in which the CPU 1 writes a write command to the ROM 4 and reads completion of writing from the ROM 4 in order to write data.
  • the erasing operation refers to an operation in which the CPU 1 writes an erasing command to the ROM 4 and erases erasing completion from the ROM 4 in order to erase data.
  • These operations can be executed by the CPU 1 accessing the ROM 4 with a 16-bit data bus width.
  • the address line switch 5 and the data line switch 6 need to perform a switching operation.
  • the address line switch 5 and the data line switch 6 are configured to monitor the address signal of the address bus 2 and execute an operation corresponding to this address. When the address is detected, a switching operation as shown in FIG. 2 is executed to realize a write operation or an erase operation.
  • the Hamming encoding of the activation data written in the ROM 4 has been described on the assumption that the CPU 1 performs encoding calculation.
  • the present invention is not limited to this.
  • dedicated hardware may be incorporated into the memory control device so as to execute Hamming encoding. In such a configuration, the software can be simplified.
  • a mode in which the Hamming encoding of data is performed by an information processing system other than the memory control device, and the encoded data is written in the ROM 4 may be employed. In this way, the load on the CPU 1 can be reduced.
  • a Hamming code is used as an error correction code method
  • the present invention is not limited to a Hamming code, and an error correction code other than a Hamming code can also be employed.
  • the data before the error correction coding process is not limited to the data related to the activation program, and any data may be used as long as it is considered that the decoder 7 needs to correct the error.
  • the CPU 1 is accessed with an 8-bit data bus width when reading the first information, and the CPU 1 is accessed with a 16-bit data bus width when writing the second information.
  • the data bus width is not limited to this.
  • the memory control device may be configured as follows.
  • the decoder 7 when a predetermined register is prepared inside the decoder 7 and the decoder 7 performs error correction, error occurrence information is stored in this register, and the CPU 1 detects this error occurrence information via the register. . Further, the CPU 1 specifies a recording area in which an error has occurred in the ROM 4, reads data in this recording area, encodes this data, and then writes the data in the corresponding location (recording area in which the error has occurred).
  • the decoder 7 is configured to hold the error detection result at the time of decoding as the decoder internal information.
  • the data is written in the ROM 4 in a state where the error can be corrected. That is, according to the memory control device according to the present embodiment, it is possible to suppress the occurrence of an error that cannot be corrected by returning to a state where the error can be corrected before many bit errors occur.
  • the memory control device records the CPU 1, the first information that has been subjected to the error correction coding process, and the second information that has not been subjected to the error correction coding process.
  • ROM 4 memory
  • ROM 4 memory
  • An address line switch 5 for switching between a second path connecting the address bus 2 and the ROM 4 so that the second information recorded in the memory can be erased, written, and read.
  • a decoder 7 that performs error correction on the first information recorded in the ROM 4, removes redundant bits from the corrected information, and decodes the information before error correction coding processing, and the CPU 1 outputs the information.
  • a third path for connecting the decoder 7 and the data bus 3 to detect the received address and transmitting the information decoded by the decoder 7 to the data bus 3 of the CPU 1;
  • a data line switch 6 (second switch) for switching between the ROM 4 and the data bus 3 so that the information of 2 can be erased, written and read. Therefore, when the first address (for example, the activation address) indicating that the first information is read is output from the CPU 1, the address line switch 5 connects the address bus 2 and the ROM 4 via the first path.
  • the data line switch 6 can read out the error-corrected data by connecting the decoder 7 and the data bus 3 through the third path. Furthermore, when the second address indicating that the second information is written or the like is output from the CPU 1, the address line switch 5 connects the address bus 2 and the ROM 4 through the second path, and the data The line switch 6 can perform an erasing operation and a writing operation of data in the ROM 4 by connecting the decoder 7 and the data bus 3 through the fourth path.
  • the CPU when the power is turned on, the CPU reads the activation program stored in the ROM. Furthermore, the OS loader is read from a storage device (for example, a hard disk or a flash ROM) capable of writing data and executed based on the startup program. As described above, the conventional memory control device is a mode in which the ROM for storing the startup data and the storage device capable of writing data are used in combination. Since the memory control device according to this embodiment includes the address line switch 5 and the data line switch 6, the CPU 1 can be stably started using only the ROM 4 and recorded in the ROM 4. Data can be written.
  • a storage device for example, a hard disk or a flash ROM
  • the memory control device can be applied to a memory control device that performs various types of control by the CPU 1.
  • a memory control device that performs various types of control by the CPU 1.
  • the following effects can be obtained.
  • FIG. 3 is a diagram for explaining the effect when the memory control device according to the embodiment of the present invention is incorporated in train-mounted equipment.
  • the train organization shown in FIG. 3 is composed of a plurality of vehicles, and includes, as an example, both leading vehicles 10a and 10b, and vehicles 11a and vehicles 11b other than the leading vehicles.
  • Recent trains are equipped with a train information management device that controls and monitors the operating state of service equipment and the like for the purpose of reducing the load on crew members and improving service to passengers.
  • the vehicle 10a and the vehicle 10b are mounted with an electrical component 20, an electrical component 21, and an electrical component 22, and the electrical component 20 is, for example, a central station that constitutes a train information management device.
  • the terminal device constituting the train information management device.
  • the electrical product 21 is, for example, a monitor display installed in a cab or the like.
  • an electrical product 30 and an electrical product 31 are mounted on the vehicle 11a and the vehicle 11b.
  • the electrical product 30 is, for example, the terminal device described above, and the electrical product 31 is an in-vehicle device (for example, an air conditioner, SIV, VVVF, etc.) connected to the terminal device.
  • the electrical product 30 and the electrical product 31 are connected by an in-vehicle transmission line.
  • the electrical equipment 20 and the electrical equipment 30 are mutually connected by the transmission line between vehicles.
  • the memory control device stabilizes the CPU using a flash ROM without changing the bus control mechanism supported by a generally available CPU (or IC), for example. It is possible to automatically start and write data.
  • the memory control device shows an example of the contents of the present invention, and can be combined with another known technique and does not depart from the gist of the present invention. Of course, it is possible to change the configuration such as omitting a part.
  • the present invention can be applied to a memory control device that performs various types of control by a CPU.
  • the CPU can be stably started using a flash ROM, and data can be written. It is useful as a possible invention.

Abstract

　ＣＰＵ１と、誤り訂正符号化処理がなされた第１の情報と誤り訂正符号化処理がなされていない第２の情報とを記録するフラッシュＲＯＭ４と、ＲＯＭ４に記録された第１の情報をＣＰＵ１が読み取り可能とすべくアドレスバス２とＲＯＭ４とを接続する第１の経路とＲＯＭ４に記録された第２の情報を消去、書き込み、および読み取り可能にすべくアドレスバス２とＲＯＭ４とを接続する第２の経路とを切り替えるアドレス線切替器５と、ＲＯＭ４に記録された第１の情報の誤り訂正および復号を行う復号器７と、復号器７にて復号された情報をデータバス３に伝達すべく復号器７とデータバス３とを接続する第３の経路とＲＯＭ４に記録された第２の情報を消去、書き込み、および読み取り可能にすべくＲＯＭ４とデータバス３とを接続する第４の経路と、を切り替えるデータ線切替器６とを備える。

Description

メモリ制御装置およびメモリ制御方法
　本発明は、電気的に書き換え可能な不揮発性のメモリ（「フラッシュＲＯＭ」あるいは「ＥＥＰＲＯＭ：Electrically　ErasableProgrammable　ROM」を用いたメモリ制御装置およびメモリ制御方法に関するものである。
　近年、ＣＰＵ（Central　Processing　Unit）によって各種の制御を行うメモリ制御装置には、オペレーティングシステム（ＯＳ）やアプリケーションソフトなどの記録媒体として、フラッシュＲＯＭが一般的に搭載されている。このフラッシュＲＯＭは、以下のような特徴がある。（１）電源を切ってもデータが保持される。（２）データ書き込み前に、書き込み領域の消去を行う必要がある。（３）データの消去は、デバイス毎に定められたブロック単位で行う必要があり、デバイスのデータピンに定められた手順で信号を与えることで行われる。（４）データの書き込みは、デバイスのデータピンに定められた手順で信号を与えることで行われる。
　ただし、このフラッシュＲＯＭは、デバイス内に電荷を閉じ込めることでデータ値を記録するように構成されているため、各メモリセルのデータ保時時間のばらつきやノイズの影響等によって、電荷漏れと呼ばれる現象が発生する場合がある。フラッシュＲＯＭに保存されたデータは、この電荷漏れによって一定の確率でビットエラーを発生する場合がある。
　このような問題を解決する手段として下記特許文献１に代表される従来技術は、上述したフラッシュＲＯＭを記録媒体とする記録装置であり、フラッシュＲＯＭにおいてデータ値の誤りが発生した場合、正規なデータに訂正するための誤り訂正技術を開示している。
特開２００６－３３１２３３号公報
　上記特許文献１に代表される従来技術は、例えば、消去、書き込み、および読み取り（以下単に「書き込み等」という）が可能なフラッシュＲＯＭと、読み取り専用のＲＯＭとを併用しており、ＣＰＵの起動時におけるデータバスへのアクセスは、ＣＰＵがアドレス信号とメモリ制御信号とを操作することによって、ＲＯＭに格納された起動プログラム（初期化プログラムと称してもよい）に関するデータを読み取るという態様である。ここで、起動プログラムに関するデータや起動プログラム以外のデータをフラッシュＲＯＭに保存して、これらのデータを用いて、ＣＰＵを安定的に起動させると共に、起動プログラム以外のデータの書き込み等を実行する場合には、起動プログラムに関するデータの誤り訂正を可能とするバス操作と、書き込み等を可能とするバス操作とを考慮しなければならない。しかしながら、上記特許文献１に代表される従来技術は、これらのバス操作が考慮されていないため、フラッシュＲＯＭを用いてＣＰＵを安定的に起動させ、かつ、データの書き込み等を行うことが困難であった。
　本発明は、上記に鑑みてなされたものであって、フラッシュＲＯＭを用いてＣＰＵを安定的に起動させ、かつ、データの書き込み等を行うことが可能なメモリ制御装置およびメモリ制御方法を得ることを目的とする。
　上述した課題を解決し、目的を達成するために、本発明は、ＣＰＵと誤り訂正符号化処理がなされた第１の情報と誤り訂正符号化処理がなされていない第２の情報とを記録し、電気的に書き換え可能な不揮発性のメモリと、前記ＣＰＵから出力されたアドレスを検知して、前記メモリに記録された第１の情報をＣＰＵが読み取り可能とすべくアドレスバスと前記メモリとを接続する第１の経路と、前記メモリに記録された前記第２の情報を消去、書き込み、および読み取り可能にすべく前記アドレスバスと前記メモリとを接続する第２の経路と、を切り替える第１の切替器と、前記メモリに記録された前記第１の情報の誤り訂正を行い、訂正後の情報の中から冗長ビットを除いて誤り訂正符号化処理前の情報を復号する復号器と、前記ＣＰＵから出力されたアドレスを検知して、前記復号器にて復号された情報を前記ＣＰＵのデータバスに伝達すべく前記復号器と前記データバスとを接続する第３の経路と、前記メモリに記録された前記第２の情報を消去、書き込み、および読み取り可能にすべく前記メモリと前記データバスとを接続する第４の経路と、を切り替える第２の切替器と、を備えたことを特徴とする。
　この発明によれば、第１の切替器および第２の切替器を備えるようにしたので、フラッシュＲＯＭを用いてＣＰＵを安定的に起動させ、かつ、データの書き込み等を行うことができるという効果を奏する。
図１は、本発明の実施の形態にかかるメモリ制御装置の構成図であって、ＣＰＵ起動時の動作を説明するための図である。 図２は、本発明の実施の形態にかかるメモリ制御装置の構成図であって、フラッシュＲＯＭの書き込み操作あるいは消去操作をするときの動作を説明するための図である。 図３は、本発明の実施の形態にかかるメモリ制御装置を列車搭載機器に組み込んだ場合の効果を説明するための図である。
　以下に、本発明にかかるメモリ制御装置およびメモリ制御方法の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
実施の形態．
　図１は、本発明の実施の形態にかかるメモリ制御装置の構成図であって、ＣＰＵ１起動時の動作を説明するための図である。また、図２は、本発明の実施の形態にかかるメモリ制御装置の構成図であって、フラッシュＲＯＭ４の書き込み操作あるいは消去操作をするときの動作を説明するための図である。
　以下、説明の順としては、まずメモリ制御装置の構成を説明し、その後に、ＣＰＵ１起動時の動作と、フラッシュＲＯＭ４内のデータを書き込み等する場合の動作とを説明する。
　図１および図２において、本実施の形態にかかるメモリ制御装置は、主たる構成として、ＣＰＵ１と、フラッシュＲＯＭ４（以下単に「ＲＯＭ４」と称する）と、ＣＰＵ１のアドレスバス２とＲＯＭ４との間に介在するアドレス線切替器５（第１の切替器）と、復号器７と、データ線切替器６（第２の切替器）を有して構成されている。
　ＣＰＵ１は、メモリ制御装置の動作を制御するものである。ＣＰＵ１は、データバス幅を、例えば、８ビットデータバス幅または１６ビットデータバス幅に切り替える機能を有し、バス制御ライン（図示せず）を操作して、アドレスバス２あるいはデータバス３に接続された各デバイスにアクセスする。各デバイスとは、例えば、アドレス線切替器５やデータ線切替器６である。
　データバス幅の切り替えは、ＣＰＵ１に内蔵されたバスコントローラ（図示せず）で生成されたチップセレクト信号（ＣＳ）に基づいて行われる。例えば、ＣＰＵ１は、ＣＳ＝０のとき８ビットデータバス幅でＲＯＭ４にアクセスし、ＣＳ＝１のとき１６ビットデータバス幅でＲＯＭ４にアクセスする。
　アドレスバス２は、ＬＳＢ（最下位ビット）をＡ０とし、ＭＳＢ（最上位ビット）をＡｎ(ｎ＝１、２・・・）とする。図１および図２では、一例としてＡ０～Ａ９までのアドレスバス２が示されている。データバス３は、ＬＳＢをＤ０とし、ＭＳＢをＤｎ(ｎ＝１、２・・・）とする。図１および図２では、一例としてＤ０からＤ１５までのデータバス３が示されている。なお、図１および図２に記載されるアドレスバス幅およびデータバス幅は、説明の便宜上のものであり、これに限定されるものではない。
　次に、ＲＯＭ４に関して説明する。ＲＯＭ４は、電気的に書き換え可能なＥＥＰＲＯＭの一種であり、駆動用電源の供給がなくても情報を保持する不揮発性メモリである。本実施の形態では、ＲＯＭ４は、データバス幅が例えば１６ビット（２バイト）のものとして説明する。
　ＲＯＭ４には、例えば、起動プログラムに関するデータや、アプリケーションプログラムに関するデータなど様々なデータ等が記録されている。本実施の形態では、例えば、誤り訂正符号化処理がなされたデータ（以下「第１の情報」とする）や、誤り訂正符号化処理がなされていないデータ（以下「第２の情報」とする）がＲＯＭ４に記録されているものとする。
　誤り訂正符号化処理前のデータは、例えば、ＣＳ＝０でアクセスするときに扱うデータである。このデータは、復号器７にて誤り訂正を要すると考えられるデータであればよく、例えば、ＣＰＵ１の起動プログラムに関するデータなどである。そして、このデータは、例えば、符号長１５および情報ビット数１１のハミング符号で符号化され、第１の情報としてＲＯＭ４に記録される。第２の情報は、例えば、書き込み等を行うデータである。
　ハミング符号は、公知の通り、符号長ｎ＝２ｍ－１（ｍは整数）、情報数ｋ＝ｎ－ｍで構成される。情報数とは、元データのビット数であり、符号長とは、生成される符号のビット数である。例えば、ｍ＝４の場合、ｎ＝１５、ｋ＝１１となり、１１ビットのビット列を１５ビットの符号語に置き換えるハミング符号が形成される。
　ＲＯＭ４のアドレス信号は、ＬＳＢをｆＡ０とし、ＭＳＢをｆＡｎ(ｎ＝１、２・・・）とする。図１および図２では、一例としてｆＡ０～ｆＡ８までのアドレス信号が示されている。ＲＯＭ４のデータ信号は、ＬＳＢをｆＤ０とし、ＭＳＢをｆＤｎ(ｎ＝１、２・・・）とする。図１および図２では、一例としてｆＤ０～ｆＤ１５までのデータ信号が示されている。
　図１および図２の例では、ＲＯＭ４は、ｆＡ０～ｆＡ８のアドレス値に対応した１６ビットの信号を出力する。ＲＯＭ４からの出力は、復号器７およびデータ線切替器６に取り込まれる。
　次に、復号器７に関して説明する。復号器７は、上述した第１の情報の誤り訂正を実行し誤り訂正符号化処理前のデータを復号する。ＲＯＭ４に記録されている第１の情報が、上述したハミング符号にて符号化された１５ビットのデータである場合、復号器７は、ＲＯＭ４のデータバスｆＤ０～ｆＤ１５からこの第１の情報を取り込み、１１ビットの情報を復号し、さらに１１ビット中の８ビットのデータをｄＤ０～ｄＤ７から出力する。すなわち、復号器７は、ＲＯＭ４に記録された第１の情報の誤り訂正を行い、訂正後の情報の中から冗長ビットを除いて誤り訂正符号化処理前の情報を復号する。復号器７から出力されたデータは、データ線切替器６を経由してデータバス３のＤ０～Ｄ７（８ビット）に取り込まれる。
　上述した符号長ｎと情報数ｋを用いて復号器７の動作を説明する。復号器７は、ＲＯＭ４から出力された１５ビットの信号「ｎ」の中から１１ビットの情報「ｋ」を復号して、さらにこの１１ビット中の８ビットをデータバス３に出力する。この８ビットのデータが誤り訂正後のデータとなる。
　次に、アドレス線切替器５に関して説明する。アドレス線切替器５の一端は、アドレスバスＡ０～Ａｎ(ｎ＝１、２・・・）に接続され、他端は、ＲＯＭ４に接続されている。アドレス線切替器５は、アドレスバス２とＲＯＭ４との間に介在して、アドレスバスＡ０～Ａｎと、ＲＯＭ４のアドレスｆＡ０～ｆＡｎとの対応を切り替えるものである。換言すれば、アドレス線切替器５は、ＣＰＵ１が第１の情報をＲＯＭ４から読み取り可能に、ＣＰＵ１のアドレスバス２とＲＯＭ４とを接続する第１の経路と、ＣＰＵ１が第２の情報を書き込み等可能にアドレスバス２とＲＯＭ４とを接続する第２の経路と、を切り替える。
　第１の経路は、例えば、図１に示されるように、アドレスバス２のＡ０～Ａ８とＲＯＭ４のアドレス信号ｆＡ０～ｆＡ８とを接続している経路である。第２の経路は、例えば、図２に示されるように、アドレスバス２のＡ１～Ａ９とＲＯＭ４のアドレス信号ｆＡ０～ｆＡ８とを接続している経路である。
　次に、データ線切替器６に関して説明する。データ線切替器６の一端は、復号器７の出力ｄＤ０～ｄＤｎとＲＯＭ４の出力ｆＤ０～ｆＤｎに接続されている。また、データ線切替器６の他端は、データバス３に接続されている。データ線切替器６は、復号器７とデータバス３との間に介在し、復号器７の出力ｄＤ０～ｄＤｎと、ＲＯＭ４からの出力ｆＤ０～ｆＤｎとを切り替えるものである。換言すれば、データ線切替器６は、復号器７にて誤り訂正された第１の情報をＣＰＵ１のデータバス３に伝達すべく復号器７とデータバス３とを接続する第３の経路と、ＣＰＵ１に記録された第２の情報を書き込み等可能とすべくＲＯＭ４とデータバス３とを接続する第４の経路と、を切り替える。
　第３の経路は、例えば、図１に示されるように、復号器７の出力ｄＤ０～ｄＤ７とデータバス３のＤ０～Ｄ７とを接続している経路である。第４の経路は、例えば、図２に示されるように、ＲＯＭ４の出力ｆＤ０～ｆＤ１５とデータバス３のＤ０～Ｄ１５とを接続している経路である。
　以上のように、本実施の形態にかかるメモリ制御装置は、ＣＰＵ１の動作時のアドレス値を判断して、アドレス線切替器５の動作とデータ線切替器６の動作とを決めるように構成されている。
　以下、アドレス線切替器５の動作とデータ線切替器６の動作を詳細に説明する。説明の流れとしては、まずＲＯＭ４から第１の情報を読み出すときの動作を説明し、その次にＲＯＭ４内のデータを書き込み等する場合の動作を説明する。なお、前者は、一例として、ＣＰＵ１が８ビットデータバス幅で動作し、かつ、起動時のアドレス（起動アドレス）でＲＯＭ４にアクセスしたときの動作である。後者は、一例として、ＣＰＵ１が１６ビットデータバス幅で動作し、かつ、書き込み等をする時のアドレスでＲＯＭ４にアクセスしたときの動作である。
　まず、図１を用いてＲＯＭ４から第１の情報を読み出す動作を説明する。なお、以下の説明では、一例として、ＣＰＵ１を起動するときの場面に関して説明するものとし、第１の情報が、例えば、起動プログラムに関するデータであると仮定して説明をする。
　ＣＰＵ１を起動するとき、ＣＰＵ１は、８ビットデータバス幅で動作する。そして、ＣＰＵ１は、デバイス（ＣＰＵ１）固有の起動アドレスを出力して、ＲＯＭ４へのアクセスを実行する。
　アドレス線切替器５およびデータ線切替器６は、アドレスバス２のアドレス信号をモニタしており、このアドレスに対応した切り替え動作を実行するように構成されている。具体的に説明すると、起動時のアドレス値でＣＰＵ１がアクセスした場合、アドレス線切替器５は、このアドレス値を検知して、アドレスバス２とＲＯＭ４のアドレス線とを、以下のように対応付けて接続する。
　Ａ０－ｆＡ０
　Ａ１－ｆＡ１
　Ａｎ－ｆＡｎ(ｎ＝０、１、２・・・９）
　このことを具体的に説明する。起動時のアドレス（例えば４桁のアドレスＸＸＸＸの場合）のＬＳＢが、ＸＸＸ０からＸＸＸ１に変化し、またはＸＸＸ１からＸＸＸ０に変化したとき、すなわちアドレス値が１つインクリメントされる毎に、ＲＯＭ４が１ワード（１６ビット）進むようにする必要がある。そのためには、アドレス線切替器５が起動時のアドレス値を検知して、アドレスバスのＬＳＢ（Ａ０）とＲＯＭ４のＬＳＢ（ｆＡ０）とを接続するように構成すればよい。その結果、アドレスバス２のＡ０が変化する毎に、ＲＯＭ４は１ワード進むことになる。
　他方、データ線切替器６は、ＣＰＵ１が起動時のアドレス値でアクセスした場合、このアドレス値を検知して、データバス３と復号器７の出力とを、以下のように対応付けて接続する。
　Ｄ０－ｄＤ０
　Ｄ１－ｄＤ１
　Ｄｎ－ｄＤｎ(ｎ＝０、１、２・・・７）
　このようにデータ線切替器６が動作することで、ＲＯＭ４からは１６ビットのデータ（ｆＤ０～ｆＤ１５）が出力される。
　復号器７は、この１６ビットの内、１５ビット（ｆＤ０～ｆＤ１４）を取り込み、１１ビットの情報を復号し、この１１ビット中の８ビットを、データバス３のＤ０～Ｄ７（８ビット）に出力する。なお、起動時のアドレスに対応したデータ（起動プログラムに関するデータ）は、上述したように、誤り訂正符号化処理がなされて、第１の情報としてＲＯＭ４に記録されている。すなわち、８ビットのデータ（起動プログラムに関するデータ）が１５ビットのデータ（第１の情報）としてＲＯＭ４に記録されている。
　本実施の形態にかかるメモリ制御装置は、ＣＰＵ１が８ビットデータバス幅で動作し、かつ、起動時のアドレスでＲＯＭ４にアクセスしたときに、アドレス線切替器５およびデータ線切替器６の経路を図１に示すように切り替えることで、第１の情報を読み出し、かつ、誤り訂正をしたデータをデータバス３に伝送可能に構成されている。従って、ＲＯＭ４において、データ値の誤りが発生した場合でも、ＣＰＵ１を正常に起動させることが可能である。
　次に、図２を用いてＲＯＭ４内のデータを書き込み等する場合の動作を説明する。なお、ＣＰＵ１がＲＯＭ４にアクセスする際に、起動時のアドレスと書き込み等する時のアドレスとが重ならないように設計されているものとする。
　ＲＯＭ４の書き込み等をする時には、ＣＰＵ１は、１６ビットデータバス幅で動作する。そして、ＣＰＵ１は、書き込み等する時のアドレス値を出力して、ＲＯＭ４へのアクセスを実行する。
　ＣＰＵ１が、書き込み等する時のアドレス値でアクセスした場合、アドレス線切替器５は、このアドレス値を検知して、アドレスバス２とＲＯＭ４のアドレス線とを、以下のように対応付けて接続する。
　Ａ１－ｆＡ０
　Ａ２－ｆＡ１
　Ａｎ－ｆＡ（ｎ－１）(ｎ＝０、１、２・・・９）
　このことを具体的に説明する。書き込み等する時のアドレス（例えば４桁のアドレスＸＸＸＸの場合）の下から２桁目のビットが、ＸＸ０ＸからＸＸ１Ｘに変化し、またはＸＸ１ＸからＸＸ０Ｘに変化したとき、すなわちアドレス値が２つインクリメントされる毎に、ＲＯＭ４が１ワード（１６ビット）進むようにする必要がある。そのためには、アドレス線切替器５が書き込み等する時のアドレス値を検知して、アドレスバスのＡ１とＲＯＭ４のｆＡ０とを接続するように構成すればよい。その結果、アドレスバス２のＡ１が変化する毎に、ＲＯＭ４は１ワード進むことになる。
　他方、データ線切替器６は、ＣＰＵ１が書き込み等する時のアドレス値でアクセスした場合、このアドレス値を検知して、データバス３とＲＯＭ４の出力とを、以下のように対応付けて接続する。
　Ｄ０－ｆＤ０
　Ｄ１－ｆＤ１
　Ｄｎ－ｆＤｎ(ｎ＝０、１、２・・・１５）
　このようにデータ線切替器６が動作することで、ＲＯＭ４のｆＤ０～ｆＤ１５とデータバス３のＤ０～Ｄ１５とが接続される。このように、ＣＰＵ１が１６ビットデータバス幅で動作することによって、ＲＯＭ４には、例えばＣＰＵ１で符号化された第１の情報を書き込むことも可能である。
　本実施の形態にかかるＣＰＵ１は、書き込み等する時のアドレスでは、通常のＮＯＲ型フラッシュＲＯＭと同様のアクセス方式でアクセスする。すなわち、ＣＰＵ１は、アドレスバス２と図示しないバス制御信号とを操作して、データバス３経由でデバイス（ＲＯＭ４）にアクセスするが、ＲＯＭ４自体を１つのバス接続されたデバイスとしてアクセスすることができる。そのため、ＣＰＵ１は、ＲＯＭ４に用意された書き込み操作および消去操作を、データバス３経由で行うことが可能である。
　書き込み操作とは、データを書き込むために、ＣＰＵ１がＲＯＭ４に書き込みコマンドを書き込むと共に、ＲＯＭ４からの書き込みの完了を読み取る動作を言う。また、消去操作とは、データを消去するために、ＣＰＵ１がＲＯＭ４に消去コマンドを書き込むと共に、ＲＯＭ４からの消去完了を読み取る動作を言う。
　これらの操作は、ＣＰＵ１が１６ビットデータバス幅でＲＯＭ４にアクセスすることによって実行可能である。そして、ＲＯＭ４に１６ビットデータバス幅でアクセスするためには、アドレス線切替器５およびデータ線切替器６が切り替え動作をする必要がある。本実施の形態にかかるアドレス線切替器５およびデータ線切替器６は、アドレスバス２のアドレス信号をモニタし、このアドレスに対応した動作を実行するように構成されているため、書き込み等する時のアドレスを検知したとき、図２に示されるような切り替え動作を実行することで、書き込み操作あるいは消去操作を実現している。
　なお、上記説明では、ＲＯＭ４に書き込まれる起動データのハミング符号化を、ＣＰＵ１で符号化計算することを前提として説明したが、これに限定されるものではない。例えば、専用のハードウェアをメモリ制御装置に組み込んでハミング符号化を実行するように構成してもよい。このように構成した場合、ソフトウェアを簡略化することが可能である。
　また、データのハミング符号化を、メモリ制御装置以外の情報処理システムで実施し、この符号化されたデータをＲＯＭ４に書き込む態様であってもよい。このようにすれば、ＣＰＵ１の負荷を軽減することが可能である。
　また、誤り訂正符号の方法としてハミング符号を使用する例について説明したが、ハミング符号に限定されるものではなく、ハミング符号以外の誤り訂正符号も採用可能である。
　また、誤り訂正符号化処理前のデータは、起動プログラムに関するデータに限定されるものではなく、復号器７にて誤り訂正を要すると考えられるデータであればどのようなデータであってもよい。
　また、上記説明では、一例として、第１の情報を読み出すときＣＰＵ１は８ビットデータバス幅でアクセスし、第２の情報を書き込み等するときＣＰＵ１は１６ビットデータバス幅でアクセスするとして説明したが、データバス幅はこれに限定されるものではない。
　また、上記説明では、第１の情報を復号器７にて誤り訂正したデータをデータバス３に伝送する態様を説明した。ここで、ハミング符号を用いた場合、公知の通り、１ビットの誤り訂正が可能である。従って、２ビット以上の誤りが発生した場合には、誤り訂正が不可能になりうる。このような問題を解決するため、本実施の形態にかかるメモリ制御装置を以下のように構成してもよい。
　例えば、復号器７の内部に所定のレジスタを用意し、復号器７が誤り訂正を実施したときに、誤り発生情報がこのレジスタに保存され、ＣＰＵ１は、この誤り発生情報をレジスタ経由で検知する。さらにＣＰＵ１は、ＲＯＭ４の誤りが発生した記録領域を特定すると共に、この記録領域のデータを読取り、このデータをハミング符号化した後に、該当箇所（誤りが発生した記録領域）に書き込みを実施する。このように、復号器７は、復号時の誤り検知結果を復号器内部情報として保持するように構成されている。
　上記操作により、例えばＲＯＭ４に１ビットの誤りが発生した場合でも、データは誤り訂正可能な状態でＲＯＭ４に書込まれる。すなわち、本実施の形態にかかるメモリ制御装置によれば、ビット誤りが多数発生する前に誤り訂正可能な状態に戻すことによって、誤り訂正不可能なエラーの発生を抑制可能である。
　以上に説明したように、本実施の形態にかかるメモリ制御装置は、ＣＰＵ１と、誤り訂正符号化処理がなされた第１の情報と誤り訂正符号化処理がなされていない第２の情報と記録するＲＯＭ４（メモリ）と、ＣＰＵ１から出力されたアドレスを検知して、ＲＯＭ４に記録された第１の情報をＣＰＵ１が読み取り可能とすべくアドレスバス２とＲＯＭ４とを接続する第１の経路と、ＲＯＭ４に記録された第２の情報を消去、書き込み、および読み取り可能にすべくアドレスバス２とＲＯＭ４とを接続する第２の経路と、を切り替えるアドレス線切替器５（第１の切替器）と、ＲＯＭ４に記録された第１の情報の誤り訂正を行い、訂正後の情報の中から冗長ビットを除いて誤り訂正符号化処理前の情報を復号する復号器７と、ＣＰＵ１から出力されたアドレスを検知して、復号器７にて復号された情報をＣＰＵ１のデータバス３に伝達すべく復号器７とデータバス３とを接続する第３の経路と、ＲＯＭ４に記録された第２の情報を消去、書き込み、および読み取り可能にすべくＲＯＭ４とデータバス３とを接続する第４の経路と、を切り替えるデータ線切替器６（第２の切替器）と、を備えるようにしたので、第１の情報を読み出すことを示す第１のアドレス（例えば、起動アドレス）がＣＰＵ１から出力されたとき、アドレス線切替器５は第１の経路にてアドレスバス２とＲＯＭ４とを接続し、データ線切替器６は第３の経路にて復号器７とデータバス３とを接続することで、誤り訂正がなされたデータを読み出すことが可能である。さらに、第２の情報の書き込み等をすることを示す第２のアドレスがＣＰＵ１から出力されたとき、アドレス線切替器５は、第２の経路にてアドレスバス２とＲＯＭ４とを接続し、データ線切替器６は、第４の経路にて復号器７とデータバス３とを接続することで、ＲＯＭ４内のデータの消去操作および書き込み操作を行うことが可能である。
　従来のメモリ制御装置においては、電源がオンされたとき、ＣＰＵがＲＯＭに記憶された起動プログラムを読み出す。さらに、起動プログラムに基づいて、データの書き込み等が可能な記憶装置（例えばハードディスクやフラッシュＲＯＭ）からＯＳローダを読み出して実行する。このように、従来のメモリ制御装置は、起動データを保存するためのＲＯＭと、データの書き込み等が可能な記憶装置と、を併用する態様である。本実施の形態にかかるメモリ制御装置は、アドレス線切替器５およびデータ線切替器６を備えているので、ＲＯＭ４のみを用いて、ＣＰＵ１を安定的に起動することができると共に、ＲＯＭ４に記録されたデータの書き込み操作等が可能である。
　なお、本実施の形態にかかるメモリ制御装置は、ＣＰＵ１によって各種の制御を行うメモリ制御装置に適用可能であるが、例えば、鉄道車両に適用した場合には以下のような効果を奏する。
　図３は、本発明の実施の形態にかかるメモリ制御装置を列車搭載機器に組み込んだ場合の効果を説明するための図である。図３に示される列車の編成は、複数台の車両からなり、一例として両先頭車両１０ａおよび１０ｂ、先頭車両以外の車両１１ａおよび車両１１ｂで構成されている。
　近年の鉄道車両には、乗務員の負荷低減や乗客に対するサービス向上を目的として、サービス機器などの動作状態の制御および監視を行う列車情報管理装置が搭載されている。車両１０ａおよび１０ｂには、一例として電機品２０、電機品２１、および電機品２２が搭載され、電機品２０は、例えば、列車情報管理装置を構成する中央局であり、電機品２２は、例えば、列車情報管理装置を構成する端末装置である。電機品２１は、例えば、運転台などに設置されたモニタ表示器などである。これらの電機品は、車両情報を相互に伝送可能に、車両内伝送路で接続されている。
　車両１１ａおよび車両１１ｂには、一例として電機品３０および電機品３１が搭載されている。電機品３０は、例えば上述した端末装置であり、電機品３１は、端末装置に接続された車両内機器（例えば、エアコン、ＳＩＶ、ＶＶＶＦなど）である。電機品３０と電機品３１は、車両内伝送路で接続されている。そして、電機品２０と電機品３０は、車両間伝送路で相互に接続されている。
　ここで、これらの電機品において、フラッシュＲＯＭのビットエラーに起因する故障が発生した場合、ＣＰＵの誤動作を引き起こし、列車の運用に大きな影響を与える可能性がある。例えば、ＳＩＶなどの一部の車両内機器の故障が発生した場合には、乗務員が列車情報管理装置を利用して故障原因の調査を行い現象の把握と応急処置を行うことは可能である。ただし、列車情報管理装置自体が故障した場合には故障原因を把握すること自体が困難となるため、列車の運用に大きな影響を与える可能性がある。
　そこで、本実施の形態にかかるメモリ制御装置を、図３に示される各電機品に組み込むようにすれば、ＲＯＭのビットエラーに起因するＣＰＵの誤動作を回避できるため、列車運用への影響を大幅に軽減することが可能である。
　さらに、本実施の形態にかかるメモリ制御装置は、例えば、一般的に市販されているＣＰＵ（あるいはＩＣ）のサポートしているバス制御の仕組みを変更することなく、フラッシュＲＯＭを用いてＣＰＵを安定的に起動させ、かつ、データの書き込み等を行うことが可能である。
　なお、本実施の形態にかかるメモリ制御装置は、本発明の内容の一例を示すものであり、更なる別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、一部を省略する等、変更して構成することも可能であることは無論である。
　以上のように、本発明は、ＣＰＵによって各種の制御を行うメモリ制御装置に適用可能であり、特に、フラッシュＲＯＭを用いてＣＰＵを安定的に起動させ、かつ、データの書き込み等を行うことができる発明として有用である。
　１　ＣＰＵ
　２　アドレスバス
　３　データバス
　４　フラッシュＲＯＭ（メモリ）
　５　アドレス線切替器（第１の切替器）
　６　データ線切替器（第２の切替器）
　７　復号器
　１０ａ、１０ｂ、１１ａ、１１ｂ　鉄道車両
　２０、２１、２２、３０、３１　電機品

Claims (7)

  1. 　ＣＰＵと、
    　誤り訂正符号化処理がなされた第１の情報と誤り訂正符号化処理がなされていない第２の情報とを記録し、電気的に書き換え可能な不揮発性のメモリと、
    　前記ＣＰＵから出力されたアドレスを検知して、前記メモリに記録された第１の情報をＣＰＵが読み取り可能とすべくアドレスバスと前記メモリとを接続する第１の経路と、前記メモリに記録された前記第２の情報を消去、書き込み、および読み取り可能にすべく前記アドレスバスと前記メモリとを接続する第２の経路と、を切り替える第１の切替器と、
    　前記メモリに記録された前記第１の情報の誤り訂正を行い、訂正後の情報の中から冗長ビットを除いて誤り訂正符号化処理前の情報を復号する復号器と、
    　前記ＣＰＵから出力されたアドレスを検知して、前記復号器にて復号された情報を前記ＣＰＵのデータバスに伝達すべく前記復号器と前記データバスとを接続する第３の経路と、前記メモリに記録された前記第２の情報を消去、書き込み、および読み取り可能にすべく前記メモリと前記データバスとを接続する第４の経路と、を切り替える第２の切替器と、
    　を備えたことを特徴とするメモリ制御装置。
  2. 　前記ＣＰＵから出力されたアドレスが、前記第１の情報を読み出すことを示す第１のアドレスであるとき、
    　前記第１の切替器は、前記第１のアドレスを検知して、前記第１の経路にて前記アドレスバスと前記メモリとを接続し、
    　前記第２の切替器は、前記第１のアドレスを検知して、前記第３の経路にて前記復号器と前記データバスとを接続し、
    　前記ＣＰＵから出力されたアドレスが、前記第２の情報を消去、書き込み、および読み取ることを示す第２のアドレスであるとき、
    　前記第１の切替器は、前記第２のアドレスを検知して、前記第２の経路にて前記アドレスバスと前記メモリとを接続し、
    　前記第２の切替器は、前記第２のアドレスを検知して、前記第４の経路にて前記復号器と前記データバスとを接続することを特徴とする請求項１に記載のメモリ制御装置。
  3. 　前記ＣＰＵは、誤り訂正が必要な情報を、ソフトウェア処理にて誤り訂正符号化し、
    　前記メモリには、この誤り訂正符号化処理がなされた情報が前記第１の情報として記録されていることを特徴とする請求項１に記載のメモリ制御装置。
  4. 　前記復号器は、誤り訂正を実施したときに誤り発生情報を保持し、
    　前記ＣＰＵは、誤り発生情報に基づいて、前記メモリ上の誤りが発生した記録領域を特定すると共に、この記録領域から読み出された情報の誤り訂正符号化処理を実行し、誤り訂正符号化処理がなされた情報を前記記録領域に上書きすることを特徴とする請求項１に記載のメモリ制御装置。
  5. 　前記第１の情報は、前記ＣＰＵの起動プログラムデータであることを特徴とする請求項１に記載のメモリ制御装置。
  6. 　誤り訂正符号化処理がなされた第１の情報と誤り訂正符号化処理がなされていない第２の情報とを記録し、電気的に書き換え可能な不揮発性のメモリの制御方法であって、
    　ＣＰＵから出力されたアドレスが、前記第１の情報を読み出すことを示す第１のアドレスであるとき、
    　前記メモリに記録された前記第１の情報をＣＰＵが読み取り可能とすべくアドレスバスと前記メモリとを接続する第１の経路と、前記メモリに記録された前記第２の情報を消去、書き込み、および読み取り可能にすべく前記アドレスバスと前記メモリとを接続する第２の経路と、を切り替える第１の切替器は、前記第１のアドレスを検知して前記第１の経路にて前記アドレスバスと前記メモリとを接続するステップと、
    　前記メモリに記録された前記第１の情報の誤り訂正を行い、訂正後の情報の中から冗長ビットを除いて誤り訂正符号化処理前の情報を復号する復号器にて復号された情報を、前記ＣＰＵのデータバスに伝達すべく前記復号器と前記データバスとを接続する第３の経路と、前記メモリに記録された前記第２の情報を消去、書き込み、および読み取り可能にすべく前記メモリと前記データバスとを接続する第４の経路と、を切り替える第２の切替器は、前記第１のアドレスを検知して前記第３の経路にて復号器とデータバスとを接続するステップと、
    　を特徴とするメモリ制御方法。
  7. 　前記ＣＰＵから出力されたアドレスが、前記第２の情報を消去、書き込み、および読み取ることを示す第２のアドレスであるとき、
    　前記第１の切替器は、前記第２のアドレスを検知して、前記第２の経路にて前記アドレスバスと前記メモリとを接続するステップと、
    　前記第２の切替器は、前記第２のアドレスを検知して、前記第４の経路にて前記復号器と前記データバスとを接続するステップとを有することを特徴とする請求項６に記載のメモリ制御方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102466239B1 (ko) * 2016-04-05 2022-11-14 에스케이하이닉스 주식회사 메모리 컨트롤러를 포함하는 메모리 시스템 및 그의 동작 방법
KR20190029316A (ko) * 2017-09-12 2019-03-20 에스케이하이닉스 주식회사 마이크로 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작방법
CN109726057B (zh) * 2018-11-19 2022-07-22 浙江众合科技股份有限公司 一种cpu安全系统并行总线故障实时动态检测方法
CN111736878B (zh) * 2020-08-10 2020-12-08 广州汽车集团股份有限公司 一种对cpu连接ddr芯片的数据线异常进行定位的方法及系统

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009125470A1 (ja) * 2008-04-07 2009-10-15 三菱電機株式会社 列車用通信中継装置、および列車用通信中継方法
JP2010152703A (ja) * 2008-12-25 2010-07-08 Sony Corp 不揮発性記憶装置、情報記録システム、及び情報記録方法
JP2010262640A (ja) * 2009-04-30 2010-11-18 Internatl Business Mach Corp <Ibm> 不揮発性メモリの適応型エンデュランス・コーディング方法及びシステム

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10111839A (ja) * 1996-10-04 1998-04-28 Fujitsu Ltd 記憶回路モジュール
EP1122645A1 (en) * 1998-09-14 2001-08-08 Fujitsu Limited Method of diagnosing a memory failure and recovering data, and a memory device using this method
TWI254848B (en) * 2004-11-16 2006-05-11 Via Tech Inc Method and related apparatus for performing error checking-correcting
JP4235624B2 (ja) * 2005-05-27 2009-03-11 Ｔｄｋ株式会社 メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法
JP2010146226A (ja) * 2008-12-18 2010-07-01 Oki Data Corp 情報処理装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009125470A1 (ja) * 2008-04-07 2009-10-15 三菱電機株式会社 列車用通信中継装置、および列車用通信中継方法
JP2010152703A (ja) * 2008-12-25 2010-07-08 Sony Corp 不揮発性記憶装置、情報記録システム、及び情報記録方法
JP2010262640A (ja) * 2009-04-30 2010-11-18 Internatl Business Mach Corp <Ibm> 不揮発性メモリの適応型エンデュランス・コーディング方法及びシステム

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
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