JP4841709B1 - メモリ制御装置およびメモリ制御方法 - Google Patents
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Abstract
【選択図】図1
Description
図1は、本発明の実施の形態にかかるメモリ制御装置の構成図であって、CPU1起動時の動作を説明するための図である。また、図2は、本発明の実施の形態にかかるメモリ制御装置の構成図であって、フラッシュROM4の書き込み操作あるいは消去操作をするときの動作を説明するための図である。
A0−fA0
A1−fA1
An−fAn(n=0、1、2・・・9)
D0−dD0
D1−dD1
Dn−dDn(n=0、1、2・・・7)
A1−fA0
A2−fA1
An−fA(n−1)(n=0、1、2・・・9)
D0−fD0
D1−fD1
Dn−fDn(n=0、1、2・・・15)
2 アドレスバス
3 データバス
4 フラッシュROM(メモリ)
5 アドレス線切替器(第1の切替器)
6 データ線切替器(第2の切替器)
7 復号器
10a、10b、11a、11b 鉄道車両
20、21、22、30、31 電機品
Claims (7)
- CPUと、
誤り訂正符号化処理がなされた第1の情報と誤り訂正符号化処理がなされていない第2の情報とを記録し、電気的に書き換え可能な不揮発性のメモリと、
前記CPUから出力されたアドレスを検知して、前記メモリに記録された第1の情報をCPUが読み取り可能とすべくアドレスバスと前記メモリとを接続する第1の経路と、前記メモリに記録された前記第2の情報を消去、書き込み、および読み取り可能にすべく前記アドレスバスと前記メモリとを接続する第2の経路と、を切り替える第1の切替器と、
前記メモリに記録された前記第1の情報の誤り訂正を行い、訂正後の情報の中から冗長ビットを除いて誤り訂正符号化処理前の情報を復号する復号器と、
前記CPUから出力されたアドレスを検知して、前記復号器にて復号された情報を前記CPUのデータバスに伝達すべく前記復号器と前記データバスとを接続する第3の経路と、前記メモリに記録された前記第2の情報を消去、書き込み、および読み取り可能にすべく前記メモリと前記データバスとを接続する第4の経路と、を切り替える第2の切替器と、
を備えたことを特徴とするメモリ制御装置。 - 前記CPUから出力されたアドレスが、前記第1の情報を読み出すことを示す第1のアドレスであるとき、
前記第1の切替器は、前記第1のアドレスを検知して、前記第1の経路にて前記アドレスバスと前記メモリとを接続し、
前記第2の切替器は、前記第1のアドレスを検知して、前記第3の経路にて前記復号器と前記データバスとを接続し、
前記CPUから出力されたアドレスが、前記第2の情報を消去、書き込み、および読み取ることを示す第2のアドレスであるとき、
前記第1の切替器は、前記第2のアドレスを検知して、前記第2の経路にて前記アドレスバスと前記メモリとを接続し、
前記第2の切替器は、前記第2のアドレスを検知して、前記第4の経路にて前記復号器と前記データバスとを接続することを特徴とする請求項1に記載のメモリ制御装置。 - 前記CPUは、誤り訂正が必要な情報を、ソフトウェア処理にて誤り訂正符号化し、
前記メモリには、この誤り訂正符号化処理がなされた情報が前記第1の情報として記録されていることを特徴とする請求項1に記載のメモリ制御装置。 - 前記復号器は、誤り訂正を実施したときに誤り発生情報を保持し、
前記CPUは、誤り発生情報に基づいて、前記メモリ上の誤りが発生した記録領域を特定すると共に、この記録領域から読み出された情報の誤り訂正符号化処理を実行し、誤り訂正符号化処理がなされた情報を前記記録領域に上書きすることを特徴とする請求項1に記載のメモリ制御装置。 - 前記第1の情報は、前記CPUの起動プログラムデータであることを特徴とする請求項1に記載のメモリ制御装置。
- 誤り訂正符号化処理がなされた第1の情報と誤り訂正符号化処理がなされていない第2の情報とを記録し、電気的に書き換え可能な不揮発性のメモリの制御方法であって、
CPUから出力されたアドレスが、前記第1の情報を読み出すことを示す第1のアドレスであるとき、
前記メモリに記録された前記第1の情報をCPUが読み取り可能とすべくアドレスバスと前記メモリとを接続する第1の経路と、前記メモリに記録された前記第2の情報を消去、書き込み、および読み取り可能にすべく前記アドレスバスと前記メモリとを接続する第2の経路と、を切り替える第1の切替器は、前記第1のアドレスを検知して前記第1の経路にて前記アドレスバスと前記メモリとを接続するステップと、
前記メモリに記録された前記第1の情報の誤り訂正を行い、訂正後の情報の中から冗長ビットを除いて誤り訂正符号化処理前の情報を復号する復号器にて復号された情報を、前記CPUのデータバスに伝達すべく前記復号器と前記データバスとを接続する第3の経路と、前記メモリに記録された前記第2の情報を消去、書き込み、および読み取り可能にすべく前記メモリと前記データバスとを接続する第4の経路と、を切り替える第2の切替器は、前記第1のアドレスを検知して前記第3の経路にて復号器とデータバスとを接続するステップと、
を特徴とするメモリ制御方法。 - 前記CPUから出力されたアドレスが、前記第2の情報を消去、書き込み、および読み取ることを示す第2のアドレスであるとき、
前記第1の切替器は、前記第2のアドレスを検知して、前記第2の経路にて前記アドレスバスと前記メモリとを接続するステップと、
前記第2の切替器は、前記第2のアドレスを検知して、前記第4の経路にて前記復号器と前記データバスとを接続するステップとを有することを特徴とする請求項6に記載のメモリ制御方法。
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