KR20220117999A - 데이터 저장 장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 데이터 저장 장치는 불휘발성 메모리 장치; 및 컨트롤러를 포함하고, 컨트롤러는 복수의 메모리 액세스 타입 각각에 대응되는 클록을 매칭하고, 호스트 장치로부터 커맨드를 수신하면 커맨드를 분석하여 메모리 액세스 타입 및 메모리 액세스 타입에 매칭된 클록 인덱스를 파악하는 커맨드 파싱부; 및 복수의 클록 각각에 대응되는 로킹 값(locking value) 및 클록 인덱스를 결정하고, 커맨드 파싱부로부터 전달되는 클록 인덱스에 따라 내부 동작을 위한 로킹 값을 변경하는 메모리 인터페이스를 포함한다.

Description

데이터 저장 장치 및 그것의 동작 방법{Data storage device and operating method thereof}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 데이터 저장 장치 및 그것의 동작 방법에 관한 것이다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive)를 포함할 수 있다.
한편, 낸드(NAND) 플래시 메모리 장치를 비롯한 불휘발성 메모리 장치는 데이터 저장 장치의 저장 매체로서 동작할 수 있다.
상술한, 낸드(NAND) 플래시 메모리 장치는 라이트 동작과 리드 동작의 성능이 메모리의 특성으로 인해 차이가 발생할 수 있다. 일반적으로 NAND PHY(NAND Physical Layer)는 낸드 플래시 메모리 액세스(NAND Flash Memory Access)를 위한 동작을 수행하는 구성으로, 리드 성능에 맞게 설정된 단일 주파수(frequency)로 동작할 수 있다. 이때, 낸드(NAND) 플래시 메모리 장치는 리드와 라이트의 동작 성능이 다르나, 단일 주파수로 동작하게 되기 때문에, 라이트 동작 시 불필요하게 높은 주파수로 동작하여 추가 파워(power)를 소모하게 될 수 있다.
본 발명의 실시 예는 메모리 액세스 타입에 따라 주파수를 변경하여 파워 소모를 최적화할 수 있는 데이터 저장 장치 및 그것의 동작 방법을 제공하고자 한다.
본 발명의 실시 예에 따른 데이터 저장 장치는 불휘발성 메모리 장치; 및 컨트롤러를 포함하고, 상기 컨트롤러는, 복수의 메모리 액세스 타입 각각에 대응되는 클록을 매칭하고, 호스트 장치로부터 커맨드를 수신하면 상기 커맨드를 분석하여 메모리 액세스 타입 및 상기 메모리 액세스 타입에 매칭된 클록 인덱스를 파악하는 커맨드 파싱부; 및 복수의 클록 각각에 대응되는 로킹 값(locking value) 및 클록 인덱스를 결정하고, 상기 커맨드 파싱부로부터 전달되는 상기 클록 인덱스에 따라 내부 동작을 위한 상기 로킹 값을 변경하는 메모리 인터페이스를 포함할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치의 동작방법은, 복수의 메모리 액세스 타입 각각에 대응되는 클록을 매칭하는 단계; 복수의 클록 각각에 대응되는 로킹 값(locking value) 및 클록 인덱스를 결정하는 단계; 호스트 장치로부터 커맨드를 수신하면 상기 커맨드를 분석하여 메모리 액세스 타입 및 상기 메모리 액세스 타입에 매칭된 클록 인덱스를 파악하는 단계; 상기 클록 인덱스에 따라 내부 동작을 위한 상기 로킹 값을 변경하는 단계; 및 상기 로킹 값을 기초로 상기 호스트 장치의 상기 커맨드를 처리하는 단계를 포함할 수 있다.
본 실시 예들에 따르면, 메모리 액세스 타입에 따라 성능에 최적화된 메모리 인터페이스의 주파수를 사용할 수 있다는 효과를 기대할 수 있다.
또한, 본 실시 예는 메모리 인터페이스의 주파수를 최적화하기 때문에 불필요한 파워 소모를 줄일 수 있다는 것이다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치의 구성을 나타낸 도면이다.
도 2는 도 1의 컨트롤러의 일부를 상세하게 나타낸 도면이다.
도 3 및 도 4는 본 발명의 실시 예에 따른 커맨드 처리 방법을 설명하기 위한 일 예를 나타낸 도면이다.
도 5 및 도 6은 본 발명의 실시 예에 따른 로킹 처리를 수행하는 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 로킹 테이블의 일 예를 나타낸 도면이다.
도 8 내지 도 10은 본 발명의 실시 예에 따른 데이터 슬라이스 방법을 설명하기 위한 도면이다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 12는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다.
도 13은 도 12의 컨트롤러의 구성을 예시적으로 나타낸 도면이다.
도 14는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다.
도 15는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다.
도 16은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템을 예시적으로 나타낸 도면이다.
도 17은 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 불휘발성 메모리 장치를 예시적으로 나타낸 블록도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시 예를 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치의 구성을 나타낸 도면이고, 도 2는 도 1의 컨트롤러의 일부를 상세하게 나타낸 도면이다.
도 1을 참조하면, 본 실시 예에 따른 데이터 저장 장치(10)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(20)에 의해서 액세스되는 데이터를 저장할 수 있다. 데이터 저장 장치(10)는 메모리 시스템으로 불릴 수 있다.
데이터 저장 장치(10)는 호스트 장치(20)와 연결되는 인터페이스 프로토콜에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들어, 데이터 저장 장치(10)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI-express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
데이터 저장 장치(10)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들어, 데이터 저장 장치(10)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
데이터 저장 장치(10)는 불휘발성 메모리 장치(100) 및 컨트롤러(200)를 포함할 수 있다.
불휘발성 메모리 장치(100)는 데이터 저장 장치(10)의 저장 매체로서 동작할 수 있다. 불휘발성 메모리 장치(100)는 메모리 셀에 따라서 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory, FRAM), 티엠알(tunneling magneto-resistive, TMR) 막을 이용한 마그네틱 램(magnetic random access memory, MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory, PRAM), 전이 금속 화합물(transition metal oxide)을 이용한 저항성 램(resistive random access memory, ReRAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다.
불휘발성 메모리 장치(100)는 복수의 비트라인들(도시되지 않음) 및 복수의 워드라인들(도시되지 않음)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 갖는 메모리 셀 어레이(도시되지 않음)를 포함할 수 있다. 예를 들어, 메모리 셀 어레이의 각 메모리 셀은 하나의 비트를 저장하는 싱글 레벨 셀(single level cell, SLC), 2 비트의 데이터를 저장할 수 있는 멀티 레벨 셀(multi-level cell, MLC), 3 비트의 데이터를 저장할 수 있는 트리플 레벨 셀(triple level cell, TLC) 또는 4 비트의 데이터를 저장할 수 있는 쿼드러플 레벨 셀(quadruple level cell, QLC)일 수 있다. 메모리 셀 어레이(110)는 싱글 레벨 셀, 멀티 레벨 셀, 트리플 레벨 셀, 및 쿼드러플 레벨 셀 중 적어도 하나 이상을 포함할 수 있다. 예를 들어, 메모리 셀 어레이(110)는 2차원 수평 구조의 메모리 셀들을 포함할 수도 있고, 또는 3차원 수직 구조의 메모리 셀들을 포함할 수도 있다.
컨트롤러(200)는 메모리(230)에 로딩된 펌웨어 또는 소프트웨어의 구동을 통해서 데이터 저장 장치(10)의 제반 동작을 제어할 수 있다. 컨트롤러(200)는 호스트 장치(20)로부터 수신된 커맨드(CMD)를 처리할 수 있다. 컨트롤러(200)는 호스트 장치(20)로부터 수신된 커맨드(CMD)에 근거하여 불휘발성 메모리 장치(100)의 동작을 제어하기 위한 제어 신호들을 생성하고, 생성된 제어 신호들을 불휘발성 메모리 장치(210)로 제공할 수 있다. 컨트롤러(200)는 펌웨어 또는 소프트웨어와 같은 코드 형태의 명령(instruction) 또는 알고리즘을 해독하고 구동할 수 있다. 컨트롤러(200)는 하드웨어, 또는 하드웨어와 소프트웨어가 조합된 형태로 구현될 수 있다.
컨트롤러(200)는 호스트 인터페이스(210), 프로세서(220), 메모리(230), 커맨드 파싱부(240), 메모리 인터페이스(250) 및 클록 다중화기(260)를 포함할 수 있다.
도 1에 도시하지는 않았으나, 컨트롤러(200)는 호스트 장치(20)로부터 제공된 라이트 데이터를 ECC(error correction code) 인코딩하여 패리티(parity)를 생성하고, 불휘발성 메모리 장치(100)로부터 독출된 리드 데이터를 패리티(parity)를 이용하여 ECC(error correction code) 디코딩하는 ECC 엔진을 더 포함할 수도 있다. ECC 엔진은 메모리 인터페이스(250) 내부 또는 외부에 구비될 수 있다.
호스트 인터페이스(210)는 호스트 장치(20)의 프로토콜에 대응하여 호스트 장치(20)와 데이터 저장 장치(10) 사이를 인터페이싱할 수 있다. 예를 들어, 호스트 인터페이스(210)는 USB(universal serial bus), UFS(universal flash storage), MMC(multimedia card), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-e(PCI express) 프로토콜 중 어느 하나를 통해 호스트 장치(20)와 통신할 수 있다.
프로세서(220)는 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)로 구성될 수 있다. 프로세서(220)는 호스트 장치(20)로부터 전송된 요청을 처리할 수 있다. 호스트 장치(20)로부터 전송된 요청을 처리하기 위해서, 프로세서(220)는 메모리(230)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 펌웨어를 구동하고, 호스트 인터페이스(210), 메모리(230) 및 메모리 인터페이스(250) 등과 같은 내부 장치들 및 불휘발성 메모리 장치(100)의 동작을 제어할 수 있다.
프로세서(220)는 호스트 장치(20)로부터 전송된 요청들에 근거하여 불휘발성 메모리 장치(100)의 동작을 제어하기 위한 제어 신호들을 생성하고, 생성된 제어 신호들을 메모리 인터페이스(250)를 통해 불휘발성 메모리 장치(100)로 제공할 수 있다.
메모리(230)는 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)를 포함할 수 있다. 메모리(230)는 프로세서(220)에 의해서 구동되는 펌웨어를 저장할 수 있다. 또한, 메모리(230)는 펌웨어의 구동에 필요한 데이터, 예를 들면, 메타 데이터를 저장할 수 있다. 즉, 메모리(230)는 프로세서(220)의 동작 메모리(working memory)로서 동작할 수 있다. 도 1에 도시되지는 않았으나, 컨트롤러(200)는 프로세서(220)에 인접하게 배치되는 프로세서 전용 메모리를 더 포함할 수 있으며, 메모리(230)에 저장된 펌웨어 및 메타 데이터는 프로세서 전용 메모리에 로드될 수도 있다.
상기 메타 데이터는 펌웨어 코드, 어드레스 맵핑 데이터, 사용자 데이터를 관리하기 위한 데이터 등과 같이, 불휘발성 메모리 장치(100)를 직접적으로 제어하는 컨트롤러(200)에서 생성되고 사용되는 데이터를 의미할 수 있다.
상기 사용자 데이터는 응용 프로그램 코드, 파일 등과 같이, 사용자에 의해서 제어되는 호스트 장치(20)의 소프트웨어 계층에서 생성되고 사용되는 데이터를 의미할 수 있다.
메모리(230)는 호스트 장치(20)로부터 불휘발성 메모리 장치(100)로 전송될 라이트 데이터 또는 불휘발성 메모리 장치(100)로부터 독출되어 호스트 장치(20)로 전송될 리드 데이터를 임시 저장하기 위한 데이터 버퍼를 포함하도록 구성될 수 있다. 즉, 메모리(230)는 버퍼 메모리(buffer memory)로서 동작할 수 있다.
도 1에서는 메모리(230)가 컨트롤러(200)의 내부에 구비된 것을 예를 들어 도시하였으나, 메모리(230)는 컨트롤러(200)의 외부에 구비될 수도 있다.
커맨드 파싱부(240)는 복수의 메모리 액세스 타입 각각에 대응되는 클록(clock)을 매칭하고, 호스트 장치(20)로부터 커맨드를 수신하면 상기 커맨드를 분석하여 메모리 액세스 타입 및 상기 메모리 액세스 타입에 매칭된 클록 인덱스를 파악할 수 있다. 이때, 클록을 매칭한다는 것은 복수의 메모리 액세스 타입별로 사용할 클록을 사전에 정하는 것을 의미할 수 있다.
이렇게 정해진 클록들 각각에 대해 후술하는 메모리 인터페이스(250)가 로킹 처리를 수행하여 로킹 값을 정하고, 로킹 값에 대한 인덱싱을 수행하는 것이다. 이에 대한 상세 설명은 후술하기로 한다.
상술한 메모리 액세스 타입은 라이트, 시퀀셜 리드 및 랜덤 리드를 비롯하여 불휘발성 메모리 장치(100)에 액세스하는 타입을 의미할 수 있다. 이때, 메모리 액세스 타입은 호스트 장치(20)로부터 전달되는 커맨드를 처리하기 위해 불휘발성 메모리 장치(100)에 액세스 하는 타입을 의미하는 것으로서, 커맨드를 파싱하여 획득되는 정보로, 라이트, 시퀀셜 리드 및 랜덤 리드 등의 커맨드 타입과 동일한 의미일 수 있다.
도 3 및 도 4는 본 발명의 실시 예에 따른 커맨드 처리 방법을 설명하기 위한 일 예를 나타낸 도면이다.
도 3 및 도 4에서 도시하는 바와 같이, 커맨드 파싱부(240)는 메모리 액세스 타입의 처리 요구 속도에 대응되는 속도의 클록을 매칭할 수 있다. 예를 들어, 커맨드 파싱부(240)는 고성능(high performance)이 요구되는 메모리 액세스 타입(MAT(A))의 경우, 도 3과 같이 PHY Clock index (0)의 클록이 선택되어 상대적으로 빠른 클록으로 동작하도록 할 수 있다. 또한, 커맨드 파싱부(240)는 저성능(low performance)이 요구되는 메모리 액세스 타입(MAT(M))의 경우, 도 4와 같이 PHY Clock index (n)의 클록이 선택되어 상대적으로 느린 클록으로 동작하도록 할 수 있다. 도 3 및 도 4의 Data in과 Data out 상태를 참고하면, 고성능이 요구되는 메모리 액세스 타입의 Data in 및 Data out의 클록이 저성능이 요구되는 메모리 액세스 타입의 Data in 및 Data out의 클록에 비해 빠른 것을 확인할 수 있다.
커맨드 파싱부(240)는 초기 설정 시, 메모리 인터페이스(250)를 통해 복수의 메모리 액세스 타입별로 매칭된 클록 각각에 대한 로킹 값 및 클록 인덱스가 설정되는 로킹 처리를 수행할 수 있도록 할 수 있다. 이에 한정되지 않고, 상기 로킹 처리는 커맨드 파싱부(240)의 제어 없이 메모리 인터페이스(250) 단독으로 수행할 수 있음도 당연하다 할 것이다. 상술한 초기 설정은 복수의 메모리 액세스 타입별 클록이 매칭된 후, 최초 파워 온(power on) 되어 메모리 인터페이스(250) 초기 동작 시, 클록별 로킹 처리를 수행하여 로킹 값 및 클록 인덱스를 저장하도록 하는 것일 수 있다.
커맨드 파싱부(240)는 일반 동작 시, 호스트 장치(20)로부터 전달되는 커맨드에 대응되는 클록 인덱스를 검색하여 메모리 액세스 타입과 함께 메모리 인터페이스(250)로 출력할 수 있다. 이를 위해, 커맨드 파싱부(240)가 메모리 인터페이스(250)로부터 메모리 액세스 타입별 클록 인덱스를 수신하여 저장하고 있음은 당연하다 할 것이다. 상술한 일반 동작은 로킹 처리를 통해 복수의 메모리 액세스 타입별 로킹 값 및 클록 인덱스가 결정된 이후, 호스트 장치(20)로부터 전달되는 커맨드를 파싱하여 처리하는 것을 의미하는 것으로 정의할 수 있다.
도 2에서 도시하는 바와 같이, 커맨드 파싱부(240)로부터 출력되는 클록 인덱스는 컨트롤 블록(253) 및 클록 다중화기(260)로 전달될 수 있다. 전달되는 클록 인덱스를 기초로 컨트롤 블록(253)에서는 해당 클록에 대응되는 로킹 값을 검색하여 출력하고, 클록 다중화기(260)에서는 해당 클록을 스위칭할 수 있다.
메모리 인터페이스(250)는 프로세서(220)의 제어에 따라 불휘발성 메모리 장치(100)를 제어할 수 있다. 불휘발성 메모리 장치(100)가 낸드 플래시 메모리로 구성되는 경우, 메모리 인터페이스(250)는 플래시 컨트롤 탑(flash control top, FCT)으로도 불릴 수 있다. 메모리 인터페이스(250)는 프로세서(220)에 의해 생성된 제어 신호들을 불휘발성 메모리 장치(100)로 전송할 수 있다. 제어 신호들은 불휘발성 메모리 장치(100)의 동작을 제어하기 위한 커맨드, 어드레스, 동작 제어 신호 등을 포함할 수 있다. 여기에서, 동작 제어 신호는 예를 들어, 칩 인에이블 신호, 커맨드 래치 인에이블 신호, 어드레스 래치 인에이블 신호, 라이트 인에이블 신호, 리드 인에이블 신호, 데이터 스트로브 신호 등을 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다. 또한, 메모리 인터페이스(250)는 라이트 데이터를 불휘발성 메모리 장치(100)로 전송하거나, 불휘발성 메모리 장치(100)로부터 리드 데이터를 수신할 수 있다.
메모리 인터페이스(250)와 불휘발성 메모리 장치(100)는 복수의 채널들(CH1~CHn))을 통해 연결될 수 있다. 메모리 인터페이스(250)는 복수의 채널들(CH1~CHn)을 통해 불휘발성 메모리 장치(100)로 커맨드, 어드레스, 동작 제어 신호 및 데이터(즉, 라이트 데이터) 등과 같은 신호들을 전송할 수 있다. 또한, 메모리 인터페이스(250)는 복수의 채널들(CH1~CHn)을 통해 불휘발성 메모리 장치(100)로부터 상태 신호(예컨대, 레디/비지(ready/busy)) 및 데이터(즉, 리드 데이터) 등을 수신할 수 있다.
도 2를 참조하면, 메모리 인터페이스(250)는 복수의 클록 각각에 대응되는 로킹 값(locking value) 및 클록 인덱스(clock index)를 결정하고, 커맨드 파싱부(240)로부터 전달되는 클록 인덱스에 따라 내부 동작을 위한 로킹 값을 변경할 수 있다.
구체적으로, 메모리 인터페이스(250)는 복수의 클록 각각에 대응되는 로킹 값을 결정하고 결정된 로킹 값에 클록 인덱싱을 수행하여 로킹 테이블(locking table)을 생성하며, 커맨드 파싱부(240)로부터 클록 인덱스를 수신하면 로킹 테이블로부터 클록 인덱스에 매칭되는 로킹 값을 확인하고, 확인된 로킹 값을 기초로 커맨드를 처리할 수 있다.
도 5 및 도 6은 본 발명의 실시 예에 따른 로킹 처리를 수행하는 방법을 설명하기 위한 도면이고, 도 7은 본 발명의 실시 예에 따른 로킹 테이블의 일 예를 나타낸 도면이다.
도 2를 참고하면, 메모리 인터페이스(250)는 DLL(Delay Locked Loop) 처리부(241), 컨트롤 블록(253) 및 데이터 슬라이서(255)를 포함할 수 있다.
DLL 처리부(251)는 클록 사이클을 감지하고, 감지된 클록 사이클의 중간값을 로킹 값으로 설정하는 로킹 처리를 수행하는 구성일 수 있다.
본 실시예는 메모리 액세스 타입에 따라 다이나믹 클록 제어를 위해, 멀티 주파수에 대한 로킹 값을 저장하고, 커맨드 파싱부(240)로부터 전달되는 클록 인덱스에 따라 메모리 액세스 타입에 맞는 주파수로 제어할 수 있다.
이에, DLL 처리부(251)는 초기 설정 시, 사용하고자 하는 클록별로 로킹 처리를 수행하여 로킹 값을 설정하고, 설정된 로킹 값 및 로킹 값에 매칭되는 클록 인덱스가 사전에 저장되도록 할 수 있다.
구체적으로, DLL 처리부(251)는 초기 설정 시, 입력되는 복수의 클록 각각에 대해 DLL(Delay-locked loop) 로킹 처리를 수행하여, 복수의 클록 각각에 대응되는 로킹 값을 인덱싱하여 클록 인덱스 및 클록 인덱스와 매칭되는 로킹 값을 포함하는 로킹 테이블을 생성할 수 있다. 도 7을 참고하면, DLL 처리부(251)에서 생성된 로킹 테이블은 컨트롤 블록(253)으로 전달되어 저장될 수 있으며, 저장 형태는 이에 한정되지 않는다.
도 5를 참고하면, DLL 처리부(251)는 복수의 지연 셀(delay cell)((1), (2), … (n))들로 구성된 DLL(delay locked loop)을 포함할 수 있다. 이때, 각각의 지연 셀은 수 내지 수십 ps의 딜레이 시간을 가질 수 있다. DLL 처리부(251)는 클록 신호(PHY Clock)를 입력받아 한 주기의 클록 신호를 딜레이 시키는 셀의 개수를 검색하여 로킹 값(locking value)으로 출력할 수 있다.
예를 들어, 복수의 지연 셀((1), (2), ?? (n))을 포함하는 DLL은 입력된 클록 신호가 내부의 연속된 지연 셀을 거치면서 clock(1)로부터 clock(n)까지 딜레이 되는 n개의 딜레이 클록을 포함하는 지연 셀의 번호를 출력할 수 있다. 이때, 로킹 값은 출력된 지연 셀의 번호에 해당하는 지연 셀까지 클록 신호가 통과한 지연 셀의 개수일 수 있다. 이때, 각각의 딜레이 클록은 수 내지 수십 ps의 딜레이 시간을 가질 수 있다.
도 5에서 도시하는 바와 같이, 상술한 지연 셀들 각각은 딜레이 버퍼를 포함할 수 있다. 이때, 복수의 딜레이 버퍼는 직렬로 연결되어 클록 신호를 딜레이 시킬 수 있다. 클록 신호는 복수의 딜레이 버퍼를 거치면서 딜레이 될 수 있는 것이다.
도 5 및 도 6을 참고하면, DLL 처리부(251)는 입력되는 클록 신호(PHY clock)에 대해 각각의 딜레이된 클록(delayed clock)들(clock(1) ~ clock(n))의 값을 캡처(capture)하여 입력 클록 신호의 주기가 몇 개의 딜레이 클록(delay clock)으로 캡처 가능한지를 판별하는 것이다.
예를 들어, 도 6을 참고하면, 각 지연 셀의 딜레이가 10ps이고, 입력된 클록 신호의 주기가 2,000ps(500MHz)인 경우, 입력 클록 신호는 200개의 딜레이 클록으로 캡처될 수 있는 것이다. 이를 기초로, DLL 처리부(251)는 50번째 딜레이 클록(delay clock)은 입력 클록의 1/4 주기, 100번째 딜레이 클록은 입력 클록의 1/2 주기, 150번째 딜레이 클록은 입력 클록의 3/4 주기, 200번째 클록은 입력 클록의 1 주기가 되는 것을 획득할 수 있는 것이다. 즉, 로킹 처리는 입력된 클록 신호의 1/4, 1/2 3/4, 1 주기에 해당하는 딜레이 클록(또는 딜레이 탭(delay tab)) 값을 찾는 것이다. 본 실시예서는 입력 클록의 1/2 주기에 해당하는 딜레이 클록 값을 로킹 값으로 하며, 이에 한정되지 않는다.
DLL 처리부(251)는 상술한 로킹 처리를 통해 획득한 로킹 값을 인덱싱하여 컨트롤 블록(253)으로 전달하는 것이다.
컨트롤 블록(control block)(253)은 로킹 테이블을 저장하여 커맨드 파싱부(240)로부터 클록 인덱스를 수신하면 로킹 테이블로부터 클록 인덱스에 매칭되는 로킹 값을 검색하여 출력할 수 있다.
도 7과 같이, 컨트롤 블록(253)은 DLL 처리부(251)로부터 전달된 메모리 액세스 타입(Memory Access Type)별(MAT(A) ~ MAT(M)) 클록 인덱스(Clock Index(0) ~ Clock Index(n)) 및 로킹 값(Locking Value(a)~ Locking Value(n))을 서로 매칭하여 테이블 형태로 저장할 수 있다. 이때, 컨트롤 블록(253)이 DLL 처리부(251)로부터 메모리 액세스 타입별 로킹 값만을 수신한 후, 로킹 값 각각에 대한 클록 인덱스를 인덱싱하여 로킹 테이블을 생성하여 저장하는 것 역시 가능하다 할 것이다.
이때, 컨트롤 블록(253)은 로킹 테이블의 정보를 커맨드 파싱부(240)로 전달하여, 호스트 장치(20)로부터 전달된 커맨드를 파싱하여 획득된 메모리 액세스 타입에 대응되는 클록 인덱스를 파악할 수 있도록 할 것이다.
데이터 슬라이서(data slicer)(255)는 컨트롤 블록(253)으로부터 전달되는 로킹 값을 이용하여 호스트 장치(20)의 커맨드를 처리할 때 불휘발성 메모리 장치(100)로 데이터를 입력 및 출력할 수 있다.
도 8 내지 도 10은 본 발명의 실시 예에 따른 데이터 슬라이스 방법을 설명하기 위한 도면이다.
도 8과 같이, 데이터 슬라이서(255)는 안전한 상태의 데이터를 출력하기 위한 구성으로서 복수의 플립플롭(flip-flop)을 포함하여, 커맨드 처리를 위해 입력되는 데이터(Data In)를 각각의 딜레이 클록으로 캡처하고, 컨트롤 블록(253)으로부터 전달되는 로킹 값으로 캡처된 데이터를 출력(Data Out)할 수 있다. 이때, 플립플롭의 개수는 DLL 처리부(251)에서 파악된 지연 셀의 개수와 동일할 수 있다.
도 9 및 도 10을 참고하면, 데이터 슬라이서(255)는 커맨드를 처리할 때, 타이밍 다이어그램(timing diagram)을 기준으로 커맨드 처리를 위해 입력되는 데이터들을 각각의 딜레이 클록(delay clock)(Clock(1) ~ Clock(a+2))으로 캡처(capture)하고(Data(1) ~ Data(a+2))(도 9 참고), 캡처된 데이터들(Data(1) ~ Data(a+2)) 중 해당 로킹 값을 기초로 선택된 데이터를 출력(도 10 참조)할 수 있다.
도 10을 참고하면, 데이터 슬라이서(255)는 입력되는 데이터(D(0), D(1))를 로킹 처리를 통해 획득한 로킹 값인 1/2 클록 주기의 Clock(a)와 3/4 클록 주기의 Clock(b)를 기초로 캡처된 데이터를 출력하는 것이다.
본 실시예는 메모리 인터페이스(250)의 DLL 로킹 값을 단일 주파수가 아닌 멀티 주파수(multi-frequency)로 구현하기 위해 상술한 클록 인덱스를 설정할 수 있다. 본 실시예에서, 메모리 인터페이스(250)는 NAND PHY(NAND Physical Layer)와 동일한 구성을 의미하거나, 또는 NAND PHY를 포함하고 있는 구성을 의미할 수 있다.
클록 다중화기(260)는 메모리 인터페이스(250)로 입력되는 클록이 멀티 주파수로 입력될 수 있도록 하는 구성일 수 있다.
구체적으로, 클록 다중화기(260)는 커맨드 파싱부(240)로부터 전달되는 클록 인덱스를 기초로 스위칭되어 클록 인덱스에 매칭되는 클록을 선택하여 메모리 인터페이스(250)로 출력할 수 있다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명하기 위한 흐름도이다.
데이터 저장 장치(10)는 복수의 메모리 액세스 타입 각각에 대응되는 클록을 매칭할 수 있다(S101). 상기 메모리 액세스 타입은 라이트, 시퀀셜 리드 및 랜덤 리드를 비롯하여 불휘발성 메모리 장치에 액세스하는 타입일 수 있다.
이때, 데이터 저장 장치(10)는 메모리 액세스 타입의 처리 요구 속도에 대응되는 속도의 클록을 매칭할 수 있다.
다음, 데이터 저장 장치(10)는 복수의 클록 각각에 대응되는 로킹 값(locking value) 및 클록 인덱스를 결정할 수 있다(S103).
구체적으로, 데이터 저장 장치(10)는 초기 설정 시, 입력되는 복수의 클록 각각에 대해 DLL(Delay-locked loop) 로킹 처리를 수행하여, 상기 복수의 클록 각각에 대응되는 로킹 값을 인덱싱하여 상기 클록 인덱스 및 상기 클록 인덱스와 매칭되는 로킹 값을 포함하는 로킹 테이블을 생성할 수 있다.
다음, 데이터 저장 장치(10)는 호스트 장치(20)로부터 커맨드를 수신하면 상기 커맨드를 분석하여 메모리 액세스 타입 및 상기 메모리 액세스 타입에 매칭된 클록 인덱스를 파악할 수 있다(S105).
다음, 데이터 저장 장치(10)는 클록 인덱스에 따라 내부 동작을 위한 로킹 값을 변경할 수 있다(S107). 이때, 데이터 저장 장치(10)는 클록 인덱스를 기초로 로킹 테이블로부터 상기 클록 인덱스에 매칭되는 로킹 값을 검색하여 출력할 수 있다. 상술한 내부 동작은 데이터 저장 장치(10)의 메모리 인터페이스(250)가 불휘발성 메모리(100)로 데이터를 전송하거나, 수신하기 위하여 수행하는 동작을 의미할 수 있다.
다음, 데이터 저장 장치(10)는 로킹 값을 기초로 호스트 장치(20)의 커맨드를 처리할 수 있다(S109).
구체적으로, 데이터 저장 장치(10)는 커맨드를 처리할 때, 타이밍 다이어그램(timing diagram)을 기준으로 커맨드 처리를 위해 입력되는 데이터들을 각각의 딜레이 클록(delay clock)으로 캡처(capture)하고, 캡처된 데이터들을 상기 로킹 값으로 선택하여 출력할 수 있다.
도 12는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 12를 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 솔리드 스테이트 드라이브(solid state drive)(2200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.
컨트롤러(2210)는 SSD(2200)의 제반 동작을 제어할 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽힌 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태의 커넥터로 구성될 수 있다.
도 13은 도 12의 컨트롤러의 구성을 예시적으로 나타낸 도면이다. 도 13를 참조하면, 컨트롤러(2210)는 호스트 인터페이스 유닛(2211), 컨트롤 유닛(2212), 랜덤 액세스 메모리(2213), 에러 정정 코드(ECC) 유닛(2214) 및 메모리 인터페이스 유닛(2215)을 포함할 수 있다.
호스트 인터페이스 유닛(2211)은, 호스트 장치(2100)의 프로토콜에 따라서, 호스트 장치(2100)와 SSD(2200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(2211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Express), UFS(universal flash storage) 프로토콜들 중 어느 하나를 통해서 호스트 장치(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2211)은 호스트 장치(2100)가 SSD(2200)를 범용 데이터 저장 장치, 예를 들면, 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
컨트롤 유닛(2212)은 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2212)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블록들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(2214)은 불휘발성 메모리 장치들(2231~223n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리 장치들(2231~223n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2214)은 패리티 데이터에 근거하여 불휘발성 메모리 장치들(2231~223n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(2214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(2215)은 버퍼 메모리 장치(2220)에 저장된 데이터를 불휘발성 메모리 장치들(2231~223n)로 제공하거나, 불휘발성 메모리 장치들(2231~223n)로부터 읽힌 데이터를 버퍼 메모리 장치(2220)로 제공할 수 있다.
도 14는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 14를 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 데이터 저장 장치(3200)를 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블록들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 데이터 저장 장치(3200)는 접속 터미널(3110)에 마운트(mount)될 수 있다.
데이터 저장 장치(3200)는 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 데이터 저장 장치(3200)는 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 데이터 저장 장치(3200)는 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 데이터 저장 장치(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 13에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)로부터 읽힌 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
불휘발성 메모리 장치들(3231~3232)은 데이터 저장 장치(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 데이터 저장 장치(3200) 내부에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 데이터 저장 장치(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 데이터 저장 장치(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 데이터 저장 장치(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 데이터 저장 장치(3200)의 어느 한 변에 배치될 수 있다.
도 15는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 15를 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 데이터 저장 장치(4200)를 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블록들을 포함할 수 있다.
데이터 저장 장치(4200)는 표면 실장형 패키지 형태로 구성될 수 있다. 데이터 저장 장치(4200)는 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 데이터 저장 장치(4200)는 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 불휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 데이터 저장 장치(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 13에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 불휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 불휘발성 메모리 장치들(4230)로부터 읽힌 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 불휘발성 메모리 장치(4230)로 전송될 수 있다.
불휘발성 메모리 장치(4230)는 데이터 저장 장치(4200)의 저장 매체로 사용될 수 있다.
도 16은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템(5000)을 예시적으로 나타낸 도면이다. 도 16을 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 데이터 저장 장치(5200)를 포함할 수 있다. 데이터 저장 장치(5200)는 도 1의 데이터 저장 장치(10), 도 12의 데이터 저장 장치(2200), 도 14의 데이터 저장 장치(3200) 및 도 15의 데이터 저장 장치(4200)로 구성될 수 있다.
도 17은 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 17을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 열 디코더(140), 데이터 읽기/쓰기 블럭(130), 전압 발생기(150) 및 제어 로직(160)을 포함할 수 있다.
메모리 셀 어레이(110)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(120)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 행 디코더(120)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 행 디코더(120)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(120)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(120)는 전압 발생기(150)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(130)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(130)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(130)은 제어 로직(160)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(130)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(130)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(110)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(130)은 읽기 동작 시 메모리 셀 어레이(110)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(140)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 열 디코더(140)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(140)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(130)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(150)는 불휘발성 메모리 장치(100)의 내부 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(150)에 의해서 생성된 전압들은 메모리 셀 어레이(110)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(160)은 외부 장치로부터 제공된 제어 신호에 근거하여 불휘발성 메모리 장치(100)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(160)은 불휘발성 메모리 장치(100)의 읽기, 쓰기, 소거 동작과 같은 불휘발성 메모리 장치(100)의 동작을 제어할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 데이터 저장 장치 20: 호스트 장치
100: 불휘발성 메모리 장치 200: 컨트롤러
210: 호스트 인터페이스
220: 프로세서 230: 메모리
240: 커맨드 파싱부 250: 메모리 인터페이스
251: DLL 처리부 253: 컨트롤 블록
255: 데이터 슬라이스 260: 클록 다중화기

Claims (14)

  1. 불휘발성 메모리 장치; 및
    컨트롤러를 포함하고,
    상기 컨트롤러는,
    복수의 메모리 액세스 타입 각각에 대응되는 클록을 매칭하고, 호스트 장치로부터 커맨드를 수신하면 상기 커맨드를 분석하여 메모리 액세스 타입 및 상기 메모리 액세스 타입에 매칭된 클록 인덱스를 파악하는 커맨드 파싱부; 및
    복수의 클록 각각에 대응되는 로킹 값(locking value) 및 클록 인덱스를 결정하고, 상기 커맨드 파싱부로부터 전달되는 상기 클록 인덱스에 따라 내부 동작을 위한 상기 로킹 값을 변경하는 메모리 인터페이스;
    를 포함하는 데이터 저장 장치.
  2. 제1항에 있어서,
    상기 커맨드 파싱부로부터 전달되는 상기 클록 인덱스를 기초로 스위칭되어 상기 클록 인덱스에 매칭되는 클록을 선택하여 상기 메모리 인터페이스로 출력하는 클록 다중화기;
    를 더 포함하는 데이터 저장 장치.
  3. 제2항에 있어서,
    상기 메모리 인터페이스는,
    복수의 클록 각각에 대응되는 로킹 값(locking value)을 결정하고 결정된 상기 로킹 값에 클록 인덱싱을 수행하여 로킹 테이블을 생성하며, 상기 커맨드 파싱부로부터 상기 클록 인덱스를 수신하면 상기 로킹 테이블로부터 상기 클록 인덱스에 매칭되는 로킹 값을 확인하고, 확인된 상기 로킹 값을 기초로 상기 커맨드를 처리하는 데이터 저장 장치.
  4. 제2항에 있어서,
    상기 메모리 인터페이스는,
    초기 설정 시, 입력되는 상기 복수의 클록 각각에 대해 DLL(Delay-locked loop) 로킹 처리를 수행하여, 상기 복수의 클록 각각에 대응되는 로킹 값을 인덱싱하여 상기 클록 인덱스 및 상기 클록 인덱스와 매칭되는 로킹 값을 포함하는 로킹 테이블을 생성하는 DLL 처리부; 및
    상기 로킹 테이블을 저장하여 상기 커맨드 파싱부로부터 상기 클록 인덱스를 수신하면 상기 로킹 테이블로부터 상기 클록 인덱스에 매칭되는 로킹 값을 검색하여 출력하는 컨트롤 블록,
    을 포함하는 데이터 저장 장치.
  5. 제4항에 있어서,
    상기 메모리 인터페이스는,
    상기 컨트롤 블록으로부터 전달되는 상기 로킹 값을 이용하여 상기 호스트 장치의 상기 커맨드를 처리할 때 불휘발성 메모리 장치로 데이터를 입력 및 출력하는 데이터 슬라이서,
    를 더 포함하는 데이터 저장 장치.
  6. 제5항에 있어서,
    상기 데이터 슬라이서는,
    상기 커맨드를 처리할 때, 타이밍 다이어그램(timing diagram)을 기준으로 상기 커맨드 처리를 위해 입력되는 데이터들을 각각의 딜레이 클록(delay clock)으로 캡처(capture)하고, 캡처된 데이터들을 해당 상기 로킹 값으로 선택하여 출력하는 데이터 저장 장치.
  7. 제1항에 있어서,
    상기 메모리 액세스 타입은,
    라이트, 시퀀셜 리드 및 랜덤 리드를 비롯하여 상기 불휘발성 메모리 장치에 액세스하는 타입인 데이터 저장 장치.
  8. 제1항에 있어서,
    상기 커맨드 파싱부는,
    상기 메모리 액세스 타입의 처리 요구 속도에 대응되는 속도의 클록을 매칭하는 데이터 저장 장치.
  9. 복수의 메모리 액세스 타입 각각에 대응되는 클록을 매칭하는 단계;
    복수의 클록 각각에 대응되는 로킹 값(locking value) 및 클록 인덱스를 결정하는 단계;
    호스트 장치로부터 커맨드를 수신하면 상기 커맨드를 분석하여 메모리 액세스 타입 및 상기 메모리 액세스 타입에 매칭된 클록 인덱스를 파악하는 단계;
    상기 클록 인덱스에 따라 내부 동작을 위한 상기 로킹 값을 변경하는 단계; 및
    상기 로킹 값을 기초로 상기 호스트 장치의 상기 커맨드를 처리하는 단계;
    를 포함하는 데이터 저장 장치의 동작방법.
  10. 제9항에 있어서,
    상기 로킹 값 및 클록 인덱스를 결정하는 단계에서,
    초기 설정 시, 입력되는 상기 복수의 클록 각각에 대해 DLL(Delay-locked loop) 로킹 처리를 수행하여, 상기 복수의 클록 각각에 대응되는 로킹 값을 인덱싱하여 상기 클록 인덱스 및 상기 클록 인덱스와 매칭되는 로킹 값을 포함하는 로킹 테이블을 생성하는 데이터 저장 장치의 동작방법.
  11. 제10항에 있어서,
    상기 로킹 값을 변경하는 단계에서,
    상기 클록 인덱스를 기초로 상기 로킹 테이블로부터 상기 클록 인덱스에 매칭되는 로킹 값을 검색하여 출력하는 데이터 저장 장치의 동작방법.
  12. 제11항에 있어서,
    상기 커맨드를 처리하는 단계에서,
    상기 커맨드를 처리할 때, 타이밍 다이어그램(timing diagram)을 기준으로 상기 커맨드 처리를 위해 입력되는 데이터들을 각각의 딜레이 클록(delay clock)으로 캡처(capture)하고, 캡처된 데이터들을 상기 로킹 값으로 선택하여 출력하는 데이터 저장 장치의 동작방법.
  13. 제9항에 있어서,
    상기 메모리 액세스 타입은,
    라이트, 시퀀셜 리드 및 랜덤 리드를 비롯하여 불휘발성 메모리 장치에 액세스하는 타입인 데이터 저장 장치의 동작방법.
  14. 제9항에 있어서,
    상기 클록을 매칭하는 단계에서,
    상기 메모리 액세스 타입의 처리 요구 속도에 대응되는 속도의 클록을 매칭하는 데이터 저장 장치의 동작방법.
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