CN114968857A - 数据存储装置及其操作方法 - Google Patents

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Abstract

本发明涉及一种数据存储装置，该数据存储装置包括非易失性存储器装置和控制器，该控制器包括：命令解析器，被配置为匹配与多个存储器访问类型中的每一个相对应的时钟以生成与多个存储器访问类型中的每一个匹配的时钟索引，并且被配置为在接收到命令时，通过分析该命令来确定该命令的存储器访问类型以及与所确定的存储器访问类型匹配的时钟索引；以及存储器接口，被配置为确定与具有不同频率的多个时钟中的每一个相对应的锁定值和时钟索引，并且根据由命令解析器所确定的时钟索引来改变用于处理命令的锁定值。

Description

数据存储装置及其操作方法
相关申请的交叉引用
本申请要求于2021年2月18日提交的、申请号为10-2021-0021549的韩国专利申请的优先权，该韩国专利申请通过引用整体并入本文。
技术领域
本公开的各个实施例总体上可以涉及一种半导体装置，并且更特别地，涉及一种数据存储装置及其操作方法。
背景技术
使用存储器装置的数据存储装置没有机械驱动单元，并且表现出良好的稳定性和耐久性、快速的信息访问速率和低功耗。这种数据存储装置包括通用串行总线(USB)存储器装置、具有各种接口的存储卡、通用闪存(UFS)装置、固态驱动器(SSD)等。
包括NAND闪速存储器的非易失性存储器装置可以作为数据存储装置的存储介质操作。
这种NAND闪速存储器装置可能具有因存储器的特性而引起的写入操作和读取操作之间的性能差异。通常，NAND物理层(NAND PHY)可以被配置为执行NAND闪速存储器访问的操作，并且可以以根据读取性能而设置的单一频率下操作。尽管NAND闪速存储器装置具有读取操作和写入操作之间的性能差异，NAND闪速存储器装置也以单一频率操作。因此，NAND闪速存储器装置在写入操作中可能以不必要的高频率操作，从而可能引起额外的功耗。
发明内容
本公开的实施例提供了一种能够通过根据存储器访问类型改变频率来优化功耗的数据存储装置及其操作方法。
在本公开的实施例中，一种数据存储装置可以包括：非易失性存储器装置；以及控制器。控制器包括：命令解析器，被配置为匹配与多个存储器访问类型中的每一个相对应的时钟以生成与多个存储器访问类型中的每一个匹配的时钟索引，并且被配置为在接收到命令时，通过分析该命令来确定该命令的存储器访问类型以及与所确定的存储器访问类型匹配的时钟索引；以及存储器接口，被配置为确定与具有不同频率的多个时钟中的每一个相对应的锁定值和时钟索引，并且根据由命令解析器所确定的时钟索引来改变用于处理命令的锁定值。
在本公开的实施例中，一种数据存储装置的操作方法可以包括：匹配与多个存储器访问类型中的每一个相对应的时钟以生成与多个存储器访问类型中的每一个匹配的时钟索引；确定与具有不同频率的多个时钟中的每一个相对应的锁定值和时钟索引；在接收到命令时，通过分析该命令来确定命令的存储器访问类型以及与所确定的存储器访问类型匹配的时钟索引；根据所确定的时钟索引来改变用于处理命令操作的锁定值；以及基于改变后的锁定值来处理命令。
在本公开的实施例中，一种数据存储装置可以包括：存储器装置；解析器，被配置为输出根据访问命令的类型而从多个时钟索引之中选择的时钟索引，该多个时钟索引分别表示具有不同频率的多个时钟；控制块，被配置为从表示分别对应于时钟的锁定值和时钟索引对的信息中输出根据所选择的时钟索引而选择的锁定值；以及数据切片器，被配置为根据所选择的锁定值来选择根据时钟从输入数据中分别捕获的数据片段中的一个，其中将响应于访问命令而将所选择的数据片段提供到外部或存储器装置。
根据本公开的实施例，可以使用根据存储器访问类型而针对性能进行优化的存储器接口的频率。
进一步地，由于优化了存储器接口的频率，可以减少不必要的功耗。
下面更详细地描述这些和其它特征、方面和实施例。
附图说明
从以下结合附图的详细描述中，将更清楚地理解本公开的主题的上述和其它方面、特征和优点，其中：
图1是示出根据本公开的实施例的数据存储装置的配置的示图；
图2是示出根据本公开的实施例的图1的控制器的一部分的详细示图；
图3和图4是示出根据本公开的实施例的命令处理方法的示例的示图；
图5和图6是用于描述根据本公开的实施例的执行锁定处理的方法的示图；
图7是示出根据本公开的实施例的锁定表的示例的示图；
图8至图10是用于描述根据本公开的实施例的数据切片方法的示图；
图11是描述根据本公开的实施例的数据存储装置的操作方法的流程图；
图12是示出根据本公开的实施例的包括固态驱动器(SSD)的数据处理系统的示图；
图13是示出根据本公开的实施例的图12中的控制器的配置的示图；
图14是示出根据本公开的实施例的包括数据存储装置的数据处理系统的示图；
图15是示出根据本公开的实施例的包括数据存储装置的数据处理系统的示图；
图16是示出根据本公开的实施例的包括数据存储装置的网络系统的示图；并且
图17是示出根据本公开的实施例的数据存储装置中包括的非易失性存储器装置的配置的框图。
具体实施方式
参照附图详细地描述本教导的各个实施例。附图是各个实施例和中间结构的示意图。这样，由于例如制造技术和/或公差的原因，图中的配置和形状会发生变化，这是可以预期的。因此，所描述的实施例不应被解释为限于本文示出的特定配置和形状，而是可以包括不脱离如所附权利要求书所限定的本教导的精神和范围的配置和形状的偏差。
本文参照本教导的各个实施例的截面图和/或平面图示来描述本教导。然而，本教导的实施例不应被解释为限制本教导。尽管示出和描述了本教导的一些实施例，但是本领域普通技术人员将理解的是，可以在不脱离本教导的原理和精神的情况下对这些实施例进行改变。
图1是示出根据本公开的实施例的数据存储装置的配置的示图，图2是示出根据本公开的实施例的图1中的控制器的一部分的详细示图。
参照图1，根据实施例的数据存储装置10可以存储待由诸如以下的主机装置20访问的数据：移动电话、MP3播放器、膝上型计算机、台式计算机、游戏机、电视(TV)、车载信息娱乐系统等。数据存储装置10可以指存储器系统。
根据联接到主机装置20的接口协议，数据存储装置10可以被制造为各种类型的存储装置中的任意一种。例如，数据存储装置10可以由诸如以下的各种类型的存储装置中的任意一种配置：固态驱动器(SSD)，MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你SD和微型SD形式的安全数字卡，通用串行总线(USB)存储装置，通用闪存(UFS)装置，个人计算机存储卡国际协会(PCMCIA)卡型存储装置，外围组件互连(PCI)卡型存储装置，高速PCI(PCI-E)卡型存储装置，紧凑型闪存(CF)卡，智能媒体卡，记忆棒等。
数据存储装置10可以被制造为各种类型的封装中的任意一种。例如，数据存储装置10可以被制造为诸如以下的各种类型的封装中的任意一种：堆叠封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和晶圆级堆叠封装(WSP)。
根据实施例的数据存储装置10可以包括非易失性存储器装置100和控制器200。
非易失性存储器装置100可以作为数据存储装置10的存储介质操作。根据存储器单元，非易失性存储器装置100可以包括诸如以下的各种类型的非易失性存储器装置中的任意一种：NAND闪速存储器装置、NOR闪速存储器装置、使用铁电电容的铁电随机存取存储器(FRAM)、使用隧道磁阻(TMR)层的磁性随机存取存储器(MRAM)、使用硫族化物合金的相变随机存取存储器(PRAM)以及使用过渡金属化合物的电阻式随机存取存储器(ReRAM)。
非易失性存储器装置100可以包括存储器单元阵列(未示出)，存储器单元阵列包括布置在多个字线(未示出)和多个位线(未示出)彼此交叉的区域中的多个存储器单元。例如，存储器单元阵列中的存储器单元中的每一个可以是将存储单个位数据(例如，1位数据)的单层单元(SLC)、将存储2位数据的多层单元(MLC)、将存储3位数据的三层单元(TLC)以及将存储4位数据的四层单元(QLC)。存储器单元阵列可以包括SLC、MLC、TLC和QLC中的至少一个或多个存储器单元。例如，存储器单元阵列可以包括以二维(2D)水平结构布置的存储器单元或以3D垂直结构布置的存储器单元。
控制器200可以通过驱动加载到存储器230中的固件或软件来控制数据存储装置10的全部操作。控制器200可以处理从主机装置20接收的命令CMD或者由内部操作自身生成的命令CMD。控制器200可以基于从主机装置20接收的命令CMD生成用于控制非易失性存储器装置100的操作的控制信号，并且将所生成的控制信号提供到非易失性存储器装置100。控制器200可以解码和驱动诸如固件或软件的代码类型指令或算法。控制器200可以利用硬件或者硬件和软件的组合来实施。
控制器200可以包括主机接口210、处理器220、存储器230、命令解析器240、存储器接口250和时钟多路复用器260。
尽管在图1中未示出，但是控制器200可以进一步包括错误校正码(ECC)引擎，该ECC引擎通过对从主机装置20提供的写入数据执行ECC编码来生成奇偶校验并且使用奇偶校验对从非易失性存储器装置100读出的读取数据执行ECC解码。ECC引擎可以设置在存储器接口250的内部或外部。
主机接口210可以响应于主机装置20的协议而执行主机装置20和数据存储装置10之间的接口连接。例如，主机接口210可以通过通信标准或接口与主机装置20通信。示例包括：USB协议、UFS协议、MMC协议、并行高级技术附件(PATA)协议、串行高级技术附件(SATA)协议、小型计算机系统接口(SCSI)协议、串列SCSI(SAS)协议、PCI协议和PCI-E协议。
处理器220可以被配置为微型控制单元(MCU)和中央处理单元(CPU)。处理器220可以处理从主机装置20传输的请求。为了处理从主机装置20传输的请求，处理器220可以驱动加载到存储器230中的代码类型指令或算法(例如，固件)，并且控制诸如主机接口210、存储器230和存储器接口250的内部元件以及非易失性存储器装置100的操作。
处理器220可以基于从主机装置20传输的请求生成用于控制非易失性存储器装置100的操作的控制信号，并且可以通过存储器接口250将所生成的控制信号提供到非易失性存储器装置100。
存储器230可以包括动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)。存储器230可以存储通过处理器220驱动的固件。存储器230可以存储驱动固件所需的数据，例如元数据。例如，存储器230可以作为处理器220的工作存储器操作。尽管在图1中未示出，但是控制器200可以进一步包括布置在处理器220附近的处理器专用存储器，并且存储器230中存储的固件和元数据可以被加载到该处理器专用存储器中。
元数据可以指在直接控制非易失性存储器装置100的控制器200中生成和使用的数据，诸如固件代码、地址映射数据以及用于管理用户数据的数据。
用户数据可以是在用户所控制的主机装置20的软件层中生成和使用的数据，诸如应用程序代码和文件。
存储器230可以被配置为包括数据缓冲器，该数据缓冲器被配置为临时存储待从主机装置20传输到非易失性存储器装置100的写入数据，或者临时存储从非易失性存储器装置100读取并且待传输到主机装置20的读取数据。例如，存储器230可以作为缓冲存储器操作。
尽管在图1中示出了存储器230设置在控制器200内部，但是存储器230还可以设置在控制器200外部。
命令解析器240可以分析从主机装置20接收的命令，并且确定存储器访问类型，并且输出时钟索引以与该存储器访问类型匹配。匹配时钟的过程可以指预先根据多个存储器访问类型来确定待使用的时钟的过程。
稍后将描述的存储器接口250可以通过对所确定的时钟执行锁定处理来确定锁定值并对锁定值执行索引，因此稍后将进行对其的详细描述。
存储器访问类型可以指待由非易失性存储器装置100处理的一种操作，包括写入、顺序读取和随机读取。存储器访问类型可以指访问非易失性存储器装置100以处理从主机装置20传输的命令的类型。存储器访问类型可以是通过解析命令获取的信息，并且可以具有与命令类型(例如，写入、顺序读取和随机读取)相同的含义。不同的存储器访问类型可能需要不同的时钟速度或不同的时钟频率。
图3和图4是示出根据本公开的实施例的命令处理方法的示例的示图。
如图3和图4所示，控制器200可以选择具有与存储器访问类型相对应的所需速度的时钟，从而利用匹配的时钟处理与存储器访问类型相对应的命令。例如，如图3所示，在需要高性能的存储器访问类型MAT(A)中，命令解析器240可以允许选择PHY Clock index(0)的时钟并且允许存储器接口250以相对较快的时钟操作。如图4所示，在需要低性能的存储器访问类型MAT(M)中，命令解析器240可以允许选择PHY Clock index(n)的时钟并且允许存储器接口250以相对较慢的时钟操作。从图3和图4的Data In状态和Data Out状态可以看出，需要高性能的存储器访问类型中的Data In和Data Out的时钟可以比需要低性能的存储器访问类型中的Data In和Data Out的时钟快。参照图3，Clock(a)和clock(a')分别是PHY时钟按设定的分频比(division ratio)延迟的时钟信号，Data(a)和Data(a')分别是输入数据Data in根据Clock(a)和clock(a')而捕获的数据。参照图3，Clock(n)和clock(n')分别是PHY时钟按设定的分频比延迟的时钟信号，Data(n)和Data(n')分别是输入数据Datain根据Clock(n)和clock(n')而捕获的数据。稍后将详细描述延迟的时钟和捕获的数据。
在初始设置中，命令解析器240可以控制存储器接口250以执行设置与多个存储器访问类型匹配的时钟的锁定值和时钟索引的锁定处理。然而，这不限于此，并且锁定处理可以仅通过存储器接口250执行，而无需命令解析器240的控制。上述初始设置可以是在电源首次接通时，通过对每个时钟执行锁定处理来存储锁定值和时钟索引的过程，并且存储器接口250在完成针对多个存储器访问类型的时钟的匹配之后开始操作。
在正常操作中，命令解析器240可以搜索与从主机装置20传送的命令CMD相对应的时钟索引，并且将搜索到的时钟索引与存储器访问类型一起输出到存储器接口250。对于正常操作，命令解析器240可能已经从存储器接口250接收和存储了多个存储器访问类型的时钟索引。上述正常操作可以指在通过锁定处理确定多个存储器访问类型的锁定值和时钟索引之后，解析和处理从主机装置20传送的命令的操作。
如图2所示，在正常操作中，从命令解析器240输出的时钟索引可以被传送到存储器接口250的控制块253以及时钟多路复用器260。基于所传送的时钟索引，控制块253可以搜索与相应时钟索引相对应的锁定值并输出搜索到的锁定值，并且时钟多路复用器260可以切换相应的时钟。
根据处理器220的控制，存储器接口250可以控制非易失性存储器装置100。当非易失性存储器装置100由NAND闪速存储器配置时，存储器接口250可以指闪存控制顶部(flashcontrol top，FCT)。存储器接口250可以将通过处理器220生成的控制信号传输到非易失性存储器装置100。控制信号可以包括用于控制非易失性存储器装置100的操作的命令、地址、操作控制信号等。例如，操作控制信号可以包括芯片使能信号、命令锁存使能信号、地址锁存使能信号、写入使能信号、读取使能信号、数据选通信号等，但操作控制信号不限于此。进一步地，存储器接口250可以向非易失性存储器装置100传输写入数据，或者从非易失性存储器装置100接收读取数据。
存储器接口250和非易失性存储器装置100可以通过多个通道CH1至CHn联接。存储器接口250可以通过多个通道CH1至CHn将诸如命令、地址、操作控制信号和数据(例如，写入数据)的信号传输到非易失性存储器装置100。进一步地，存储器接口250可以通过多个通道CH1至CHn从非易失性存储器装置100接收状态信号(例如，就绪/忙碌)、数据(例如，读取数据)等。
参照图2，存储器接口250可以确定分别对应于多个时钟Clock 0至Clock n的锁定值和时钟索引，并且根据从命令解析器240传送的时钟索引来改变内部操作的锁定值。
具体地，存储器接口250可以确定对应于多个时钟Clock 0至Clock n的锁定值，并且通过对所确定的锁定值执行时钟索引来生成锁定表(参照图7)。当从命令解析器240接收到时钟索引时，存储器接口250可以从锁定表中识别与该时钟索引匹配的锁定值并且基于所识别的锁定值来处理命令。
图5和图6是用于描述根据本公开的实施例的执行锁定处理的方法的示图，图7是示出根据本公开的实施例的锁定表的示例的示图。
参照图2，存储器接口250可以包括延迟锁定环(DLL)处理器251、控制块253和数据切片器255。
DLL处理器251可以被配置为检测时钟周期，并且执行将检测到的时钟周期的中间值设置为锁定值的锁定处理。
在实施例中，可以针对根据存储器访问类型的动态时钟控制，存储多频时钟Clock0至Clock n的锁定值，并且可以根据从命令解析器240传送的时钟索引利用适合于存储器访问类型的频率控制存储器接口250。
在初始设置中，DLL处理器251可以通过对待使用的时钟Clock 0至Clock n中的每一个执行锁定处理来设置锁定值，并且控制所设置的锁定值以及与该锁定值匹配的时钟索引以被预先存储。
具体地，在初始设置中，DLL处理器251可以对具有不同频率的多个时钟Clock 0至Clock n执行DLL锁定，并且通过对与多个时钟Clock 0至Clock n相对应的锁定值执行索引来生成锁定表，该锁定表包括时钟索引以及与时钟索引匹配的锁定值。参照图7，DLL处理器251中生成的锁定表可以被传送到控制块253并被存储在控制块253中，但是存储形式不限于此。
参照图5，DLL处理器251可以包括由多个延迟单元(1)、(2)、……、(n-1)和(n)配置的DLL。多个延迟单元(1)至(n)中的每一个可以具有几皮秒(ps)至几十皮秒(ps)的延迟时间。DLL处理器251可以接收时钟信号PHY Clock，并且搜索用于将时钟信号PHY Clock延迟一个周期的延迟单元的数量，并且将搜索到的延迟单元的数量作为锁定值输出。
例如，包括多个内部连续延迟单元(1)至(n)的DLL可以输出包括n个延迟时钟Clock(1)至Clock(n)中的每一个的延迟单元的数量，每个延迟时钟是在输入时钟信号PHYClock经过延迟单元(1)至(n)时被延迟的输入时钟信号PHY Clock。例如，锁定值可以是时钟信号PHY Clock向上传递到与输出的延迟单元数量相对应的延迟单元所经过的延迟单元的数量。延迟时钟中的每一个可以具有从几皮秒到几十皮秒的延迟时间。
如图5所示，延迟单元(1)至(n)中的每一个可以包括延迟缓冲器。DLL中包括的多个延迟缓冲器可以串联联接以延迟时钟信号PHY Clock。时钟信号可以通过经过多个延迟缓冲器而被延迟。
参照图5和图6，DLL处理器251可以通过捕获输入时钟信号PHY Clock被延迟的延迟时钟Clock(1)至Clock(n)的值来确定输入时钟信号PHY Clock的周期可以被捕获的延迟时钟的数量。
参照图6，作为示例，当每个延迟单元的延迟为10皮秒并且输入时钟信号PHYClock的周期为2000皮秒(500MHz)时，可以利用200个延迟时钟捕获输入时钟信号PHYClock。基于捕获结果，DLL处理器251可以得到：第50个延迟时钟对应于输入时钟信号的1/4个周期，第100个延迟时钟对应于输入时钟信号的1/2个周期，第150个延迟时钟对应于输入时钟信号的3/4个周期，并且第200个延迟时钟对应于输入时钟信号的1个周期。例如，锁定处理可以是寻找与输入时钟信号的1/4个周期、1/2个周期、3/4个周期和1个周期相对应的延迟时钟(或延迟标签)值的过程。在实施例中，与输入时钟信号的1/2个周期相对应的延迟时钟值可以指锁定值，但延迟时钟值不限于此。
DLL处理器251可以对通过锁定处理获取的锁定值执行索引，并且将索引结果传输到控制块253。
控制块253可以存储锁定表，并且当从命令解析器240接收到时钟索引时，控制块253可以从锁定表中搜索与该时钟索引匹配的锁定值并输出搜索到的锁定值。
如图7所示，控制块253可以将从DLL处理器251传送的存储器访问类型MAT(A)至MAT(M)的时钟索引Clock Index(0)至Clock Index(n)与锁定值Locking Value(a)至Locking Value(n)相互匹配，并且将匹配结果以表格形式存储。在实施例中，时钟索引是为存储器访问类型中的每一个设置的时钟信号的标识符。时钟索引中的每一个的时钟信号可以具有相同或不同的频率。控制块253也可以仅从DLL处理器251接收存储器访问类型的锁定值，然后通过对锁定值的时钟索引执行索引处理来生成和存储锁定表。
控制块253可以将锁定表的信息传输到命令解析器240，并且控制命令解析器240以确定与通过解析从主机装置20传输的命令而获取的存储器访问类型相对应的时钟索引。
当使用从控制块253传输的锁定值来处理主机装置20的命令时，数据切片器255可以向非易失性存储器装置100输入数据以及从非易失性存储器装置100输出数据。
图8至图10是用于描述根据本公开的实施例的数据切片方法的示图。
如图8所示，数据切片器255可以被配置为输出稳定数据并且包括多个触发器。数据切片器255可以利用延迟时钟Clock(1)至Clock(n)来捕获用于命令处理的输入数据DataIn，并且基于从控制块253传送的锁定值SEL，将所捕获的数据作为输出数据Data Out输出。触发器的数量可以与DLL处理器251中确定的延迟单元的数量相同。
参照图9和图10，在处理命令时，基于时序图，数据切片器255可以利用延迟时钟Clock(1)至Clock(a+2)来捕获用于命令处理的输入数据Data In作为数据Data(1)至Data(a+2)(参见图9)，并且输出所捕获的数据Data(1)至Data(a+2)之中的、基于相应的锁定值而选择的数据(参见图10)。
参照图10，数据切片器255可以通过基于1/2个时钟周期的Clock(a)和3/4个时钟周期的Clock(b)捕获输入数据D(0)和D(1)作为通过锁定处理获取的锁定值来输出数据Data Out。
在实施例中，上述时钟索引可以被设置为利用多频而不是单频来实施存储器接口250的DLL锁定值。在实施例中，存储器接口250可以指与NAND物理层NAND PHY相同的配置或者包括NAND物理层NAND PHY的配置。
图11是描述根据本公开的实施例的数据存储装置的操作方法的流程图。
数据存储装置10可以匹配对应于多个存储器访问类型的时钟(S101)。存储器访问类型可以指访问非易失性存储器装置100的类型，包括写入、顺序读取和随机读取。
例如，数据存储装置10可以匹配具有根据存储器访问类型所需的速度的时钟。
接下来，数据存储装置10可以确定与多个时钟中的每一个相对应的锁定值和时钟索引(S103)。
具体地，在初始设置中，数据存储装置10可以对多个时钟Clock 0至Clock n执行DLL锁定处理，并且通过对与多个时钟相对应的锁定值执行索引来生成锁定表，该锁定表包括时钟索引以及与时钟索引匹配的锁定值。
当从主机装置20接收到命令时，数据存储装置10可以分析该命令，并且确定存储器访问类型以及与所确定的存储器访问类型匹配的时钟索引(S105)。
数据存储装置10可以根据所确定的时钟索引来改变内部操作的锁定值(S107)。例如，数据存储装置10可以基于时钟索引从锁定表中搜索与该时钟索引匹配的锁定值并且输出搜索到的锁定值。上述内部操作可以指由数据存储装置10的存储器接口250执行的、将数据传输到非易失性存储器装置100或从非易失性存储器装置100接收数据的操作。
接下来，数据存储装置10可以基于锁定值处理主机装置20的命令(S109)。
具体地，在处理命令时，数据存储装置10可以基于时序图利用延迟时钟捕获用于命令处理的输入数据，并且基于锁定值选择和输出所捕获的数据。
图12是示出根据本公开的实施例的包括固态驱动器(SSD)的数据处理系统的框图。参照图12，数据处理系统2000可以包括主机装置2100和固态驱动器(SSD)2200。
SSD 2200可以包括控制器2210、缓冲存储器装置2220、非易失性存储器装置2231至223n、电源2240、信号连接器2250和电源连接器2260。
控制器2210可以控制SSD 2200的全部操作。
缓冲存储器装置2220可以临时存储待存储在非易失性存储器装置2231至223n中的数据。进一步地，缓冲存储器装置2220可以临时存储从非易失性存储器装置2231至223n读出的数据。根据控制器2210的控制，临时存储在缓冲存储器装置2220中的数据可以被传输到主机装置2100或非易失性存储器装置2231至223n。
非易失性存储器装置2231至223n可以用作SSD 2200的存储介质。非易失性存储器装置2231至223n可以分别通过多个通道CH1至CHn与控制器2210联接。一个或多个非易失性存储器装置可以联接到一个通道。联接到相同通道的非易失性存储器装置可以联接到相同的信号总线和数据总线。
电源2240可以将通过电源连接器2260输入的电源PWR提供到SSD 2200的内部。电源2240可以包括辅助电源2241。辅助电源2241可以供应电力，以在发生突然断电(SPO)时允许SSD 2200正常终止。辅助电源2241可以包括能够对电源PWR充电的大容量电容器。
控制器2210可以通过信号连接器2250与主机装置2100交换信号SGL。信号SGL可以包括命令、地址、数据等。根据主机装置2100和SSD 2200之间的接口方案，信号连接器2250可以由各种类型的连接器配置。
图13是示出根据本公开的实施例的图12所示的控制器2210的框图。参照图13，控制器2210可以包括主机接口2211、控制块2212、随机存取存储器2213、错误校正码(ECC)块2214和存储器接口2215。
根据主机装置2100的协议，主机接口2211可以提供主机装置2100和SSD 2200之间的接口连接。例如，主机接口2211可以通过SD、USB、MMC、嵌入式MMC(eMMC)、PCMCIA、PATA、SATA、SCSI、SAS、PCI、PCI-E和UFS协议中的任意一种与主机装置2100通信。另外，主机接口2211可以执行磁盘仿真功能，该磁盘仿真功能支持主机装置2100以将SSD 2200识别为例如硬盘驱动器(HDD)的通用数据存储装置。
控制块2212可以分析和处理从主机装置2100输入的信号SGL。根据用于驱动SSD2200的固件或软件，控制块2212可以控制内部功能块的操作。随机存取存储器2213可以用作用于驱动这种固件或软件的工作存储器。
ECC块2214可以生成待传输到非易失性存储器装置2231至223n的数据的奇偶校验数据。所生成的奇偶校验数据可以与该数据一起存储在非易失性存储器装置2231至223n中。ECC块2214可以基于奇偶校验数据检测从非易失性存储器装置2231至223n读出的数据的错误。当检测到的错误在可校正范围内时，ECC块2214可以校正检测到的错误。
根据控制块2212的控制，存储器接口2215可以将诸如命令和地址的控制信号提供到非易失性存储器装置2231至223n。根据控制块2212的控制，存储器接口2215可以与非易失性存储器装置2231至223n交换数据。例如，存储器接口2215可以将缓冲存储器装置2220中存储的数据提供到非易失性存储器装置2231至223n，或者将从非易失性存储器装置2231至223n读出的数据提供到缓冲存储器装置2220。
图14是示出根据本公开的实施例的包括数据存储装置的数据处理系统的示图。参照图14，数据处理系统3000可以包括主机装置3100和数据存储装置3200。
主机装置3100可以以诸如印刷电路板的板的形式来配置。尽管在图14中未示出，但是主机装置3100还可以包括用于执行主机装置的功能的内部功能块。
主机装置3100可以包括诸如插座、插槽或连接器的连接端子3110。数据存储装置3200可以安装在连接端子3110上。
数据存储装置3200可以以诸如印刷电路板的板的形式来配置。数据存储装置3200可以指存储器模块或存储卡。数据存储装置3200可以包括控制器3210、缓冲存储器装置3220、非易失性存储器装置3231和3232、电源管理集成电路(PMIC)3240和连接端子3250。
控制器3210可以控制数据存储装置3200的全部操作。控制器3210可以以与图13所示的控制器2210相同的方式配置。
缓冲存储器装置3220可以临时存储待存储在非易失性存储器装置3231和3232中的数据。进一步地，缓冲存储器装置3220可以临时存储从非易失性存储器装置3231和3232读出的数据。根据控制器3210的控制，临时存储在缓冲存储器装置3220中的数据可以被传输到主机装置3100或非易失性存储器装置3231和3232。
非易失性存储器装置3231和3232可以用作数据存储装置3200的存储介质。
PMIC 3240可以将通过连接端子3250输入的电力提供到数据存储装置3200的内部。根据控制器3210的控制，PMIC 3240可以管理数据存储装置3200的电力。
连接端子3250可以联接到主机装置3100的连接端子3110。通过连接端子3250，可以在主机装置3100和数据存储装置3200之间传送诸如命令、地址、数据等的信号以及电力。根据主机装置3100和数据存储装置3200之间的接口方案，连接端子3250可以以各种类型配置。连接端子3250可以设置在数据存储装置3200的任意一侧。
图15是示出根据本公开的实施例的包括数据存储装置的数据处理系统的框图。参照图15，数据处理系统4000可以包括主机装置4100和数据存储装置4200。
主机装置4100可以以诸如印刷电路板的板形式来配置。尽管在图15中未示出，但是主机装置4100还可以包括用于执行主机装置的功能的内部功能块。
数据存储装置4200可以以表面安装类型封装的形式来配置。数据存储装置4200可以通过焊球4250安装在主机装置4100上。数据存储装置4200可以包括控制器4210、缓冲存储器装置4220和非易失性存储器装置4230。
控制器4210可以控制数据存储装置4200的全部操作。控制器4210可以以与图13所示的控制器2210相同的方式配置。
缓冲存储器装置4220可以临时存储待存储在非易失性存储器装置4230中的数据。进一步地，缓冲存储器装置4220可以临时存储从非易失性存储器装置4230读出的数据。根据控制器4210的控制，临时存储在缓冲存储器装置4220中的数据可以被传输到主机装置4100或非易失性存储器装置4230。
非易失性存储器装置4230可以用作数据存储装置4200的存储介质。
图16是示出根据本公开的实施例的包括数据存储装置的网络系统5000的示图。参照图16，网络系统5000可以包括通过网络5500彼此联接的服务器系统5300和多个客户端系统5410至5430。
服务器系统5300可以响应于来自多个客户端系统5410至5430的请求而服务数据。例如，服务器系统5300可以存储从多个客户端系统5410至5430提供的数据。在另一示例中，服务器系统5300可以向多个客户端系统5410至5430提供数据。
服务器系统5300可以包括主机装置5100和数据存储装置5200。数据存储装置5200可以由图1所示的数据存储装置10、图12所示的数据存储装置2200、图14所示的数据存储装置3200或图15所示的数据存储装置4200配置。
图17是示出根据本公开的实施例的数据存储装置中包括的非易失性存储器装置的框图。参照图17，非易失性存储器装置100可以包括存储器单元阵列110、行解码器120、数据读取/写入块130、列解码器140、电压生成器150和控制逻辑160。
存储器单元阵列110可以包括布置在字线WL1至WLm和位线BL1至BLn彼此相交的区域中的存储器单元MC。
行解码器120可以通过字线WL1至WLm与存储器单元阵列110联接。行解码器120可以根据控制逻辑160的控制而操作。行解码器120可以对从外部装置(未示出)提供的地址进行解码。行解码器120可以基于解码结果来选择和驱动字线WL1至WLm。例如，行解码器120可以将从电压生成器150提供的字线电压提供到字线WL1至WLm。
数据读取/写入块130可以通过位线BL1至BLn与存储器单元阵列110联接。数据读取/写入块130可以包括与位线BL1至BLn相对应的读取/写入电路RW1至RWn。数据读取/写入块130可以根据控制逻辑160的控制而操作。根据操作模式，数据读取/写入块130可以作为写入驱动器或读出放大器而操作。例如，数据读取/写入块130可以在写入操作中作为将从外部装置提供的数据存储在存储器单元阵列110中的写入驱动器而操作。在另一示例中，数据读取/写入块130可以在读取操作中作为从存储器单元阵列110读出数据的读出放大器而操作。
列解码器140可以根据控制逻辑160的控制而操作。列解码器140可以对从外部装置提供的地址进行解码。列解码器140可以基于解码结果，将数据输入/输出线或数据输入/输出缓冲器与分别对应于位线BL1至BLn的数据读取/写入块130的读取/写入电路RW1至RWn联接。
电压生成器150可以生成待在非易失性存储器装置100的内部操作中使用的电压。由电压生成器150所生成的电压可以被施加到存储器单元阵列110的存储器单元MC。例如，可以将在编程操作中生成的编程电压施加到待执行编程操作的存储器单元的字线。在另一示例中，可以将在擦除操作中生成的擦除电压施加到待执行擦除操作的存储器单元的阱区。在又一示例中，可以将在读取操作中生成的读取电压施加到待执行读取操作的存储器单元的字线。
基于从外部装置提供的控制信号，控制逻辑160可以控制非易失性存储器装置100的全部操作。例如，控制逻辑160可以控制非易失性存储器装置100的操作，诸如非易失性存储器装置100的读取操作、写入操作和擦除操作。
本发明的上述实施例旨在示出而非限制本发明。可以存在各种替代方案和等同方案。本发明不受本文描述的实施例的限制。本发明也不限于任何特定类型的半导体装置。可以对实施例进行组合以形成另外的实施例。鉴于本公开，其它增加、减少或修改是显而易见的，并且旨在落入所附权利要求书的范围内。

Claims (16)

1.一种数据存储装置，包括：
非易失性存储器装置；以及
控制器，包括：
命令解析器，匹配与多个存储器访问类型中的每一个相对应的时钟以生成与所述多个存储器访问类型中的每一个匹配的时钟索引，并且在接收到命令时，通过分析所述命令来确定所述命令的存储器访问类型以及与所确定的存储器访问类型匹配的时钟索引；以及
存储器接口，确定与具有不同频率的多个时钟中的每一个相对应的锁定值和所述时钟索引，并且根据由所述命令解析器确定的时钟索引来改变处理命令的锁定值。
2.根据权利要求1所述的数据存储装置，进一步包括：时钟多路复用器，基于由所述命令解析器确定的时钟索引进行切换以在所述多个时钟之中选择与由所述命令解析器确定的时钟索引匹配的时钟，并且将所选择的时钟输出到所述存储器接口。
3.根据权利要求2所述的数据存储装置，
其中所述存储器接口进一步：
通过对所确定的锁定值执行时钟索引来生成锁定表，
从所述锁定表中识别与由所述命令解析器确定的时钟索引匹配的锁定值，并且
基于所识别的锁定值来处理所述命令。
4.根据权利要求2所述的数据存储装置，其中所述存储器接口包括：
延迟锁定环处理器即DLL处理器，在初始设置中，对所述多个时钟执行DLL锁定处理，并且对与所述多个时钟中的每一个相对应的锁定值执行索引以生成锁定表，所述锁定表包括与所述多个存储器访问类型中的每一个匹配的时钟索引，以及与跟所述多个存储器访问类型中的每一个匹配的时钟索引匹配的锁定值；以及
控制块，存储所述锁定表，从所述锁定表中搜索与由所述命令解析器确定的时钟索引匹配的锁定值，并且输出所搜索到的锁定值。
5.根据权利要求4所述的数据存储装置，其中所述存储器接口进一步包括：数据切片器，在使用从所述控制块输出的所搜索到的锁定值来处理所述命令时，向所述非易失性存储器装置输入数据以及从所述非易失性存储器装置输出数据。
6.根据权利要求5所述的数据存储装置，其中在处理所述命令时，所述数据切片器通过利用基于从所述控制块输出的所搜索到的锁定值而延迟的延迟时钟捕获针对命令处理而输入的数据，并且输出所捕获的数据，来向所述非易失性存储器装置输入数据以及从所述非易失性存储器装置输出数据。
7.根据权利要求1所述的数据存储装置，其中所述存储器访问类型是访问所述非易失性存储器装置的类型，包括写入、顺序读取和随机读取。
8.根据权利要求1所述的数据存储装置，其中所述命令解析器匹配具有所述多个存储器访问类型中的每一个所需速度的时钟。
9.一种操作数据存储装置的方法，包括：
匹配与多个存储器访问类型中的每一个相对应的时钟以生成与所述多个存储器访问类型中的每一个匹配的时钟索引；
确定与具有不同频率的多个时钟中的每一个相对应的锁定值和所述时钟索引；
在接收到命令时，通过分析所述命令来确定所述命令的存储器访问类型以及与所确定的存储器访问类型匹配的时钟索引；
根据所确定的时钟索引来改变处理命令操作的锁定值；以及
基于改变后的锁定值来处理所述命令。
10.根据权利要求9所述的方法，其中确定所述锁定值和所述时钟索引包括：在初始设置中，对所述多个时钟执行DLL锁定处理，并且对与所述多个时钟中的每一个相对应的锁定值执行索引以生成锁定表，所述锁定表包括与所述多个存储器访问类型中的每一个匹配的时钟索引，以及与跟所述多个存储器访问类型中的每一个匹配的时钟索引匹配的锁定值。
11.根据权利要求10所述的方法，其中改变所述锁定值包括：从所述锁定表中搜索与所确定的时钟索引匹配的锁定值，并且输出所搜索到的锁定值。
12.根据权利要求11所述的方法，其中处理所述命令包括：在处理所述命令时，利用基于所搜索到的锁定值而延迟的延迟时钟捕获针对命令处理而输入的数据，并且输出所捕获的数据。
13.根据权利要求9所述的方法，其中所述存储器访问类型是访问非易失性存储器装置的类型，包括写入、顺序读取和随机读取。
14.根据权利要求9所述的方法，其中匹配所述时钟包括：匹配具有所述多个存储器访问类型中的每一个所需速度的时钟。
15.一种数据存储装置，包括：
存储器装置；
解析器，输出根据访问命令的类型而从多个时钟索引之中选择的时钟索引，所述多个时钟索引分别表示具有不同频率的多个时钟；
控制块，从表示分别对应于所述时钟的锁定值和时钟索引对的信息中，输出根据所选择的时钟索引而选择的锁定值；以及
数据切片器，根据所选择的锁定值来选择根据时钟从输入数据中分别捕获的数据片段中的一个，
其中将响应于所述访问命令而将所选择的数据片段提供到外部或所述存储器装置。
16.根据权利要求15所述的数据存储装置，其中所述数据切片器通过利用基于所述锁定值而延迟的延迟时钟捕获针对命令处理而输入的数据，并且输出所捕获的数据，来向所述存储器装置输入所述数据以及从所述存储器装置输出所述数据。
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