CN107506206A - 一种抗辐照反熔丝prom对sram型fpga的加载电路 - Google Patents

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Abstract

本发明公开了一种抗辐照反熔丝PROM对SRAM型FPGA的加载电路，因现有配置芯片工作环境具有一定的局限性，引入一种抗辐照反熔丝PROM作为配置芯片结合存储器读数据的时序，分析了FPGA上电时的配置步骤和工作时序以及配置过程中各个关键信号的状态，论证了在比较恶劣的环境下，PROM可以稳定可靠地保存配置数据，并能正确实现对SRAM型FPGA的配置过程。

Description

一种抗辐照反熔丝PROM对SRAM型FPGA的加载电路
技术领域
本发明涉及SRAM型FPGA的加载领域，具体涉及一种抗辐照PROM作为配置芯片的加载电路和实现方法。
背景技术
在航天领域，空间环境中的宇宙射线或强磁层产生的高能带电粒子都会对集成电路造成干扰，比如宇宙中的单个高能粒子射入半导体灵敏区，使得器件逻辑状态可能会发生翻转：原来存储的‘0’变为‘1’，原来存储的‘1’变为‘0’，从而导致系统功能紊乱，严重时发生灾难性事故，并且随着芯片集成度的增加，发生单粒子翻转的错误的可能性也在增加。要求器件具有较高的抗辐照性能，使得在恶劣的工作条件下，仍然可以准确的保存要配置的数据，不会发生电路功能失效的情况，使得整个电路的性能稳定可靠。因此选择一款抗辐照性能高，并且可以稳定安全保存配置数据的存储芯片是非常的必要。
FPGA通过把设计生成的数据文件配置到芯片内部的SRAM完成其逻辑功能，具有可重复编程性，可灵活实现各种逻辑功能，FPGA的这种特性使其在现代电子系统设计中得到了广泛应用。目前，大多数FPGA芯片是基于SRAM工艺结构的，而SRAM中的数据掉电就会全部丢失，因此系统上电后，必须要由配置电路将正确的配置数据加载到SRAM中，此后FPGA才能够正常的运行。常见的配置芯片有EPCS芯片(EPCS4、EPCS8、EPCS16、EPCS64、EPCS128)，还有通用的串行SPIFLASH芯片如M25P40、M25P16、W25Q16等，但这些配置芯片只能适用于一般工作环境。
发明内容
基于反熔丝结构的抗辐照PROM与其他配置的芯片相比较，可以稳定可靠的保存数据，在辐射强、昼夜温差大、电磁干扰严重的外太空环境工作时具有无可比拟的优势。反熔丝是相对于熔丝而言的一种器件，是介于两个导通层之间的由绝缘层构成的半导体器件，当反熔丝两端加高的编程电压后，绝缘截止层会被击穿，使得反熔丝两端永久导通。其芯片内部包括：编程电路、读测试电路、逻辑阵列电路。反熔丝结构的抗辐照PROM由于工作性能比较稳定，可以将它用做FPGA的配置芯片。其内部的存储单元是一次可编程，不可重复编程。对于功耗和工作频率而言，此PROM存储器为异步芯片，在读取的时候不需要时钟信号，从而提高了读取速度、降低了功耗。
FPGA的配置数据通常存放在系统中的存储器件中，上电后控制器读取存储器中的bit文件并加载到FPGA中，配置方式有JTAG、从并、从串、主从4种。
PS模式(Passive Serial Configuration Mode)，即被动串行加载模式。PS模式适合于逻辑规模小，对加载速度要求不高的FPGA加载场合。在此模式下，加载所需的配置时钟信号CCLK由FPGA外部时钟源或外部控制信号提供。另外，PS加载模式需要外部微控制器的支持。
AS模式(Active Serial Configuration Mode)，即主动串行加载模式。在AS模式下，FPGA主动从外部存储设备中读取逻辑信息来为自己进行配置，此模式的配置时钟信号CCLK由FPGA内部提供。
PP模式(Passive Parallel Configuration Mode)，即被动并行加载模式。此模式适合于逻辑规模较大，对加载速度要求较高的FPGA加载场合。PP模式下，外部设备通过8bit并行数据线对FPGA进行逻辑加载，CCLK信号由外部提供。
BS模式(Boundary Scan Configuration Mode)，即边界扫描加载模式。也就是我们通常所说的JTAG加载模式。
所有的FPGA芯片都有三个或四个加载模式配置管脚，通过配置来选取不同的加载模式。
配置过程中的关键信号及其描述如下：
DONE：加载完成指示输出信号，I/O接口，高有效，实际使用中通过4.7K电阻上拉到VCC，使其默认状态为高电平，表示芯片已加载完毕，当FPGA正在加载时，会将其驱动为低电平。
INIT_B：在芯片被复位后，此管脚为输出信号，输出低电平指示FPGA正在自行复位内部寄存器。复位结束后，此管脚浮空，处于输入状态。因此需要上拉电阻，指示复位结束。内部寄存器复位结束后，此管脚若被拉低，则会推迟FPGA的程序加载过程。在程序加载过程中，此管脚又变回输入状态，对外输出低电平指示加载的程序数据存在CRC校验错误。
PROG_B：异步复位信号，下降沿有效，此信号为低电平时复位FPGA，复位后，FPGA芯片处于内部寄存器自行复位过程，INIT_B被FPGA芯片拉低，此过程结束后，FPGA不再驱动INIT_B管脚，INIT_B管脚处于浮空状态，此时，INIT_B有上拉电阻时，INIT_B呈现高电平，依次可以指示FPGA的内部寄存器自行复位结束。程序加载状态。
RDWR_B：写信号，低有效。
CS_B：片选信号，低有效。
nCE：芯片使能管脚，输入信号，低有效，表示芯片被使能。当nCE为高电平时，芯片为去使能状态，禁止对芯片进行任何操作。对于单FPGA芯片单板，nCE直接接GND即可，而对于多FPGA芯片单板，第一片芯片的nCE接GND，下一芯片的nCE接上一芯片的nCEO。
nCEO：使能输出信号，当芯片加载完成时，该管脚输出为低电平，未加载完成时输出为高电平。对于单FPGA芯片单板，nCEO悬空，对于多FPGA芯片单板，nCEO接下一芯片的nCE。
nCONFIG：启动加载输入信号，低电平时表示外部要求FPGA需要重新加载，复位FPGA芯片，清空芯片中现有数据。实际使用中该管脚通过4.7K电阻上拉到VCC，使其默认状态为高电平。
CCLK：加载数据参考时钟。PS模式下为输入，AS模式下为输出。
D_IN[7:0]：加载数据输入，与CCLK为中心对齐关系。
MSEL[2:0]：加载模式配置管脚。
附图说明
图1为本发明FPGA被动并行配置时的时序示意图；
图2为本发明反熔丝PROM对FPGA配置的接口电路图；
具体实施方式
利用此PROM来对SRAM型FPGA进行被动并行配置，在从模式下，FPGA作为从属器件，由相应的控制电路或微处理器提供配置所需的时序，实现配置数据的下载，具体时序图如图1所示。
系统上电后，将PROG_B拉低以复位FPGA内部逻辑重新配置FPGA，充分复位内部逻辑后，将PROG_B置高。
INIT_B为低电平，PROG_B拉高保持300ns后，FPGA将INIT_B置高。在INIT_B由低向高跳变的瞬间，采样配置模式M[2:0]，本发明采用从并配置模式。
在FPGA采样配置模式后，微处理器就可以向FPGA配置时钟CCLK和数据，在CCLK的上升沿，传输数据至DIN，数据字节先发送低位，再发送高位。配置过程中若发生错误，则INIT_B变为低电平。所有的配置数据传送完成，CRC校验无误。则DONE为高电平，否则为低电平。所有的配置数据传送完成后，CRC校验无误，则DONE呈现高电平，否则为低电平。
如图2所示，选择spartan3系列的XC3S200FPGA芯片作为待配置的器件，其需要的配置数据为共有1,047,616bit，那么需要5片容量为256kbit的反熔丝PROM芯片，才可将配置数据全部存储。首先将实现一定功能的配置数据通过烧录器按顺序烧写进5片PROM中，烧录器里面包括模块有：串口模块，负责PROM与上位机的通信；电压管理模块，提供3.3V和12v的工作电压；JTAG模块，负责将读写程序加载到ARM中；PE产生模块，产生7.2v高压，提供给PROM来进行0或1的烧写。
外部的微处理器按照图1所示的时序关系，产生加载信号，由一个控制电路生成5片PROM的输出使能信号CE和地址信号Radd的相对时序，5片PROM的输出数据经过五选一电路对应输出给FPGA配置数据的端口，配合配置过程中的其他信号，完成配置过程。

Claims (4)

1.一种抗辐照反熔丝PROM对SRAM型FPGA的加载电路，包括由专用烧录器烧写配置数据模块和FPGA加载数据模块，其中：
配置数据的烧写模块，是将实现一定功能的电路映射的bit数据，通过专用的烧录器，写入PROM存储器中。
FPGA加载数据模块，在宇宙空间恶劣的环境下，将PROM中存有的数据在特定的加载时序下，读出送给FPGA并告知FPGA该电路利用了哪一部分的底层结构和相关资源以及连线信息。
2.根据权利要求1所诉的一种抗辐照反熔丝PROM对SRAM型FPGA的加载电路，其特征是，抗辐照PROM在反熔丝两端加高的编程电压后，能够永久地保存数据。其内部模块具体包括：
编程电路：将编程高压准确传送到存储位元上。
读测试电路：对已经编程后的存储位元进行读回测试。
地址译码电路：实现地址线与存储阵列间的映射。
3.根据权利要求1所诉的一种抗辐照反熔丝PROM对SRAM型FPGA的加载电路，其特征是，配置数据的烧写模块具体包括：
串口模块：负责PROM与上位机的通信。
电压管理模块：为各个工作模块提供3.3V和12v的工作电压。
PE产生模块：产生7.2v高压提供给PROM来进行0或1的烧写。
校验模块：对写入的数据进行读回校验，验证写功能是否正确执行。
4.根据权利要求1所诉的一种抗辐照反熔丝PROM对SRAM型FPGA的加载电路，其特征是，FPGA加载配置数据模块具体包括：
选择控制模块：对多个存有配置数据的PROM输出数据端口进行选择，使配置数据顺序地送给FPGA。
配置接口模块：利用微处理器产生配置过程关键信号的时序，来正确读取配置数据。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110119112A (zh) * 2019-05-06 2019-08-13 上海航天电子有限公司 一种可靠的sram型fpga自主恢复系统及方法
CN111796807A (zh) * 2020-04-09 2020-10-20 电子科技大学 一种应用于反熔丝器件的自适应编程方法

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