CN105760250B - 一种具有码流纠检错功能的单粒子加固fpga配置电路 - Google Patents

一种具有码流纠检错功能的单粒子加固fpga配置电路 Download PDF

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Abstract

一种具有码流纠检错功能的单粒子加固FPGA配置电路，包括总线接口电路、配置总线、配置寄存器、编码纠错电路、配置存储器阵列；总线接口电路解析配置比特码流得到配置寄存器地址、内部数据并通过配置总线送至对应配置寄存器，配置寄存器根据内部指令字进行读写、配置、纠错操作，编码纠错电路接收配置数据字后产生校验码，并送至配置存储器阵列，读取配置数据字、校验码并进行纠错，配置存储器阵列加载配置数据字及对应的校验码。本发明通过增加编码纠错电路，能够在配置完成后读取配置存储器阵列中配置数据字进行检错纠错，解决了SRAM型FPGA芯片在空间辐射环境中由于单粒子翻转容易引入逻辑错误的问题，具有较好的应用价值。

Description

一种具有码流纠检错功能的单粒子加固FPGA配置电路
技术领域
本发明涉及一种FPGA的配置电路，特别是一种具有码流纠检错功能的单粒子加固FPGA配置电路。
背景技术
如图1所示为现场可编程门阵列FPGA的结构，输入输出端口(IOB)位于芯片的四周，可配置逻辑模块(CLB)在内部按阵列排布，块存储器(BRAM)穿插在可配置逻辑模块(CLB)中，FPGA还包括配置逻辑、配置接口及其它组成部分，比如遍布整个FPGA芯片、连接各个模块的可编程互联结构和配置存储器阵列(CSRAM)。
SRAM型FPGA芯片在配置前不具备任何逻辑功能，是通过加载用户应用指定的配置数据进入内部的配置存储器阵列(CSRAM)来完成功能配置的，即配置存储器阵列(CSRAM)中的SRAM配置位来决定FPGA的具体功能。如图2(a)所示为FPGA芯片中配置存储器阵列CSRAM整体结构，芯片中心部分为一个“十字”的结构，作为配置存储器阵列的主体电路，横向部分是SRAM的阵列地址控制电路，纵向部分是数据控制电路，使得遍布整个FPGA芯片的每个SRAM单元都能收到配置电路的控制而正常工作。阵列中间横排位置的是地址移位寄存器(ASR)，中间竖排位置的是数据移位寄存器(DSR)，配置比特码流以“帧”为单位串行输入到数据移位寄存器(DSR)中，当一帧数据传满后，地址移位寄存器(ASR)就开启相应的帧地址，将配置比特码流写入配置SRAM中，之后再开始下一帧数据的传输，直至配置完成。如图2(b)所示为SRAM单元电路图，如图2(c)所示为SRAM单元符号图。
FPGA芯片在空间辐射环境应用时，空间高能粒子穿过FPGA内部会引起电路节点上的瞬间电流，使配置存储器阵列中的配置存储单元SRAM发生单粒子翻转，某些区域的电路会产生局部功能错误、互联线短路或断路，使该区域的电路无法正常工作，因此需要一种能够对配置存储器阵列进行检查并纠错的配置电路。
发明内容
本发明解决的技术问题是：克服现有技术的不足，提供了一种具有码流纠检错功能的单粒子加固FPGA配置电路，能够检测出空间辐射环境下配置存储器阵列中的SRAM存储单元由于单粒子翻转引入的逻辑错误并进行纠正。
本发明的技术解决方案是：一种具有码流纠检错功能的单粒子加固FPGA配置电路，包括总线接口电路、配置总线、多个结构完全相同的配置寄存器、编码纠错电路、配置存储器阵列，其中，
总线接口电路，获取配置比特码流后进行解析，得到配置寄存器地址、内部数据，根据配置寄存器地址将内部数据送至配置总线
配置总线，根据接收到的配置寄存器地址将内部数据送至对应配置寄存器；
配置寄存器，接收内部数据并判断，如果内部数据为配置存储器阵列写操作指令、配置存储器阵列的地址信息，则将接收到的下一配置存储字加载到配置存储器阵列的地址信息对应的配置存储器阵列配置帧中，如果内部数据包括配置存储器阵列读操作指令、配置存储器阵列的地址信息，则从配置存储器阵列的地址信息对应的配置存储器阵列配置帧中读取配置数据字，并写入到当前配置寄存器中，如果内部数据包括编码纠错指令、配置存储器阵列的地址信息，则将接收到的下一配置数据字配置存储字加载到编码纠错电路、配置存储器阵列的地址信息对应的配置存储器阵列配置帧中，如果内部数据为配置数据字，则将配置寄存字加载到配置存储器阵列的地址信息对应的配置存储器阵列配置帧中，或者加载到编码纠错电路、配置存储器阵列的地址信息对应的配置存储器阵列配置帧中；所述的内部数据包括配置存储器阵列写操作指令及配置存储器阵列的地址信息、配置存储器阵列读操作指令及配置存储器阵列的地址信息、编码纠错指令及配置存储器阵列的地址信息或配置数据字；
编码纠错电路，接收配置数据字后根据校验算法产生校验码，将校验码送至配置存储器阵列存储；从配置存储器阵列读取配置数据字、校验码，根据配置数据字、校验算法产生新的校验码，将新的校验码、校验码进行异或运算生成校正因子并判断，若为1位配置数据字发生翻转，输出单位错标志并根据校验因子对当前翻转位进行纠正，若为2位以上配置数据字发生翻转，产生并输出中断标志，重新加载配置寄存器中存储的配置数据字；
配置存储器阵列，加载配置数据字，接收并存储当前配置数据字的校验码。
所述的校验算法为海明编码运算。
所述的编码纠错电路包括第一寄存器、第二寄存器、第一校验码产生电路、校验码寄存器、第二新校验码产生电路；第一寄存器接收配置数据字后送至第一校验码产生电路，第一校验码产生电路接收配置校验字后根据校验算法产生校验码，将校验码送至配置存储器阵列存储，第二寄存器从配置存储器阵列读取配置数据字、校验码，将校验码送至校验码寄存器、配置数据字送至第二新校验码产生电路，第二新校验码产生电路接收配置校验字后根据校验算法产生新的校验码，将新的校验码送至校验码寄存器，校验码寄存器将存储的校验码、新校验码进行异或运算生成校正因子并判断，若为1位配置数据字发生翻转，输出单位错标志并对当前翻转位进行纠正，若为2位以上配置数据字发生翻转，产生并输出中断标志，重新加载配置寄存器中存储的配置数据字。
还包括通用接口电路、JTAG接口电路，其中，JTAG接口模块接收外部数据后进行转换得到总线接口电路能够识别的配置比特码流，并送至总线接口电路，通用接口电路接收外部数据后进行转换得到总线接口电路能够识别的配置比特码流，并送至总线接口电路。
所述的总线接口电路包括二选一多路器、转换器、包处理器、地址操作码译码器、字数计数器、三态缓冲器；二选一多路器，根据外部指令选择接收通用接口电路发送的配置比特码流或者JTAG接口电路发送的配置比特码流后送至转换器；转换器，对配置比特码流进行位宽转换后送至包处理器；包处理器，对位宽转换后的配置比特码流中的包头译码，解析得到内部数据、寄存器地址信息，将寄存器地址信息送至地址操作码译码器，将内部数据送至三态缓冲器；地址操作码译码器，进行译码得到寄存器地址后送至三态缓冲器，三态缓冲器根据配置寄存器地址将内部数据送至对应配置寄存器，字数计数器对送至配置寄存器的内部数据进行计数。
所述的配置比特码流为64位，内部数据位32位，配置数据字为32位，二选一多路器为64位，转换器为将64位数据转换为32位。
本发明与现有技术相比的优点在于：
(1)本发明配置电路与现有技术相比，通过增加编码纠错电路，能够在配置完成后读取配置存储器阵列中配置数据字进行检错，可以检测出32位配置数据字的1位错误和2位错误，同时能够纠错1位错误，较好的解决了FPGA芯片在空间辐射环境应用中容易发生翻转引入逻辑错误的问题；
(2)本发明配置电路通过将海明编码运算校验码引入到配置校验字中，克服了传统的配置电路中包含的CRC校验电路只能检测出比特码流是否有误而不能进行定位的缺陷，在定位错误比特位的同时，还能纠正错误比特位，具有较好的应用价值；
(3)本发明配置电路与现有技术相比，在不需要进行码流检错时，可以复位编码纠错电路，配置数据字直接通过配置寄存器写入配置存储器阵列，不需要经过编码纠错电路进行编码后再写入配置存储器阵列，具有很强的灵活性。
附图说明
图1为现场可编程门阵列FPGA的结构框图；
图2为FPGA芯片中配置存储器阵列CSRAM整体结构图、SRAM单元电路图、SRAM单元符号图；
图3为本发明一种具有码流纠检错功能的单粒子加固FPGA配置电路原理结构图；
图4为本发明配置电路中的编码纠错电路原理结构图。
具体实施方式
本发明针对现有技术的不足，克服了传统的FPGA配置电路中只能检测出码流传输时产生的错误、不能定位错误，也无法对错误进行纠正的缺陷，提出了一种具有码流纠检错功能的单粒子加固FPGA配置电路，下面结合附图对本发明配置电路进行详细说明。
如图3所示，本发明配置电路包括通用接口电路、JTAG接口电路、总线接口电路、配置总线、配置寄存器、编码纠错电路、配置状态机、配置存储器阵列，其中，总线接口电路连接配置总线、一个或多个外部通信接口电路(包括JTAG接口电路、通用接口电路)，多个配置寄存器连接在配置总线和配置存储器阵列间，当进行配置时，总线接口电路对配置比特码流的包头译码，解析出地址信息选择相应的配置寄存器，并将随后的数据写入到对应配置寄存器，其中，写入到配置寄存器的字可能是命令字、配置存储器阵列的地址或者配置数据。
FPGA芯片中有两种外部通信接口电路，一个是JTAG接口电路，另外一个是通用接口电路，JTAG接口电路兼容IEEE1149.1标准定义，JTAG接口模块接收JTAG引脚TCK、TDI、TDO、TMS上的时钟、数据、命令信号转变为总线接口电路可处理的信号形式。JTAG引脚接收到JTAG信号后，为了完成JTAG指令和数据的提取，JTAG接口电路中包含一个TAP控制器，TAP控制器是一个有16个状态的有限状态机，在时钟信号TCK的上升沿通过命令信号TMS的变化可以控制TAP控制器状态的转移，在特定的状态即可将TDI引脚输入的JTAG指令及数据分别存入指令寄存器和数据寄存器中，指令寄存器接收TDI引脚输入的的串行命令数据，命令种类包含有：EXTEST命令(000000)用于芯片外部互连测试、CFG_OUT命令(000100)回读配置总线命令、CFG_IN命令(000101)写配置总线命令、INTEST命令(000111)用于芯片内部连接测试、HIGHZ(001010)使芯片所有输出引脚处于高阻状态、IDCODE(001001)将芯片ID码写入数据寄存器，并将接收到串行指令数据送到TDO引脚；数据寄存器包含64位的JTAG配置移位寄存器，JTAG配置移位寄存器可以通过总线接口电路访问配置总线完成FPGA的配置或回读操作。
通用接口电路接收配置时钟引脚信号CCLK，配置复位引脚信号/PROGRAM，模式选择引脚信号M0、M1、M2，数据引脚信号DATA，片选引脚信号/CS，写使能引脚信号/WRITE，码流校验状态引脚信号/INIT和配置状态引脚信号DONE，通用接口电路中包括64位的移位寄存器和控制电路，用于协调外部引脚信号和总线接口电路之间的数据传输。
总线接口电路包括64位的二选一多路器、64-32转换器、包处理器、地址操作码译码器、字数计数器和三态缓冲器，其中，64位的二选一多路器选择接收来自通用接口电路中的64位宽的配置比特码流还是JTAG接口电路中的64位宽的配置比特码流。当JTAG接口电路中边界扫描命令CFG_IN(写配置总线命令)有效时，该64位的二选一多路器选通来自JTAG接口电路的64位宽的配置比特码流，否则会选通来自通用接口电路的64位宽的配置比特码流，并输出到64-32转换器中。64-32转换器将来自外部通信接口电路的64位数据转换为32位的内部数据，并将32位的内部数据输出到包处理器、字数计数器和三态缓冲器中。包处理器对配置比特码流中的包头译码，解析出其中的地址信息和操作码信息送入地址操作码译码器中，根据地址操作码译码器的译码结果选择相应的配置寄存器，并将随后的32位内部数据经过三态缓冲器写入到该配置寄存器，字数计数器接收32位内部数据中的字数信息，控制写入配置寄存器中的字数。
写入到配置寄存器的字可能是命令字、配置存储器阵列的地址信息或者配置数据字。写入到配置寄存器的命令字产生全局信号控制对配置存储器阵列的读写操作及其他的配置操作如配置时钟选择、配置时钟频率更新、高阻可编程互连结构、启动或关闭用户逻辑、配置完成后的控制编码/纠错电路的使能、对编码/纠错电路复位、复位用户寄存器、发起捕获用户寄存器状态的动作等。写入到配置寄存器的地址信息负责寻址具体配置存储器阵列中配置帧，并将配置数据字加载到配置存储器阵列相应的帧中，或者是从配置存储器阵列相应的帧中读取数据写入到配置寄存器。
当进行纠检错时，编码/纠错电路接收来自配置寄存器的以32位为单位的配置数据字，经过内部的编码电路产生校验码，并将32位字及相应的校验码写入到配置存储器阵列中，这里校验码只作为用于检查及纠正错误用的冗余码，不会实际控制CLB、IOB或可编程互联资源。配置完成后编码/纠错电路根据配置寄存器中的配置控制命令可发起对配置存储器阵列的自动检查及纠错操作。由于宇航应用中的FPGA及容易受到高能粒子攻击，引起配置存储器阵列中的SRAM存储单元发生单粒子翻转(single event upset，SEU)，即由逻辑“0”翻转为逻辑“1”或逻辑“1”翻转为逻辑“0”。本发明将编码/纠错电路加入到FPGA的配置电路中可避免或缓解这种错误的累积，提高系统的可靠性。
配置状态机主要是用来控制整个配置电路的工作时序。
编码/纠错电路可以采用不同的编码方式来实现抗SEU检错纠错。本发明采用的是扩展的海明码编码方式，这种编码方式是由R.Hamming在1950年提出来的，满足可以完成自动纠正一位错误，检测任意两位错的功能要求。它的实现原理是在原始的配置数据字中加入一些冗余的校验位，生成新的编码字，由于原始的配置数据字与冗余的校验位之间根据海明码编码原则建立特定的算法关联，检错电路之后会定期对存储的新编码字进行解码计算，如果被检查的数据发生了单粒子翻转错误，新解出的校验码与原本的校验码不同，经过异或电路对比会产生不同形态的校正因子，根据不同的校正因子形态来可显示错误的比特位，任何单比特错误的位置都可通过校正因子给以纠正。
本发明的编码/纠错电路如图4所示，包含两个32位寄存器，一个校验码产生电路，一个校验码寄存器、一个新校验码产生电路和纠错电路。第一个32位寄存器接收来自配置寄存器的32位配置数据字，并且输出到校验码产生电路的输入端，校验码产生电路经过海明编码运算产生这32位配置数据字的7位的校验位，并将32位的配置数据字和7位的校验位都存储到配置存储器阵列中；配置完成后，根据配置寄存器的命令信息可选择使能纠检错功能，从配置存储器阵列中读出配置数据字和校验位，校验码寄存器用于寄存读出的校验码，第二个32位寄存器用于寄存读出的配置数据字，根据中读出的配置数据字新校验码产生电路会生成新的7位校验位，新的7位校验位与校验码寄存器中寄存的校验位进行异或运算。如果读出的32位配置数据字没有任何一位发生单粒子翻转，新校验位将与原校验位一致，表明这32位存储数据是正确的。但是如果读出的32位配置数据字中有某些位发生了逻辑翻转，则产生的新校验位与原校验不同，这两种校验位进行异或运算生成校正因子，然后纠错电路根据校正因子的不同组合状态判断数据是否出错，如果发现1位错，输出单位错标志，并自动对错位取反纠正错误；如果发现2位错，产生中断标志，将码流校验状态引脚信号/INIT，用户可根据这个外部引脚的状态发起对FPGA的部分动态重配；如果没有错误，编码/纠错电路将顺序读出下一个32位配置数据字及其对应的7位校验码。
在配置寄存器中的命令信息控制下，可自动对整个配置存储器阵列进行顺序校验，检测出错误数据并纠正。配置寄存器可设置为自纠错状态，当配置寄存器阵列中某一SRAM存储单元被检测出单比特错误后，自动将正确配置数据字和校验码重新写入配置寄存器阵列中。通过本发明中的该功能，基本上可保证及时修复配置存储器阵列中的单粒子翻转。配置寄存器在这里起到的作用是启动编码/纠错电路的自检，并将错误中断信息传输给用户。
编码/纠错电路位于配置寄存器与配置存储器阵列之间，对配置存储器阵列中的数据进行保护。当配置寄存器中的命令信息要求进行对配置存储器阵列自检时，会使能编码/纠错电路对数据进行处理。配置寄存器中的命令信息可对编码/纠错电路进行使能控制，在系统复位时对编码/纠错电路中的32位寄存器写入1或0即可，不需要对配置存储器阵列进行码流检查和纠错时，配置寄存器中的配置数据字可直接写入配置存储器阵列，或者从配置存储器阵列读出配置数据字。
本发明说明书中未作详细描述的内容属本领域技术人员的公知技术。

Claims (6)

1.一种具有码流纠检错功能的单粒子加固FPGA配置电路，其特征在于包括总线接口电路、配置总线、多个结构完全相同的配置寄存器、编码纠错电路、配置存储器阵列，其中，
总线接口电路，获取配置比特码流后进行解析，得到配置寄存器地址、内部数据，根据配置寄存器地址将内部数据送至配置总线；
配置总线，根据接收到的配置寄存器地址将内部数据送至对应配置寄存器；
配置寄存器，接收内部数据并判断，如果内部数据为配置存储器阵列写操作指令及配置存储器阵列的地址信息，则将接收到的下一配置存储字加载到配置存储器阵列的地址信息对应的配置存储器阵列配置帧中，如果内部数据为配置存储器阵列读操作指令及配置存储器阵列的地址信息，则从配置存储器阵列的地址信息对应的配置存储器阵列配置帧中读取配置数据字，并写入到当前配置寄存器中，如果内部数据为编码纠错指令及配置存储器阵列的地址信息，则将接收到的下一配置数据字配置存储字加载到编码纠错电路及配置存储器阵列的地址信息对应的配置存储器阵列配置帧中，如果内部数据为配置数据字，则将配置寄存字加载到配置存储器阵列的地址信息对应的配置存储器阵列配置帧中，或者加载到编码纠错电路及配置存储器阵列的地址信息对应的配置存储器阵列配置帧中；所述的内部数据包括配置存储器阵列写操作指令及配置存储器阵列的地址信息、配置存储器阵列读操作指令及配置存储器阵列的地址信息和编码纠错指令及配置存储器阵列的地址信息或配置数据字；
编码纠错电路，接收配置数据字后根据校验算法产生校验码，将校验码送至配置存储器阵列存储；从配置存储器阵列读取配置数据字及校验码，根据配置数据字及校验算法产生新的校验码，将新的校验码及校验码进行异或运算生成校正因子并判断，若为1位配置数据字发生翻转，输出单位错标志并根据校验因子对当前翻转位进行纠正，若为2位以上配置数据字发生翻转，产生并输出中断标志，重新加载配置寄存器中存储的配置数据字；
配置存储器阵列，加载配置数据字，接收并存储当前配置数据字的校验码。
2.根据权利要求1所述的一种具有码流纠检错功能的单粒子加固FPGA配置电路，其特征在于：所述的校验算法为海明编码运算。
3.根据权利要求1或2所述的一种具有码流纠检错功能的单粒子加固FPGA配置电路，其特征在于：所述的编码纠错电路包括第一寄存器、第二寄存器、第一校验码产生电路、校验码寄存器、第二新校验码产生电路；第一寄存器接收配置数据字后送至第一校验码产生电路，第一校验码产生电路接收配置校验字后根据校验算法产生校验码，将校验码送至配置存储器阵列存储，第二寄存器从配置存储器阵列读取配置数据字、校验码，将校验码送至校验码寄存器、配置数据字送至第二新校验码产生电路，第二新校验码产生电路接收配置校验字后根据校验算法产生新的校验码，将新的校验码送至校验码寄存器，校验码寄存器将存储的校验码、新校验码进行异或运算生成校正因子并判断，若为1位配置数据字发生翻转，输出单位错标志并对当前翻转位进行纠正，若为2位以上配置数据字发生翻转，产生并输出中断标志，重新加载配置寄存器中存储的配置数据字。
4.根据权利要求1或2所述的一种具有码流纠检错功能的单粒子加固FPGA配置电路，其特征在于：还包括通用接口电路、JTAG接口电路，其中，JTAG接口模块接收外部数据后进行转换得到总线接口电路能够识别的配置比特码流，并送至总线接口电路，通用接口电路接收外部数据后进行转换得到总线接口电路能够识别的配置比特码流，并送至总线接口电路。
5.根据权利要求4所述的一种具有码流纠检错功能的单粒子加固FPGA配置电路，其特征在于：所述的总线接口电路包括二选一多路器、转换器、包处理器、地址操作码译码器、字数计数器、三态缓冲器；二选一多路器，根据外部指令选择接收通用接口电路发送的配置比特码流或者JTAG接口电路发送的配置比特码流后送至转换器；转换器，对配置比特码流进行位宽转换后送至包处理器；包处理器，对位宽转换后的配置比特码流中的包头译码，解析得到内部数据、寄存器地址信息，将寄存器地址信息送至地址操作码译码器，将内部数据送至三态缓冲器；地址操作码译码器，进行译码得到寄存器地址后送至三态缓冲器，三态缓冲器根据配置寄存器地址将内部数据送至对应配置寄存器，字数计数器对送至配置寄存器的内部数据进行计数。
6.根据权利要求1或5所述的一种具有码流纠检错功能的单粒子加固FPGA配置电路，其特征在于：所述的配置比特码流为64位，内部数据位32位，配置数据字为32位，二选一多路器为64位，转换器为将64位数据转换为32位。
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