JP2921494B2 - 発振回路 - Google Patents
発振回路Info
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- JP2921494B2 JP2921494B2 JP17419496A JP17419496A JP2921494B2 JP 2921494 B2 JP2921494 B2 JP 2921494B2 JP 17419496 A JP17419496 A JP 17419496A JP 17419496 A JP17419496 A JP 17419496A JP 2921494 B2 JP2921494 B2 JP 2921494B2
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- JP
- Japan
- Prior art keywords
- oscillation
- oscillator
- clock
- counter
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、発振回路に関し、
特に、水晶発振子またはセラミック発振子を用いた発振
回路に関する。
特に、水晶発振子またはセラミック発振子を用いた発振
回路に関する。
【０００２】
【従来の技術】この種の従来の発振回路として、例えば
特開平４−１６０９６０号公報には、水晶振動子を含む
発振回路の発振出力が十分に大きなレベルとなり、発振
出力が安定な状態に到達したことを検出した上で内部ク
ロックを供給することにより、半導体集積回路における
異常クロックによる誤動作を排除することができ、多段
のトランジスタ素子の使用を不要としてチップサイズを
小型化するようにした構成が提案されている。この従来
の技術は、発振器のクロック出力信号を、レベル検出回
路を用い、発振の振幅が所定のレベルに達することを検
出し、発振クロックの安定を判定している。
特開平４−１６０９６０号公報には、水晶振動子を含む
発振回路の発振出力が十分に大きなレベルとなり、発振
出力が安定な状態に到達したことを検出した上で内部ク
ロックを供給することにより、半導体集積回路における
異常クロックによる誤動作を排除することができ、多段
のトランジスタ素子の使用を不要としてチップサイズを
小型化するようにした構成が提案されている。この従来
の技術は、発振器のクロック出力信号を、レベル検出回
路を用い、発振の振幅が所定のレベルに達することを検
出し、発振クロックの安定を判定している。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来技術においては、ノイズによる誤動作が起きやすい、
という問題点を有している。この理由は、前記従来技術
においては、発振出力のレベルをレベル検出回路で検出
して、発振出力が安定か否かを判定するので、例えばノ
イズにより、発振出力レベルが判定レベル以上に増幅さ
れた場合には、安定発振していないにもかかわらず、正
常発振と誤判定されてしまうことによる。
来技術においては、ノイズによる誤動作が起きやすい、
という問題点を有している。この理由は、前記従来技術
においては、発振出力のレベルをレベル検出回路で検出
して、発振出力が安定か否かを判定するので、例えばノ
イズにより、発振出力レベルが判定レベル以上に増幅さ
れた場合には、安定発振していないにもかかわらず、正
常発振と誤判定されてしまうことによる。
【０００４】さらに、上記従来技術においては、発振出
力が規定の周波数に達したか否かを、確認できない、と
いう、第２の問題点を有している。この理由は、前記従
来技術においては、発振出力の安定を出力レベルだけで
検出しており、発振周波数を確認する手だてがないこと
による。
力が規定の周波数に達したか否かを、確認できない、と
いう、第２の問題点を有している。この理由は、前記従
来技術においては、発振出力の安定を出力レベルだけで
検出しており、発振周波数を確認する手だてがないこと
による。
【０００５】従って、本発明は、上記事情に鑑みてなさ
れたものであって、その目的は、発振器を含むシステム
が、発振器が発振不安定状態のまま動作を開始して誤動
作することを防止することができる発振回路を提供する
ことにある。
れたものであって、その目的は、発振器を含むシステム
が、発振器が発振不安定状態のまま動作を開始して誤動
作することを防止することができる発振回路を提供する
ことにある。
【０００６】また、本発明の他の目的は、発振子などの
特性ばらつきにより、最短の発振安定待ち時間で発振可
能な発振回路を提供することにある。
特性ばらつきにより、最短の発振安定待ち時間で発振可
能な発振回路を提供することにある。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明の発振回路は、概略すれば、発振器の発振ク
ロックを、該発振器よりも短時間のうちに安定発振し第
２の発振器で定められる一定期間カウンタで計数するこ
とにより、該発振クロックが予め定めた周波数に達した
ことを検出する手段を備え、前記発振クロックが前記周
波数に達した際にクロックを出力するようにしたもので
ある。
め、本発明の発振回路は、概略すれば、発振器の発振ク
ロックを、該発振器よりも短時間のうちに安定発振し第
２の発振器で定められる一定期間カウンタで計数するこ
とにより、該発振クロックが予め定めた周波数に達した
ことを検出する手段を備え、前記発振クロックが前記周
波数に達した際にクロックを出力するようにしたもので
ある。
【０００８】本発明においては、好ましくは、前記発振
器の発振クロックを計数するカウンタと、前記発振器の
他に更に、前記発振器よりも短時間のうちに安定発振
し、前記一定期間の周期を定める第２の発振器と、を備
え、前記カウンタが前記第２の発振器の発振出力に基づ
きカウント動作／リセット動作が制御されることを特徴
とする。本発明においては、好ましくは、第２の発振器
はＣＲ発振器から構成される。
器の発振クロックを計数するカウンタと、前記発振器の
他に更に、前記発振器よりも短時間のうちに安定発振
し、前記一定期間の周期を定める第２の発振器と、を備
え、前記カウンタが前記第２の発振器の発振出力に基づ
きカウント動作／リセット動作が制御されることを特徴
とする。本発明においては、好ましくは、第２の発振器
はＣＲ発振器から構成される。
【０００９】さらに、本発明においては、前記カウンタ
のカウント値が予め定めた所定の値に達しない間は、前
記発振器の発振クロックをマスクし、前記カウンタのカ
ウント値が予め定めた所定の値に達した際に、前記発振
器の発振クロックをクロック信号として出力する回路を
備えたことを特徴とする。
のカウント値が予め定めた所定の値に達しない間は、前
記発振器の発振クロックをマスクし、前記カウンタのカ
ウント値が予め定めた所定の値に達した際に、前記発振
器の発振クロックをクロック信号として出力する回路を
備えたことを特徴とする。
【００１０】このように、本発明は、一定時間発振周波
数をカウントし、発振安定が得られたときに発振クロッ
クを出力するものである。より具体的には、発振器（図
１の１）のクロック出力を一定時間カウントするカウン
タ（図１の１７）と、カウンタをリセットするＣＲ発振
器（図１の９）とを有する。
数をカウントし、発振安定が得られたときに発振クロッ
クを出力するものである。より具体的には、発振器（図
１の１）のクロック出力を一定時間カウントするカウン
タ（図１の１７）と、カウンタをリセットするＣＲ発振
器（図１の９）とを有する。
【００１１】本発明は、発振器の発振周波数をカウント
するカウンタを、ＣＲ発振器の発振クロックで、リセッ
トし、カウンタがカウント可能となるＣＲ発振クロック
の１／２発振周期内（Ｈｉｇｈ又はＬｏｗレベルの期
間）にて、カウンタのオーバーフローを検出することに
より、発振周波数の安定状態を判定するものである。こ
のため、発振安定状態に達した際にクロックが出力され
るため、安定した発振周波数が得られる。
するカウンタを、ＣＲ発振器の発振クロックで、リセッ
トし、カウンタがカウント可能となるＣＲ発振クロック
の１／２発振周期内（Ｈｉｇｈ又はＬｏｗレベルの期
間）にて、カウンタのオーバーフローを検出することに
より、発振周波数の安定状態を判定するものである。こ
のため、発振安定状態に達した際にクロックが出力され
るため、安定した発振周波数が得られる。
【００１２】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に詳細に説明する。以下では発振器に水
晶発振子を用いた場合について説明する。図１は、本発
明の実施の形態に係る発振回路の構成を示す図である。
を参照して以下に詳細に説明する。以下では発振器に水
晶発振子を用いた場合について説明する。図１は、本発
明の実施の形態に係る発振回路の構成を示す図である。
【００１３】図１を参照すると、本発明の実施の形態
は、水晶発振器１、ＣＲ発振器９、水晶発振器１のクロ
ック出力波形整形用のシュミットバッファ１６、カウン
タ１７、ＡＮＤゲート１９、２１、及びセット・リセッ
トフリップフロップ（「ＳＲフリップフロップ」とい
う）２０を備えて構成される。
は、水晶発振器１、ＣＲ発振器９、水晶発振器１のクロ
ック出力波形整形用のシュミットバッファ１６、カウン
タ１７、ＡＮＤゲート１９、２１、及びセット・リセッ
トフリップフロップ（「ＳＲフリップフロップ」とい
う）２０を備えて構成される。
【００１４】水晶発振器１は、外付け水晶発振子２、抵
抗５、クロックドインバータ７、Ｎチャネルトランジス
タ６、及びインバータ８から構成され、ＣＲ発振器９
は、抵抗１２、クロックドシュミットインバータ１０、
Ｎチャネルトランジスタ１４、インバータ１１、１５、
及びコンデンサ１３から構成されている。
抗５、クロックドインバータ７、Ｎチャネルトランジス
タ６、及びインバータ８から構成され、ＣＲ発振器９
は、抵抗１２、クロックドシュミットインバータ１０、
Ｎチャネルトランジスタ１４、インバータ１１、１５、
及びコンデンサ１３から構成されている。
【００１５】水晶発振器１とＣＲ発振器９とはともにク
ロックストップ信号Ｓ１によって発振出力／停止が制御
される。
ロックストップ信号Ｓ１によって発振出力／停止が制御
される。
【００１６】カウンタ１７は、ｎビットのバイナリカウ
ンタ１８で構成され、ＣＲ発振器９の出力信号Ｓ３がＨ
ｉｇｈレベル（Ｈｉ）の時にリセットされ、またＬｏｗ
レベル（Ｌｏ）の期間、シュミットバッファ１６から出
力されるクロック信号Ｓ４をカウントする。
ンタ１８で構成され、ＣＲ発振器９の出力信号Ｓ３がＨ
ｉｇｈレベル（Ｈｉ）の時にリセットされ、またＬｏｗ
レベル（Ｌｏ）の期間、シュミットバッファ１６から出
力されるクロック信号Ｓ４をカウントする。
【００１７】ＡＮＤゲート１９は、カウンタ１７の所定
のｍビットからｎビットの出力を入力とし、ｍビットか
らｎビットの出力がともに“１”（Ｈｉｇｈレベル）に
なったとき、一致信号Ｓ８としてＨｉｇｈレベルを出力
する。
のｍビットからｎビットの出力を入力とし、ｍビットか
らｎビットの出力がともに“１”（Ｈｉｇｈレベル）に
なったとき、一致信号Ｓ８としてＨｉｇｈレベルを出力
する。
【００１８】ＳＲフリップフロップ２０は、クロックス
トップ信号Ｓ１をリセット（Ｒ）端子に入力し、ＡＮＤ
ゲート１９の出力をセット（Ｓ）端子に入力し、クロッ
クストップ信号Ｓ１がＨｉｇｈレベルの期間リセットさ
れ（出力ＱはＬｏｗレベル）、クロックストップ信号Ｓ
１がＬｏｗレベルの期間、ＡＮＤゲート１９からの一致
信号Ｓ８がＨｉｇｈからＬｏｗレベルになるエッジでセ
ットされる。
トップ信号Ｓ１をリセット（Ｒ）端子に入力し、ＡＮＤ
ゲート１９の出力をセット（Ｓ）端子に入力し、クロッ
クストップ信号Ｓ１がＨｉｇｈレベルの期間リセットさ
れ（出力ＱはＬｏｗレベル）、クロックストップ信号Ｓ
１がＬｏｗレベルの期間、ＡＮＤゲート１９からの一致
信号Ｓ８がＨｉｇｈからＬｏｗレベルになるエッジでセ
ットされる。
【００１９】ＡＮＤゲート２１は、ＳＲフリップフロッ
プ２０の出力端子Ｑに一の入力端を接続し、他の入力端
をシュミットバッファ１６の出力に接続し、ＳＲフリッ
プフロップ２０の出力端子Ｑの信号Ｓ９をゲート信号と
し、信号Ｓ９がＬｏｗレベルからＨｉｇｈレベルになる
と、水晶発振器９からの発振クロックを出力する。
プ２０の出力端子Ｑに一の入力端を接続し、他の入力端
をシュミットバッファ１６の出力に接続し、ＳＲフリッ
プフロップ２０の出力端子Ｑの信号Ｓ９をゲート信号と
し、信号Ｓ９がＬｏｗレベルからＨｉｇｈレベルになる
と、水晶発振器９からの発振クロックを出力する。
【００２０】本発明の実施の形態の動作について、図１
及び図２を参照して説明する。図２は、本発明の実施の
形態の動作を説明するためのタイミング波形図であり、
Ｓ１〜Ｓ１０は、図１に示した回路構成における各節点
（ノード）の信号に対応している。
及び図２を参照して説明する。図２は、本発明の実施の
形態の動作を説明するためのタイミング波形図であり、
Ｓ１〜Ｓ１０は、図１に示した回路構成における各節点
（ノード）の信号に対応している。
【００２１】以下では、水晶発振器１が発振開始してか
ら、ＡＮＤゲート２１が水晶発振器クロック信号を出力
するまでを、図２のタイミング図に従って説明する。
ら、ＡＮＤゲート２１が水晶発振器クロック信号を出力
するまでを、図２のタイミング図に従って説明する。
【００２２】図２を参照して、時刻Ｔ０からＴ１の期
間、クロックストップ信号Ｓ１はＨｉｇｈレベルのた
め、ＳＲフリップフロップ２０はリセットされ、出力端
子Ｑ（信号Ｓ９）はＬｏｗレベルとなり、ＡＮＤゲート
２１は、シュミットバッファ１６の出力信号である信号
Ｓ４を阻止する（出力しない）。すなわち、時刻Ｔ０〜
Ｔ１の間、クロック信号出力Ｓ１０はＬｏｗレベルとさ
れる。
間、クロックストップ信号Ｓ１はＨｉｇｈレベルのた
め、ＳＲフリップフロップ２０はリセットされ、出力端
子Ｑ（信号Ｓ９）はＬｏｗレベルとなり、ＡＮＤゲート
２１は、シュミットバッファ１６の出力信号である信号
Ｓ４を阻止する（出力しない）。すなわち、時刻Ｔ０〜
Ｔ１の間、クロック信号出力Ｓ１０はＬｏｗレベルとさ
れる。
【００２３】また、このとき（時刻Ｔ０からＴ１の期
間）、水晶発振器１において、クロックストップ信号Ｓ
１をゲート入力とするＮチャネルトランジスタ６はオ
ン、クロックストップ信号Ｓ１をインバータ８を介して
反転した信号を出力制御端子に入力するクロックドイン
バータ７はオフ状態であるため、発振停止状態となり、
水晶発振器１の出力信号Ｓ２（Ｎチャネルトランジスタ
６のドレイン端子電位）はＬｏｗレベルとなる。
間）、水晶発振器１において、クロックストップ信号Ｓ
１をゲート入力とするＮチャネルトランジスタ６はオ
ン、クロックストップ信号Ｓ１をインバータ８を介して
反転した信号を出力制御端子に入力するクロックドイン
バータ７はオフ状態であるため、発振停止状態となり、
水晶発振器１の出力信号Ｓ２（Ｎチャネルトランジスタ
６のドレイン端子電位）はＬｏｗレベルとなる。
【００２４】同じく、ＣＲ発振器９は、クロックストッ
プ信号Ｓ１をゲート入力とするＮチャネルトランジスタ
１４がオン、クロックストップ信号Ｓ１をインバータ１
１を介して反転した信号を出力制御端子に入力するクシ
ュミットクロックドインバータ１０はオフ状態であるた
め、発振停止状態となり、ＣＲ発振回路９の出力信号Ｓ
３（Ｎチャネルトランジスタ１４のドレイン電位をイン
バータ１５で反転した信号）は、Ｈｉｇｈレベルとな
る。このため、カウンタ１７はリセットされる。
プ信号Ｓ１をゲート入力とするＮチャネルトランジスタ
１４がオン、クロックストップ信号Ｓ１をインバータ１
１を介して反転した信号を出力制御端子に入力するクシ
ュミットクロックドインバータ１０はオフ状態であるた
め、発振停止状態となり、ＣＲ発振回路９の出力信号Ｓ
３（Ｎチャネルトランジスタ１４のドレイン電位をイン
バータ１５で反転した信号）は、Ｈｉｇｈレベルとな
る。このため、カウンタ１７はリセットされる。
【００２５】次に、時刻Ｔ１でクロックストップ信号Ｓ
１はＬｏｗレベルに変化する。これにより、水晶発振器
１は、Ｎチャネルトランジスタ６がオフし、クロックド
インバータ７がオンして、発振を開始する。また、この
時、ＣＲ発振器９は、Ｎチャネルトランジスタ１４がオ
フし、シュミットインバータ１０がオンして、発振を開
始する。
１はＬｏｗレベルに変化する。これにより、水晶発振器
１は、Ｎチャネルトランジスタ６がオフし、クロックド
インバータ７がオンして、発振を開始する。また、この
時、ＣＲ発振器９は、Ｎチャネルトランジスタ１４がオ
フし、シュミットインバータ１０がオンして、発振を開
始する。
【００２６】ここで、ＣＲ発振器９は、コンデンサ１３
と抵抗１２から作られるＣＲ発振器であるため、時刻Ｔ
１から正規の発振を開始する。
と抵抗１２から作られるＣＲ発振器であるため、時刻Ｔ
１から正規の発振を開始する。
【００２７】水晶発振器１の出力Ｓ２は、時刻Ｔ１から
Ｔ３の期間においては、その発振振幅が小さいが、時刻
Ｔ３から、発振振幅が、ノイズ誤動作防止用シュミット
バッファ１６の閾値電圧ＶH（ハイレベル閾値）または
ＶL（ローレベル閾値）を超えるため、シュミットバッ
ファ１６は、水晶発振器の出力Ｓ２を波形整形した結果
を信号Ｓ４（クロック信号）として出力する。
Ｔ３の期間においては、その発振振幅が小さいが、時刻
Ｔ３から、発振振幅が、ノイズ誤動作防止用シュミット
バッファ１６の閾値電圧ＶH（ハイレベル閾値）または
ＶL（ローレベル閾値）を超えるため、シュミットバッ
ファ１６は、水晶発振器の出力Ｓ２を波形整形した結果
を信号Ｓ４（クロック信号）として出力する。
【００２８】時刻Ｔ２からＴ５の期間、カウンタ１７
は、クロック信号Ｓ４をカウントするが、時刻Ｔ２から
Ｔ４の期間、カウンタ１７へのクロック信号Ｓ４が異常
であるため、カウンタ１７のｍビットからｎビットまで
の出力Ｓ５〜Ｓ７は全てＨｉｇｈとはならず（図では信
号Ｓ５のみがＨｉｇｈ）、このためＡＮＤゲート１９は
一致信号Ｓ８としてＬｏｗレベルを出力する。
は、クロック信号Ｓ４をカウントするが、時刻Ｔ２から
Ｔ４の期間、カウンタ１７へのクロック信号Ｓ４が異常
であるため、カウンタ１７のｍビットからｎビットまで
の出力Ｓ５〜Ｓ７は全てＨｉｇｈとはならず（図では信
号Ｓ５のみがＨｉｇｈ）、このためＡＮＤゲート１９は
一致信号Ｓ８としてＬｏｗレベルを出力する。
【００２９】これに対して、時刻Ｔ６からＴ７の期間の
場合、カウンタ１７においては、クロック信号Ｓ４入力
がフルにカウントするため、カウンタ１７はｍビットか
らｎビットまでの出力Ｓ５〜Ｓ７を全てＨｉｇｈとし、
ＡＮＤゲート１９は、一致信号Ｓ８としてＨｉｇｈレベ
ルを出力する。なお、カウンタ１７は時刻Ｔ５からＴ６
の期間においてＣＲ発振回路９の出力信号Ｓ３がＨｉｇ
ｈレベルとなるため、リセットされ、次の時刻Ｔ６から
Ｔ７の期間、シュミットバッファ１６の出力信号Ｓ４を
カウントする。
場合、カウンタ１７においては、クロック信号Ｓ４入力
がフルにカウントするため、カウンタ１７はｍビットか
らｎビットまでの出力Ｓ５〜Ｓ７を全てＨｉｇｈとし、
ＡＮＤゲート１９は、一致信号Ｓ８としてＨｉｇｈレベ
ルを出力する。なお、カウンタ１７は時刻Ｔ５からＴ６
の期間においてＣＲ発振回路９の出力信号Ｓ３がＨｉｇ
ｈレベルとなるため、リセットされ、次の時刻Ｔ６から
Ｔ７の期間、シュミットバッファ１６の出力信号Ｓ４を
カウントする。
【００３０】一致信号Ｓ８がＨｉｇｈに変化したことを
受けて、ＳＲフリップフロップ２０はセットされ、ＳＲ
フリップフロップ２０の出力信号Ｓ９はＨｉｇｈレベル
となり（ＡＮＤゲート１９の一致信号Ｓ８がＨｉｇｈか
らＬｏｗに変化するエッジでＨｉｇｈにセットされ
る）、ＡＮＤゲート２１は、シュミットバッファ１６の
出力信号Ｓ４を出力し、水晶発振器１の安定発振を出力
できる。
受けて、ＳＲフリップフロップ２０はセットされ、ＳＲ
フリップフロップ２０の出力信号Ｓ９はＨｉｇｈレベル
となり（ＡＮＤゲート１９の一致信号Ｓ８がＨｉｇｈか
らＬｏｗに変化するエッジでＨｉｇｈにセットされ
る）、ＡＮＤゲート２１は、シュミットバッファ１６の
出力信号Ｓ４を出力し、水晶発振器１の安定発振を出力
できる。
【００３１】本発明の実施の形態においては、このよう
に、水晶発振器よりも発振周波数が長く、発振開始から
直ちに安定発振するＣＲ発振器にて標準時間をつくり、
カウンタが水晶発振器の出力信号を標準時間内にカウン
トし、規定発振したことを判定する。
に、水晶発振器よりも発振周波数が長く、発振開始から
直ちに安定発振するＣＲ発振器にて標準時間をつくり、
カウンタが水晶発振器の出力信号を標準時間内にカウン
トし、規定発振したことを判定する。
【００３２】また、規定発振の判定には、±２(m-1)の
精度での判定が可能である。
精度での判定が可能である。
【００３３】なお、上記した実施の形態は、水晶発振器
の場合について説明したが、セラミック発振器について
も同様の作用効果が得られることは勿論である。また、
規定発振したか否かを判定するための一致信号Ｓ８とし
ては、オーバーフロー発生を出力するカウンタのオーバ
ーフロービットを用いてもよい。
の場合について説明したが、セラミック発振器について
も同様の作用効果が得られることは勿論である。また、
規定発振したか否かを判定するための一致信号Ｓ８とし
ては、オーバーフロー発生を出力するカウンタのオーバ
ーフロービットを用いてもよい。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
一定期間、発振クロック信号をカウントすることによ
り、発振周波数が規定値に達したか否かを判定するよう
に構成したことにより、発振出力が安定状態になってか
ら発振器の出力信号をクロック信号として供給すること
ができる、という効果を有する。
一定期間、発振クロック信号をカウントすることによ
り、発振周波数が規定値に達したか否かを判定するよう
に構成したことにより、発振出力が安定状態になってか
ら発振器の出力信号をクロック信号として供給すること
ができる、という効果を有する。
【００３５】また、本発明によれば、発振安定時間が短
い場合には、その発振クロック信号の出力にあわせて発
振クロック信号の出力を制御できることから、発振子特
性の不均一性（ばらつき）による発振安定時間ばらつき
にあわせて最適な待ち時間に設定できる、という利点を
有している。
い場合には、その発振クロック信号の出力にあわせて発
振クロック信号の出力を制御できることから、発振子特
性の不均一性（ばらつき）による発振安定時間ばらつき
にあわせて最適な待ち時間に設定できる、という利点を
有している。
【図１】本発明の実施の形態の回路構成を示す図であ
る。
る。
【図２】本発明の実施の形態の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【符号の説明】 １ 水晶発振器 ２ 水晶発振子 ３ 端子 ４ 端子 ５ 抵抗 ６ Ｎチャネルトランジスタ ７ クロックドインバータ ８ インバータ ９ ＣＲ発振器 １０ シュミットクロックドインバータ １１ インバータ １２ 抵抗 １３ コンデンサ １４ Ｎチャネルトランジスタ １５ インバータ １６ シュミットバッファ １７ カウンタ １８ バイナリカウンタ １９ ＡＮＤゲート ２０ セット・リセットフリップフロップ（ＳＲフリッ
プフロップ） ２１ ＡＮＤゲート
プフロップ） ２１ ＡＮＤゲート
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 3/00 H03B 5/32
Claims (3)
- 【請求項１】クロック信号を発生するための第１の発振
器と、 前記第１の 発振器の発振クロックを計数するカウンタ
と、 前記第１の発振器よりも短時間のうちに安定発振し一定
期間の周期を定める第２の発振器と、 を備え、 前記カウンタは前記第２の発振器の発振出力に基づきカ
ウント動作／リセット動作が制御され、前記第１の発振器の発振クロックを前記カウンタで前記
一定期間計数し、前記第１の発振器の発振クロックが予
め定めた周波数に達したことを検出した際に、前記第１
の発振器の発振クロックをクロック信号として出力する
手段を備えた ことを特徴とする発振回路。 - 【請求項２】前記カウンタのカウント値が予め定めた所
定の値に達しない間は、前記第１の発振器の発振クロッ
クをマスクし、前記カウンタのカウント値が予め定めた
所定の値に達した際に、前記第１の発振器の発振クロッ
クをクロック信号として出力する手段を備えたことを特
徴とする請求項１記載の発振回路。 - 【請求項３】前記第２の発振器が、コンデンサと抵抗よ
り構成されるＣＲ発振器からなることを特徴とする請求
項１又は２記載の発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17419496A JP2921494B2 (ja) | 1996-06-13 | 1996-06-13 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17419496A JP2921494B2 (ja) | 1996-06-13 | 1996-06-13 | 発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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