JP3652304B2 - クロック生成回路及びクロック生成方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、発振器や内部ロジックに低電圧(定電圧発生回路や外部電源電圧を1/2に降下した電圧)を用いることで、低消費電力化を目的とした半導体集積回路において、発振子などの特性ばらつきの影響を受けずに最短の発振安定待ち時間を確保するための手段であると共に、発振初期の発振安定化を確認した後、発振器等の電源電圧を自動的に外部電源電圧から低電圧動作に切換える回路とを有する、低消費電力化を実現させるマイコンに関する。
【0002】
【従来の技術】
従来、この種の半導体集積回路は、外部電源電圧をそのまま発振器の電源として用いるもの、また、低消費電力化を実現させるためにレギュレータ出力電圧を用いて発振器を動作させるものがある。
【0003】
しかし、いずれもリセット解除後、発振子を含む発振器は、発振成長から安定するまでの時間を確保する必要があるが、この時間を自分自身(発振器)のクロックを用いて確保しているもの、専用のカウンタを用いて確保しているものがある。
【0004】
また、外付けコンデンサ(C)及び抵抗(R)の時定数CRにより確保するものもある。
【0005】
第1の従来例は、特開平8年204450号に示すものである。この回路図及びタイミング図を図9、図10に示す。
【0006】
第1の従来例によれば、発振回路の発振起動から発振安定までの期間をパルス幅に含む起動制御信号により発振回路に供給する動作電源電圧をより低い電圧に切換える切換手段を有する定電圧発生回路の出力電圧に応じて変動する発振回路の出力振幅とを備えるため、論理回路部の動作中に発振回路の動作電源電圧を下げることができ、半導体集積回路の通常動作時の消費電力を低減している。
【0007】
第2の従来例は、特開平10年004347号に示すものである。この回路図及びタイミング図を図11、図12に示す。
【0008】
第2の従来例によれば、一定期間、発振信号クロックをカウントすることにより、発振周波数が規定値に達したか否かを判定するような構成であり、発振出力が安定状態になってから発振器の出力信号をクロック信号として供給することが出来る。また、発振安定時間が短い場合には、その発振クロック信号の出力にあわせて発振クロック信号の出力を制御でき、発振子特性のばらつきによる発振安定時間ばらつきにあわせて最適な待ち時間に設定できる。発振器の発振クロックを計数するカウンタと、発振器1よりも短時間のうちに安定発振するCR発振器と、を備え、カウンタがCR発振器の発振出力に基づきカウント動作/リセット動作が制御され、発振器の発振クロックを一定期間計数し、該発振クロックが予め定めた周波数に達したことを検出した際にクロックをANDゲート21から出力する。
【0009】
第3の従来例は、特開2000−293258に示すものである。この回路図及びタイミング図を図13、図14に示す。
【0010】
第3の従来例によれば、発振回路の出力信号の正振幅をバッファで検出し、負振幅をインバータで検出する。バッファが検出した出力信号をカウンタでカウントし、インバータが検出した出力信号をカウンタでカウントする。これらのカウンタがカウントした正振幅カウント数と、カウンタがカウントした負振幅カウント数との同一性を、判定回路により比較する。この比較結果の許可信号により、クロック生成回路の内部回路へ出力されるクロック、の出力を制御する。
【0011】
第4の従来例は、日本電気の8ビットシングルチップマイコン78K0及び78K0/sシリーズで使用されているものである。この回路図及びタイミング図を図15、図16に示す。
【0012】
第4の従来例によれば、リセット解除後、発振回路の発振クロックにて専用のカウンタがカウントを開始し、このカウント値が所定のカウント値(発振安定までの時間)になると、CNT1信号がHighレベルになる。この信号により、発振が安定したとみなし、発振クロックをロジックに供給し始める。
【0013】
第5の従来例は、日本電気のμPD780955/μPD780958で使用されているものである。この回路図及びタイミング図を図17、図18に示す。
【0014】
第5の従来例によれば、リセット解除後、外付けコンデンサ及び、抵抗の時定数により発振回路が安定するまでの時間を確保しており、発振が安定した後、レギュレータ電圧にて動作するように切換える。
【0015】
【発明が解決しようとする課題】
第1の問題点は、第4の従来例の図15に示す回路構成において、消費電流が多いという点である。
【0016】
その理由は、図15のように、電源投入後から、常に外部電源電圧にて発振器及び内部ロジックを動作させているからである。
【0017】
第2の問題点は、次の通りである。第1の従来例の図9に示す回路構成において、発振器の発振が安定したところで、外部電源電圧からレギュレータ出力電圧にて発振器を動作させることで、低消費電力化を図っている。しかしながら、発振器が発振成長から安定するまでの待ち時間にばらつきが生じ、発振安定していないにも関わらず、発振が安定したと誤判定することがあるという問題点を有している。
【0018】
その理由は、発振器の発振が安定するまでの時間を自分自身のクロックを用いて、クロック信号発生回路にて専用のカウンタを用い確保していることから、リセット解除後の発振開始時の高周波を拾ってカウントするため、高周波の度合によっては、正しくカウント出来ない場合もあり、発振子の特性によっては、サンプル間で発振が安定するまでの時間にばらつきが生じ、発振安定していないにも関わらず、正常発振と誤判定されてしまうことによる。第4の従来例にも同様のことが言える。
【0019】
第3の問題点は、次の通りである。第5の従来例の図17に示す回路構成において、発振器の発振が安定したところで、外部電源電圧からレギュレータ出力電圧にて発振器を動作させることで低消費電力化を図っている。しかしながら、チップ外で非常に大きなコンデンサ及び抵抗が必要であり、これらの外付け部品のコストがかかってしまうこと及び、サンプル間でこのコンデンサと抵抗のチューニングが必要となってくる問題点を有している。
【0020】
その理由は、チップ外でリセット端子にコンデンサと抵抗を付加し、このコンデンサと抵抗の時定数によって発振が安定するまでの時間を確保している。しかしながら、チップ外で発振が安定するまでの時間を確保するためには、非常に大きなコンデンサと抵抗が必要であり、顧客セット上のトータル価格が増大してしまう。
【0021】
更に、使用方法、サンプル間で発振が安定するまでの時間にばらつきが生じる可能性があるため、コンデンサと抵抗のチューニングが必要である。
【0022】
第4の問題点は、第2の従来例の図11に示す回路構成において、シュミットクロックドインバータ自体は、閾値付近の不正発振の検出が出来ないことである。
【0023】
その理由は、不正発振に対しても、シュミットクロックドインバータが動作することによる。その結果、カウンタは不正発振による入力も受付けてしまい、発振安定時間のカウントとして使用されてしまう可能性がある。
【0024】
第5の問題点は、第1の従来例の図9に示す回路構成及び第4の従来例の図15に示す回路構成において、発振安定時間の確保に必要な時間が長く、不必要な時間が生じることである。
【0025】
その理由は、発振器自身のクロックをカウントすることで、発振が安定するまでの時間を、確保するため、発振が安定するまでを実際に検出するのではなく、発振安定を確保するための時間を経験的に予測し、最悪条件な場合でも十分安定するような時間をかける設計がなされていることによる。
【0026】
本発明は、上記の問題点に鑑みてなされたものであり、クロック生成回路において、発振回路及び内部ロジックの動作時の低消費電力化を図ることを目的とする。
【0027】
また、本発明は、発振子等の特性ばらつきによる影響を受けることなく、最短の発振安定待ち時間で、発振可能な発振回路を提供し、発振器や内部ロジック動作を外部電源電圧から低電圧動作に自動的に切換えるタイミングを生成するクロック生成回路を提供することを目的とする。
【0028】
更に、本発明は、発振器を含むシステムが、発振が発振不安定な状態のまま内部ロジックに発振クロックを供給してしまうことを防止し、よって、システムの誤動作を防止することが出来るクロック生成回路を提供することを目的とする。
【0029】
【課題を解決するための手段】
本発明によれば、第1のクロック信号を生成する第1の発振回路と、前記第1のクロック信号のレベルが第1のしきい値以上となる各期間を、前記第1のクロック信号より周波数が高い第2のクロック信号を用いて計測する第1の計測手段と、前記第1のクロック信号のレベルが第2のしきい値以下となる各期間を、前記第2のクロック信号を用いて計測する第2の計測手段と、初期状態では第1のレベルであり、前記第1のクロック信号のレベルが前記第1のしきい値以上となるある期間が、その期間と隣接し前記第1のクロック信号のレベルが前記第2のしきい値以下となる期間と、長さが等しくなった時に第2のレベルとなるゲート信号を生成するゲート信号生成手段と、前記第1のクロック信号に前記ゲート信号を合成することにより得られる信号を合成クロック信号として他の回路に供給する合成クロック生成手段と、を備えることを特徴とするクロック生成回路が提供される。
【0030】
上記のクロック生成回路は、前記第2のクロック信号を生成する第2の発振回路を備えていてもよい。
【0031】
上記のクロック生成回路において、前記第2の発振回路は、リングオシレータであってもよい。
【0032】
上記のクロック生成回路は、前記ゲート信号により前記第1の発振回路に供給する電源を切り替える切換手段を備えていてもよい。
【0033】
上記のクロック生成回路は、前記ゲート信号により前記他の回路に供給する電源を切り替える切換手段を備えていてもよい。
【0034】
上記のクロック生成回路は、前記第1の計測手段と前記第2の計測手段を非動作状態にする非動作化手段を備えていてもよい。
【0035】
上記のクロック生成回路において、前記非動作化手段は、電源投入時から所定の時間を経過するまで前記第1の計測手段と前記第2の計測手段を非動作状態にしてもよい。
【0036】
上記のクロック生成回路において、前記所定の時間は、時定数回路により決められるものであってもよい。
【0037】
上記のクロック生成回路は、電源投入時から所定の時間を経過したならば、前記第1の発振回路に供給する電源を切り替える切換手段を備えていてもよい。
【0038】
上記のクロック生成回路は、電源投入時から所定の時間を経過したならば、前記他の回路に供給する電源を切り替える切換手段を備えていてもよい。
【0039】
上記のクロック生成回路において、前記所定の時間は、時定数回路により決められてもよい。
【0040】
上記のクロック生成回路において、前記所定の時間は、カウンタが所定の値をカウントした時間であってもよい。
【0042】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について詳細に説明する。
【0043】
[実施形態1]
図1は、本発明の実施形態1によるクロック生成回路の構成を示す回路図である。
【0044】
図1を参照すると、実施形態1によるクロック生成回路は、可変電圧発生回路101、水晶発振回路103、制御回路104を備える。
【0045】
水晶発振回路103は、P型トランジスタ115とN型トランジスタ116より成るインバータ、帰還抵抗117、水晶発振子118及びコンデンサ119、120を備える。
【0046】
水晶発振回路103には、可変電圧発生回路101から電源が供給される。水晶発振回路103が出力する原クロック信号157の振幅は、可変電圧発生回路101から供給される電圧に応じて変化する。
【0047】
可変電圧発生回路101は、レギュレータ111及び切換回路102を備える。切換回路102は、切換用のP型トランジスタ112、113及びインバータ114を備える。可変電圧発生回路101は、水晶発振回路103の発振状態が起動状態から安定状態に遷移したならば、制御回路104から供給される電源切換信号155のレベルの変化に応じて、水晶発振回路103に供給する電源を、外部電源151から外部電源よりも出力電圧が低いレギュレータ111に切り替える。
【0048】
制御回路104は、シュミットトリガバッファ121、抵抗122、P型トランジスタ123、コンデンサ124、バッファ125、論理和ゲート126、Dタイプフリップフロップ127、論理積ゲート128、インバータ129及び論理和ゲート130を備える。
【0049】
原クロック信号157のレベルがシュミットトリガバッファ121のポジティブゴーイングしきい値を超えてからネガティブゴーイングしきい値を下回るまでの期間ではシュミットトリガバッファ121の出力はHIGHレベルとなり、この期間では、コンデンサ124は、抵抗122及びP型トランジスタ123を介して、充電される。コンデンサ124の高電圧側電圧159がバッファ125の高電位側入力しきい値VIHを超えると、Dタイプフリップフロップ127の出力信号である発振安定検出信号154がLOWレベルからHIGHレベルとなり、このHIGHレベルは論理和ゲート126によるフィードバックにより維持される。発振安定検出信号154がLOWレベルからHIGHレベルになると、水晶発振回路103及び内部ロジック回路105に供給される電源の電圧は、外部電源151の電圧VDDからレギュレータ102の出力電圧に切り替わり、低くなる。
【0050】
次に、本発明の実施の形態の動作について、図2を参照して説明する。
【0051】
電源投入(時刻T1)の後、リセット信号152をHIGHレベルにして、リセットを解除する(時刻T2)。この時、インバータ129の出力信号153のレベルはLOWレベルとなる。一方で、発振安定検出信号154のレベルはLOWであるので、論理和ゲート130が出力する電源切換信号155のレベルはLOWレベルとなる。従って、P型トランジスタ112はON状態となり、P型トランジスタ113はOFF状態となるので、水晶発振回路103の電源は、外部電源151となる。この状態で水晶発振回路103は発振を開始し、原クロック信号157は成長する。
【0052】
シュミットトリガバッファ121は、アナログ状の原クロック信号157を入力し、原クロック信号157がある程度成長したならば、デジタル状に整形された信号158を出力する。
【0053】
信号158により、P型トランジスタ123は、ON状態、OFF状態を繰返すことになる。このP型トランジスタ123がONであるときに、コンデンサ124は充電される。時刻T3において、コンデンサ124が充電されて信号159のレベルがバッファ125のしきい値VIHになると、発振安定検出信号154のレベルがHIGHレベルとなる。
【0054】
水晶発振子118の特性の相違等に応じてコンデンサ124の容量の値及びバッファ125のしきい値VIHの値を適切に設定することにより、水晶発振回路103の発振が安定するまでの間は発振安定検出信号154のレベルがLOWレベルのままであるようにすることができる。
【0055】
時刻T3において発振安定検出信号154のレベルがHIGHレベルとなると、これから継続的に発振安定検出信号154及び電源切換信号155のレベルはHIGHレベルに維持される。従って、時刻T3からは、水晶発振回路103及び内部ロジック回路105の電源はレギュレータ111となり、低電力化を図ることができる。
【0056】
また、論理積ゲート128で発振安定検出信号154と原クロック157の論理積をとり、合成クロック信号160を生成し、合成クロック信号160を内部ロジック105にクロック信号として供給することにより、内部ロジック回路105に不正なクロック信号が供給されることを防止している。
【0057】
[実施形態2]
実施形態2によるクロック生成回路を図3に示す。実施形態2の実施形態1と異なる点は、図1と図3を参照すると明らかなように、シュミットトリガバッファ121の代わりに、抵抗131、132及びコンパレータ133を設けている点である。コンパレータ133の正側入力端子には、抵抗131と抵抗132により電源電圧を分割して得た参照電圧が供給され、原クロック信号157の電圧がこの参照電圧を超えたときに、コンパレータ133の出力信号158のレベルがHIGHレベルとなり、トランジスタ123がON状態となり、コンデンサ124が充電される。
【0058】
[実施形態3]
本発明の実施形態3によるクロック生成回路を図4に示す。実施形態3においては、実施形態1の制御回路104が制御回路104Bに置き換わっている。
【0059】
制御回路104Bは、抵抗201、202、203、比較器204、205、立ち上がり検出回路206、207、第2発振回路(例えば、リングオシレータ)208、カウンタ209、210、判定回路211、論理和ゲート126、Dタイプフリップフロップ127、論理積ゲート128、反転ゲート215、論理積ゲート216、セレクタ217、バッファ218を備える。また、バッファ218には、抵抗219とコンデンサ218が端子を介して接続されている。
【0060】
比較器204は、電源信号156を抵抗201〜203により分圧することにより生成されたしきい値VHT1を原クロック信号157の電圧が超えたときにHIGHレベルとなる信号257を出力する。比較器205は、電源信号156を抵抗201〜203により分圧することにより生成されたしきい値VTH2を原クロック信号157の電圧が下回ったときにHIGHレベルとなる信号259を出力する。しきい値VTH1はしきい値VTH2よりも高い。
【0061】
立ち上がり検出回路206は信号257の立ち上がりを検出し、検出時にHIGHレベルとなる信号258を出力する。立ち上がり検出回路207は信号259の立ち上がりを検出し、検出時にHIGHレベルとなる信号260を出力する。
【0062】
発振器208は、水晶発振回路103が生成する原クロック信号157よりも周波数が数から数十倍程度高い第2のクロック信号161を生成する。
【0063】
カウンタ209は、信号257がHIGHレベルであるときに第2のクロック信号261をカウントする。カウンタ209は信号258又は信号264によりリセットされる。カウンタ210は、信号259がHIGHレベルであるときに第2のクロック信号261をカウントする。カウンタ209は信号260又は信号264によりリセットされる。
【0064】
判定回路211は、カウンタ209のカウント値とカウンタ210のカウント値が1以上の値で一致したときにHIGHレベルとなる信号264を出力する。
【0065】
論理和ゲート126、Dタイプフリップフロップ127及び論理積ゲート128は、実施形態1の論理和ゲート126、Dタイプフリップフロップ127及び論理積ゲート128と同様なものである。
【0066】
反転回路215は信号265の論理レベルを反転する。バッファ216はコンデンサ218と抵抗219の結合点の電圧が所定の電圧を超えたときにHIGHレベルとなる信号254を出力する。セレクタ217は、選択信号252のレベルがLOWレベルであるときには信号254と同一のレベルとなり、選択信号252のレベルがHIGHレベルであるときには選択信号と同一のレベル(HIGHレベル)となる信号255を出力する。論理積ゲート218は信号255と信号215の論理積をとり、この結果を比較器204、205のドライブ信号256を出力する。比較器204、205は、ドライブ信号256のレベルがHIGHレベルであるときののみ動作し、ドライブ信号256のレベルがLOWレベルであるときには休止状態となる。
【0067】
図4に示すクロック生成回路の動作は、選択信号252のレベルがHIGHレベルであるときとこの信号がLOWレベルであるときでは異なった動作をする。
【0068】
次に、選択信号252のレベルがHIGHレベルであるときの図4に示すクロック生成回路の動作を図5を参照して説明する。
【0069】
時刻T1において電源が投入されると水晶発振回路103と第2発振回路208は発振を開始する。信号251は時刻T2にLOWレベルからHIGHレベルとなるので、信号265はLOWレベルとなる。時刻T1から時刻T3までの間は、原クロック信号157の振幅が不十分であり、信号257及び信号259は共にHIGHレベルとはならない。時刻T3から時刻T4の間は、原クロック信号157の振幅がある程度は大きくなっているが、HIGH側の振幅が大きくなるのみで、LOW側の振幅が不十分であるので、信号257は周期的にHIGHレベルとなるが、信号259はLOWレベルのままである。時刻T4から時刻T7の間は、原クロック信号157のHIGH側の振幅とLOW側の振幅が共に十分となるので、時刻T4から時刻T5の間に信号257のレベルがHIGHとなり、時刻T6から時刻T7の間の信号259のレベルがHIGHレベルとなる。従って、時刻T7において、カウンタ209のカウント値とカウンタ210のカウント値は、ゼロ以外の値で一致する。従って、時刻T7において、信号264がHIGHとなり、時刻T7以降、電源切換信号265はHIGHレベルとなる。このようにして、時刻T7を境にして、水晶発振回路103及び内部ロジック回路105の電源は、外部電源からレギュレータに切り替わる。論理積ゲート215で原クロック信号157と電源切換信号265の論理積がとられ、論理積の結果が合成クロック信号266として内部ロジック回路105に供給されるので、時刻T7より前に不安定なクロック信号が内部ロジック回路105に供給され、内部ロジック回路105が暴走することを防止することができる。
【0070】
次に、選択信号252のレベルがLOWレベルであるときの図4に示すクロック生成回路の動作を説明する。
【0071】
選択信号252のレベルがLOWであるときには、信号254、255、256のレベルは、コンデンサ218と抵抗219より成る時定数回路の出力電圧がバッファ216のしきい値を超えたときにHIGHレベルとなる。従って、時定数回路の出力電圧がバッファ216のしきい値を超えるまでは比較器204、205は動作せず、信号257、259はLOWレベルのままである。従って、時定数回路の出力電圧がバッファ216のしきい値を超えるまでは、電源切換信号265がHIGHレベルとなることはない。
【0072】
時定数回路の出力電圧がバッファ216のしきい値を超える時刻が時刻T4よりも前であれば、時刻T7から電源切換信号265のレベルがLOWレベルからHIGHレベルに切り替わり、選択信号252のレベルがHIGHレベルであるときと、電源切換信号265と合成クロック信号266は同一である。
【0073】
従来は、バッファ216の出力信号を電源切換信号として用い、また、バッファ216の出力信号254と原クロック信号157の論理積を合成クロック信号として用いていた。従って、時定数回路の時定数が十分長くない場合には、原クロック信号157が安定化する前に水晶発振回路及び内部ロジック回路の電源電圧が切り替わり、不安定な合成クロック信号が供給されていた。従来の半導体集積回路と上位互換性をとるために外付けの時定数回路を設けることとしているが、設計者の錯誤により時定数回路の時定数が不十分である場合にも、本実施形態によれば、このような事態を防止することができる。
【0074】
時定数回路の出力電圧がバッファ216のしきい値を超える時刻が時刻T4よりも後であれば、時定数回路の出力電圧がバッファ216のしきい値を超えた時に電源切換信号265のレベルがLOWレベルからHIGHレベルとなる。この時は、既に水晶発振回路103が既に安定化した後であるので、この時に電源切換信号265のレベルがLOWレベルからHIGHレベルとなっても何ら問題はない。
【0075】
従って、時定数回路の時定数が不十分であるときには、切換が遅らされ、時定数回路の時定数が十分であるときには、切換のタイミングは時定数で設定したとおりとなるので、従来の半導体集積回路と上位互換性を保ち且つ動作不良を起こさないことが可能となる。
【0076】
[実施形態4]
本発明の実施形態4によるクロック生成回路を図6に示す。実施形態4においては、実施形態1の制御回路104が制御回路104Cに置き換わっている。
【0077】
制御回路104Bは、論理積ゲート301、302、303、立ち上がり検出回路206、207、第2発振回路(例えば、リングオシレータ)208、カウンタ209、210、判定回路304、論理和ゲート126、Dタイプフリップフロップ127、論理積ゲート128、バッファ306、カウンタ305、セレクタ307、論理和ゲート308及びDタイプフリップフロップ309を備える。また、バッファ306には、抵抗219とコンデンサ218が端子を介して接続されている。
【0078】
論理積ゲート301は、水晶発振回路103が出力する原クロック信号157と電源切換信号352との論理和をとる。従って、電源投入時から電源切換が行われるまでの間は、論理積ゲート301の出力信号353のレベルはLOWレベルであり、電源切換が行われてからは、信号353のレベルは原クロック信号157のレベルを論理積ゲート301の入力しきい値と比較した結果のレベルとなる。従って、電源切換が行われても原クロック信号157が十分成長していなければ、信号353のレベルはLOWレベル又はHIGHレベルのままであり、電源切換が行われ且つ原クロック信号157が充分していれば、信号353のレベルは原クロック信号157と同期して周期的にHIGHレベルとLOWレベルを繰り返す。
【0079】
論理積ゲート302は、電源切換信号352と信号353との論理積をとる。従って、論理積ゲート302の出力信号354のレベルは、電源を投入してから電源切換信号352が切り替わるまでの間はLOWレベルであり、電源切換信号352が切り替わってからは、信号353と同一のレベルとなる。
【0080】
論理積ゲート303は、電源切換信号352と信号353を反転した信号との論理積をとる。従って、論理積ゲート302の出力信号356のレベルは、電源を投入してから電源切換信号352が切り替わるまでの間はLOWレベルであり、電源切換信号352が切り替わってからは、信号353のレベルを反転したレベルとなる。
【0081】
立ち上がり検出回路206は信号354の立ち上がりを検出し、検出時にHIGHレベルとなる信号355を出力する。立ち上がり検出回路207は信号356の立ち上がりを検出し、検出時にHIGHレベルとなる信号357を出力する。
【0082】
発振器208は、水晶発振回路103が生成する原クロック信号157よりも周波数が数から数十倍程度高い第2のクロック信号261を生成する。
【0083】
カウンタ209は、信号354がHIGHレベルであるときに第2のクロック信号261をカウントする。カウンタ209は信号355又は信号360によりリセットされる。カウンタ210は、信号356がHIGHレベルであるときに第2のクロック信号261をカウントする。カウンタ209は信号357又は信号360によりリセットされる。
【0084】
判定回路211は、カウンタ209のカウント値とカウンタ210のカウント値が1以上の値で一致したときにHIGHレベルとなる信号360を出力する。
【0085】
論理和ゲート126、Dタイプフリップフロップ127及び論理積ゲート128は、実施形態1の論理和ゲート126、Dタイプフリップフロップ127及び論理積ゲート128と同様なものである。
【0086】
カウンタ305は第2クロック信号261をカウントし、カウント値が所定値となったときにHIGHとなるキャリーアウト信号363を出力する。
【0087】
バッファ306は、抵抗219とコンデンサ218より構成されるRC時定数回路の出力電圧が所定値に達したときにHIGHレベルとなる信号363を出力する。
【0088】
セレクタ307は、選択信号252のレベルがLOWレベルであるときには信号364と同一のレベルとなり、選択信号252のレベルがHIGHレベルであるときには信号363と同一のレベルとなる信号351を出力する。
【0089】
論理和ゲート308とDタイプフリップフロップ309は、信号351が一度HIGHレベルになるとそれ以降ずっとHIGHレベルとなる電源切換信号352を出力する。
【0090】
図6に示すクロック生成回路の動作は、選択信号352のレベルがHIGHレベルであるときとこの信号がLOWレベルであるときでは異なった動作をする。
【0091】
次に、選択信号352のレベルがHIGHレベルであるときの図6に示すクロック生成回路の動作を図7を参照して説明する。
【0092】
時刻T1において電源が投入されると水晶発振回路103と第2発振回路208は発振を開始する。信号251は時刻T2にLOWレベルからHIGHレベルとなるので、信号361はLOWレベルとなる。カウンタ305はカウントアップ動作を継続的に行い、時刻T3にキャリーアウト信号をHIGHレベルとする。これに応じ、電源切換信号352はHIGHレベルとなり、水晶発振回路103及び内部ロジック回路105に供給される電源は、外部電源からレギュレータ111に切り替わる。同時に、信号353のレベルに応じて信号354又は信号356はHIGHレベルとなり、HIGHとなった信号354又は信号356に対応するカウンタ209又はカウンタ210がカウントを開始するが、この動作は特に検出するべきものではない。
【0093】
時刻T4〜時刻T5の間では、原クロック信号157の発振が十分ではないがある程度成長する。例えば、原クロック信号157のレベルが論理積ゲート301の高電位側入力しきい値VIHを超えるときがあるが、論理積ゲート301の低電位側入力しきい値VILを下回るときがないと、論理積ゲート301の出力信号353はHIGHレベルのままとなる。この場合には、カウンタ209のみがカウントアップを続け、カウンタ210はカウントを行わない。
【0094】
時刻T5を過ぎると、原クロック信号157の発振が十分成長する。このときは、原クロック信号157のレベルは周期的に論理積ゲート301の高電位側入力しきい値VIHを超えてから論理積ゲート301の低電位側入力しきい値VILを下回るので、論理積ゲート301の出力信号353はHIGHレベルとLOWレベルを周期的に繰り返す。この場合には、カウンタ209とカウンタ210が交互に同一のカウント数をカウントする。
【0095】
時刻T6において、カウンタ209のカウント値とカウンタ210のカウント値が0以上の整数で一致することを判定回路211が検出し、信号360はHIGHレベルとなる。論理和ゲート126とDタイプフリップフロップ127により、信号360のレベルがHIGHレベルとなった後は、信号361はHIGHレベルを維持する。
【0096】
従って、論理積ゲート128で信号353と信号361との論理積をとって生成される合成クロック信号362は、カウンタ305により電源投入から所定時間が経過したことが判定され、且つ、原クロック信号157の発振が十分に成長した時になって初めて、LOWレベルとHIGHレベルを交互に繰り返すようになる。一方、電源投入から所定時間が経過していないときには、原クロック信号157の発振が十分に成長していても、合成クロック信号362はLOWレベルを維持したままである。また、原クロック信号157の発振が充分していないときには、電源投入から所定時間が経過していても、合成クロック信号362はLOWレベルを維持したままである。
【0097】
選択信号252のレベルがLOWレベルであるときには、カウンタ305が出力するキャリーアウト信号363の代わりに時定数回路により所定時間が計測されたときにHIGHレベルとなる信号364が用いられる。実施形態4のクロック生成回路も実施形態3のクロック生成回路と同様に、従来の半導体集積回路と上位互換性をとるために外付けの時定数回路を設けることとしている。
【0098】
設計者の錯誤により時定数回路の時定数が不十分である場合には、電源切換信号352が早期に変化してしまうが、原クロック信号157の発振が十分に成長していない場合には、合成クロック信号362はLOWレベルを維持するので、設計者が錯誤をおかした場合であっても、内部ロジック回路105の暴走を防止することができる。
【0099】
また、設計者の設定した時定数が十分長い場合には、設計者が意図したとおりの時に合成クロック信号362がLOWレベルとHIGHレベルの繰り返しを開始するようになる。
【0100】
[実施形態5]
本発明の実施形態5によるクロック生成回路を図6に示す。図6と図8を比較すると明らかなように、実施形態5においては、実施形態4の立ち上がり検出回路207が削除され、カウンタ209、210がアップダウンカウンタ401に置き換わり、判定回路211が判定回路402に置き換わっている。
【0101】
実施形態5の全体の動作は実施形態4の全体の動作と同一であり、判定回路402が出力する信号451も判定回路211が出力する信号360と同様に変化する。
【0102】
アップダウンカウンタ401は、立ち上がり検出回路が出力する信号355がHIGHレベルとなったときにリセットされ、信号354がHIGHレベルであるときにカウントアップし、信号356がLOWレベルであるときにカウントダウンする。従って、水晶発振回路103が出力する原クロック信号157が十分成長し、且つ、電源切換信号352がHIGHであるときにのみ、アップダウンカウンタ401は、原クロック信号157の一周期の間に所定の値までカウントし、次の周期の最初にリセットされる直前にカウント値がゼロとなる。
【0103】
判定回路402は、アップダウンカウンタ401が出力するカウント値と、一周期の最初を示す立ち上がり検出信号355を入力し、アップダウンカウンタ401が一周期の間に所定値までカウントアップされ、続いてカウントダウンされ、次の周期の直前ではカウント値がゼロと成るか否かを判断し、そうであれば信号451をHIGHレベルとする。
【0104】
実施形態5の他の構成及び動作は実施形態4と同様であるので、重複する説明は省略する。
【0105】
[他の実施形態]
他の実施形態としては、以下のものが考えられる。
【0106】
レギュレータ111の代わりに低電圧回路を用いる。制御回路104の電源として、外部電源からこれの半分の電圧の電源を生成するハーバー回路を用いる。第2発振回路208の電源をレギュレータとして、第2発振回路208の発振周波数を安定させる。
【0107】
【発明の効果】
以上説明したように、本発明によれば、発振回路が生成する原クロック信号が十分に成長してから、発振回路及び内部ロジック回路に供給する電圧を切り替え、内部ロジック回路に合成クロック信号を供給することができるので、発振回路及び内部ロジック回路を低電圧で動作させながらも、内部ロジック回路の暴走を防止することができる。
【図面の簡単な説明】
【図1】本発明の実施形態1によるクロック生成回路の構成を示す回路図である。
【図2】本発明の実施形態1による図1に示すクロック生成回路の動作を示すタイミング図である。
【図3】本発明の実施形態2によるクロック生成回路の構成を示す回路図である。
【図4】本発明の実施形態3によるクロック生成回路の構成を示す回路図である。
【図5】本発明の実施形態3による図4に示すクロック生成回路の動作を示すタイミング図である。
【図6】本発明の実施形態4によるクロック生成回路の構成を示す回路図である。
【図7】本発明の実施形態4による図6に示すクロック生成回路の動作を示すタイミング図である。
【図8】本発明の実施形態5によるクロック生成回路の構成を示す回路図である。
【図9】第1の従来例によるクロック生成回路の構成を示す回路図である。
【図10】図10に示す第1の従来例によるクロック生成回路の動作を示すタイミング図である。
【図11】第2の従来例によるクロック生成回路の構成を示す回路図である。
【図12】図12に示す第2の従来例によるクロック生成回路の動作を示すタイミング図である。
【図13】第3の従来例によるクロック生成回路の構成を示す回路図である。
【図14】図14に示す第3の従来例によるクロック生成回路の動作を示すタイミング図である。
【図15】第4の従来例によるクロック生成回路の構成を示す回路図である。
【図16】図16に示す第4の従来例によるクロック生成回路の動作を示すタイミング図である。
【図17】第5の従来例によるクロック生成回路の構成を示す回路図である。
【図18】図18に示す第5の従来例によるクロック生成回路の動作を示すタイミング図である。
【符号の説明】
101 可変電圧発生回路
102 切換回路
103 水晶発振回路
104 制御回路
Claims (24)
- 第1のクロック信号を生成する第1の発振回路と、前記第1のクロック信号のレベルが第1のしきい値以上となる各期間を、前記第1のクロック信号より周波数が高い第2のクロック信号を用いて計測する第1の計測手段と、前記第1のクロック信号のレベルが第2のしきい値以下となる各期間を、前記第2のクロック信号を用いて計測する第2の計測手段と、初期状態では第1のレベルであり、前記第1のクロック信号のレベルが前記第1のしきい値以上となるある期間が、その期間と隣接し前記第1のクロック信号のレベルが前記第2のしきい値以下となる期間と、長さが等しくなった時に第2のレベルとなるゲート信号を生成するゲート信号生成手段と、前記第1のクロック信号に前記ゲート信号を合成することにより得られる信号を合成クロック信号として他の回路に供給する合成クロック生成手段と、を備えることを特徴とするクロック生成回路。
- 前記第2のクロック信号を生成する第2の発振回路を備えることを特徴とする請求項1に記載のクロック生成回路。
- 前記第2の発振回路は、リングオシレータであることを特徴とする請求項2に記載のクロック生成回路。
- 前記ゲート信号により前記第1の発振回路に供給する電源を切り替える切換手段を備えることを特徴とする請求項1乃至3の何れか1項に記載のクロック生成回路。
- 前記ゲート信号により前記他の回路に供給する電源を切り替える切換手段を備えることを特徴とする請求項1乃至3の何れか1項に記載のクロック生成回路。
- 前記第1の計測手段と前記第2の計測手段を非動作状態にする非動作化手段を備えることを特徴とする請求項1乃至3の何れか1項に記載のクロック生成回路。
- 前記非動作化手段は、電源投入時から所定の時間を経過するまで前記第1の計測手段と前記第2の計測手段を非動作状態にすることを特徴とする請求項6に記載のクロック生成回路。
- 前記所定の時間は、時定数回路により決められることを特徴とする請求項7に記載のクロック生成回路。
- 電源投入時から所定の時間を経過したならば、前記第1の発振回路に供給する電源を切り替える切換手段を備えることを特徴とする請求項1乃至3の何れか1項に記載のクロック生成回路。
- 電源投入時から所定の時間を経過したならば、前記他の回路に供給する電源を切り替える切換手段を備えることを特徴とする請求項1乃至3の何れか1項に記載のクロック生成回路。
- 前記所定の時間は、時定数回路により決められることを特徴とする請求項9又は10に記載のクロック生成回路。
- 前記所定の時間は、カウンタが所定の値をカウントした時間であることを特徴とする請求項9又は10に記載のクロック生成回路。
- 第1のクロック信号が第1の発振回路によって生成されるステップと、前記第1のクロック信号のレベルが第1のしきい値以上となる各期間を、前記第1のクロック信号より周波数が高い第2のクロック信号を用いて計測する第1の計測ステップと、前記第1のクロック信号のレベルが第2のしきい値以下となる各期間を、前記第2のクロック信号を用いて計測する第2の計測ステップと、初期状態では第1のレベルであり、前記第1のクロック信号のレベルが前記第1のしきい値以上となるある期間が、その期間と隣接し前記第1のクロック信号のレベルが前記第2のしきい値以下となる期間と、長さが等しくなった時に第2のレベルとなるゲート信号を生成するステップと、前記第1のクロック信号に前記ゲート信号を合成することにより得られる信号を合成クロック信号として他の回路に供給するステップと、を有することを特徴とするクロック生成方法。
- 前記第2のクロック信号が第2の発振回路によって生成されるステップを有することを特徴とする請求項13に記載のクロック生成方法。
- 前記第2のクロック信号がリングオシレータによって生成されるステップを有することを特徴とする請求項13に記載のクロック生成方法。
- 前記ゲート信号により前記第1の発振回路に供給する電源を切り替えるステップを有することを特徴とする請求項13乃至15の何れか1項に記載のクロック生成方法。
- 前記ゲート信号により前記他の回路に供給する電源を切り替えるステップを有することを特徴とする請求項13乃至15の何れか1項に記載のクロック生成方法。
- 前記第1の計測ステップと前記第2の計測ステップを禁止する禁止ステップを有することを特徴とする請求項13乃至15の何れか1項に記載のクロック生成方法。
- 前記禁止ステップは、電源投入時から所定の時間を経過するまで前記第1の計測ステップと前記第2の計測ステップを禁止することを特徴とする請求項18に記載のクロック生成方法。
- 前記所定の時間を、時定数回路により計測するステップを有することを特徴とする請求項19記載のクロック生成方法。
- 電源投入時から所定の時間を経過したならば、前記第1の発振回路に供給する電源を切り替えるステップを有することを特徴とする請求項13乃至15の何れか1項に記載のクロック生成方法。
- 電源投入時から所定の時間を経過したならば、前記他の回路に供給する電源を切り替えるステップを有することを特徴とする請求項13乃至15の何れか1項に記載のクロック生成方法。
- 前記所定の時間を、時定数回路により計測するステップを有することを特徴とする請求項21又は22に記載のクロック生成方法。
- 前記所定の時間を、カウンタによりカウントするステップを有することを特徴とする請求項21又は22に記載のクロック生成方法。
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