JP3652304B2 - クロック生成回路及びクロック生成方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、発振器や内部ロジックに低電圧（定電圧発生回路や外部電源電圧を１／２に降下した電圧）を用いることで、低消費電力化を目的とした半導体集積回路において、発振子などの特性ばらつきの影響を受けずに最短の発振安定待ち時間を確保するための手段であると共に、発振初期の発振安定化を確認した後、発振器等の電源電圧を自動的に外部電源電圧から低電圧動作に切換える回路とを有する、低消費電力化を実現させるマイコンに関する。
【０００２】
【従来の技術】
従来、この種の半導体集積回路は、外部電源電圧をそのまま発振器の電源として用いるもの、また、低消費電力化を実現させるためにレギュレータ出力電圧を用いて発振器を動作させるものがある。
【０００３】
しかし、いずれもリセット解除後、発振子を含む発振器は、発振成長から安定するまでの時間を確保する必要があるが、この時間を自分自身（発振器）のクロックを用いて確保しているもの、専用のカウンタを用いて確保しているものがある。
【０００４】
また、外付けコンデンサ（Ｃ）及び抵抗（Ｒ）の時定数ＣＲにより確保するものもある。
【０００５】
第１の従来例は、特開平８年２０４４５０号に示すものである。この回路図及びタイミング図を図９、図１０に示す。
【０００６】
第１の従来例によれば、発振回路の発振起動から発振安定までの期間をパルス幅に含む起動制御信号により発振回路に供給する動作電源電圧をより低い電圧に切換える切換手段を有する定電圧発生回路の出力電圧に応じて変動する発振回路の出力振幅とを備えるため、論理回路部の動作中に発振回路の動作電源電圧を下げることができ、半導体集積回路の通常動作時の消費電力を低減している。
【０００７】
第２の従来例は、特開平１０年００４３４７号に示すものである。この回路図及びタイミング図を図１１、図１２に示す。
【０００８】
第２の従来例によれば、一定期間、発振信号クロックをカウントすることにより、発振周波数が規定値に達したか否かを判定するような構成であり、発振出力が安定状態になってから発振器の出力信号をクロック信号として供給することが出来る。また、発振安定時間が短い場合には、その発振クロック信号の出力にあわせて発振クロック信号の出力を制御でき、発振子特性のばらつきによる発振安定時間ばらつきにあわせて最適な待ち時間に設定できる。発振器の発振クロックを計数するカウンタと、発振器１よりも短時間のうちに安定発振するＣＲ発振器と、を備え、カウンタがＣＲ発振器の発振出力に基づきカウント動作／リセット動作が制御され、発振器の発振クロックを一定期間計数し、該発振クロックが予め定めた周波数に達したことを検出した際にクロックをＡＮＤゲート２１から出力する。
【０００９】
第３の従来例は、特開２０００−２９３２５８に示すものである。この回路図及びタイミング図を図１３、図１４に示す。
【００１０】
第３の従来例によれば、発振回路の出力信号の正振幅をバッファで検出し、負振幅をインバータで検出する。バッファが検出した出力信号をカウンタでカウントし、インバータが検出した出力信号をカウンタでカウントする。これらのカウンタがカウントした正振幅カウント数と、カウンタがカウントした負振幅カウント数との同一性を、判定回路により比較する。この比較結果の許可信号により、クロック生成回路の内部回路へ出力されるクロック、の出力を制御する。
【００１１】
第４の従来例は、日本電気の８ビットシングルチップマイコン７８Ｋ０及び７８Ｋ０／ｓシリーズで使用されているものである。この回路図及びタイミング図を図１５、図１６に示す。
【００１２】
第４の従来例によれば、リセット解除後、発振回路の発振クロックにて専用のカウンタがカウントを開始し、このカウント値が所定のカウント値（発振安定までの時間）になると、ＣＮＴ１信号がＨｉｇｈレベルになる。この信号により、発振が安定したとみなし、発振クロックをロジックに供給し始める。
【００１３】
第５の従来例は、日本電気のμＰＤ７８０９５５／μＰＤ７８０９５８で使用されているものである。この回路図及びタイミング図を図１７、図１８に示す。
【００１４】
第５の従来例によれば、リセット解除後、外付けコンデンサ及び、抵抗の時定数により発振回路が安定するまでの時間を確保しており、発振が安定した後、レギュレータ電圧にて動作するように切換える。
【００１５】
【発明が解決しようとする課題】
第１の問題点は、第４の従来例の図１５に示す回路構成において、消費電流が多いという点である。
【００１６】
その理由は、図１５のように、電源投入後から、常に外部電源電圧にて発振器及び内部ロジックを動作させているからである。
【００１７】
第２の問題点は、次の通りである。第１の従来例の図９に示す回路構成において、発振器の発振が安定したところで、外部電源電圧からレギュレータ出力電圧にて発振器を動作させることで、低消費電力化を図っている。しかしながら、発振器が発振成長から安定するまでの待ち時間にばらつきが生じ、発振安定していないにも関わらず、発振が安定したと誤判定することがあるという問題点を有している。
【００１８】
その理由は、発振器の発振が安定するまでの時間を自分自身のクロックを用いて、クロック信号発生回路にて専用のカウンタを用い確保していることから、リセット解除後の発振開始時の高周波を拾ってカウントするため、高周波の度合によっては、正しくカウント出来ない場合もあり、発振子の特性によっては、サンプル間で発振が安定するまでの時間にばらつきが生じ、発振安定していないにも関わらず、正常発振と誤判定されてしまうことによる。第４の従来例にも同様のことが言える。
【００１９】
第３の問題点は、次の通りである。第５の従来例の図１７に示す回路構成において、発振器の発振が安定したところで、外部電源電圧からレギュレータ出力電圧にて発振器を動作させることで低消費電力化を図っている。しかしながら、チップ外で非常に大きなコンデンサ及び抵抗が必要であり、これらの外付け部品のコストがかかってしまうこと及び、サンプル間でこのコンデンサと抵抗のチューニングが必要となってくる問題点を有している。
【００２０】
その理由は、チップ外でリセット端子にコンデンサと抵抗を付加し、このコンデンサと抵抗の時定数によって発振が安定するまでの時間を確保している。しかしながら、チップ外で発振が安定するまでの時間を確保するためには、非常に大きなコンデンサと抵抗が必要であり、顧客セット上のトータル価格が増大してしまう。
【００２１】
更に、使用方法、サンプル間で発振が安定するまでの時間にばらつきが生じる可能性があるため、コンデンサと抵抗のチューニングが必要である。
【００２２】
第４の問題点は、第２の従来例の図１１に示す回路構成において、シュミットクロックドインバータ自体は、閾値付近の不正発振の検出が出来ないことである。
【００２３】
その理由は、不正発振に対しても、シュミットクロックドインバータが動作することによる。その結果、カウンタは不正発振による入力も受付けてしまい、発振安定時間のカウントとして使用されてしまう可能性がある。
【００２４】
第５の問題点は、第１の従来例の図９に示す回路構成及び第４の従来例の図１５に示す回路構成において、発振安定時間の確保に必要な時間が長く、不必要な時間が生じることである。
【００２５】
その理由は、発振器自身のクロックをカウントすることで、発振が安定するまでの時間を、確保するため、発振が安定するまでを実際に検出するのではなく、発振安定を確保するための時間を経験的に予測し、最悪条件な場合でも十分安定するような時間をかける設計がなされていることによる。
【００２６】
本発明は、上記の問題点に鑑みてなされたものであり、クロック生成回路において、発振回路及び内部ロジックの動作時の低消費電力化を図ることを目的とする。
【００２７】
また、本発明は、発振子等の特性ばらつきによる影響を受けることなく、最短の発振安定待ち時間で、発振可能な発振回路を提供し、発振器や内部ロジック動作を外部電源電圧から低電圧動作に自動的に切換えるタイミングを生成するクロック生成回路を提供することを目的とする。
【００２８】
更に、本発明は、発振器を含むシステムが、発振が発振不安定な状態のまま内部ロジックに発振クロックを供給してしまうことを防止し、よって、システムの誤動作を防止することが出来るクロック生成回路を提供することを目的とする。
【００２９】
【課題を解決するための手段】
本発明によれば、第１のクロック信号を生成する第１の発振回路と、前記第１のクロック信号のレベルが第１のしきい値以上となる各期間を、前記第１のクロック信号より周波数が高い第２のクロック信号を用いて計測する第１の計測手段と、前記第１のクロック信号のレベルが第２のしきい値以下となる各期間を、前記第２のクロック信号を用いて計測する第２の計測手段と、初期状態では第１のレベルであり、前記第１のクロック信号のレベルが前記第１のしきい値以上となるある期間が、その期間と隣接し前記第１のクロック信号のレベルが前記第２のしきい値以下となる期間と、長さが等しくなった時に第２のレベルとなるゲート信号を生成するゲート信号生成手段と、前記第１のクロック信号に前記ゲート信号を合成することにより得られる信号を合成クロック信号として他の回路に供給する合成クロック生成手段と、を備えることを特徴とするクロック生成回路が提供される。
【００３０】
上記のクロック生成回路は、前記第２のクロック信号を生成する第２の発振回路を備えていてもよい。
【００３１】
上記のクロック生成回路において、前記第２の発振回路は、リングオシレータであってもよい。
【００３２】
上記のクロック生成回路は、前記ゲート信号により前記第１の発振回路に供給する電源を切り替える切換手段を備えていてもよい。
【００３３】
上記のクロック生成回路は、前記ゲート信号により前記他の回路に供給する電源を切り替える切換手段を備えていてもよい。
【００３４】
上記のクロック生成回路は、前記第１の計測手段と前記第２の計測手段を非動作状態にする非動作化手段を備えていてもよい。
【００３５】
上記のクロック生成回路において、前記非動作化手段は、電源投入時から所定の時間を経過するまで前記第１の計測手段と前記第２の計測手段を非動作状態にしてもよい。
【００３６】
上記のクロック生成回路において、前記所定の時間は、時定数回路により決められるものであってもよい。
【００３７】
上記のクロック生成回路は、電源投入時から所定の時間を経過したならば、前記第１の発振回路に供給する電源を切り替える切換手段を備えていてもよい。
【００３８】
上記のクロック生成回路は、電源投入時から所定の時間を経過したならば、前記他の回路に供給する電源を切り替える切換手段を備えていてもよい。
【００３９】
上記のクロック生成回路において、前記所定の時間は、時定数回路により決められてもよい。
【００４０】
上記のクロック生成回路において、前記所定の時間は、カウンタが所定の値をカウントした時間であってもよい。
【００４２】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について詳細に説明する。
【００４３】
［実施形態１］
図１は、本発明の実施形態１によるクロック生成回路の構成を示す回路図である。
【００４４】
図１を参照すると、実施形態１によるクロック生成回路は、可変電圧発生回路１０１、水晶発振回路１０３、制御回路１０４を備える。
【００４５】
水晶発振回路１０３は、Ｐ型トランジスタ１１５とＮ型トランジスタ１１６より成るインバータ、帰還抵抗１１７、水晶発振子１１８及びコンデンサ１１９、１２０を備える。
【００４６】
水晶発振回路１０３には、可変電圧発生回路１０１から電源が供給される。水晶発振回路１０３が出力する原クロック信号１５７の振幅は、可変電圧発生回路１０１から供給される電圧に応じて変化する。
【００４７】
可変電圧発生回路１０１は、レギュレータ１１１及び切換回路１０２を備える。切換回路１０２は、切換用のＰ型トランジスタ１１２、１１３及びインバータ１１４を備える。可変電圧発生回路１０１は、水晶発振回路１０３の発振状態が起動状態から安定状態に遷移したならば、制御回路１０４から供給される電源切換信号１５５のレベルの変化に応じて、水晶発振回路１０３に供給する電源を、外部電源１５１から外部電源よりも出力電圧が低いレギュレータ１１１に切り替える。
【００４８】
制御回路１０４は、シュミットトリガバッファ１２１、抵抗１２２、Ｐ型トランジスタ１２３、コンデンサ１２４、バッファ１２５、論理和ゲート１２６、Ｄタイプフリップフロップ１２７、論理積ゲート１２８、インバータ１２９及び論理和ゲート１３０を備える。
【００４９】
原クロック信号１５７のレベルがシュミットトリガバッファ１２１のポジティブゴーイングしきい値を超えてからネガティブゴーイングしきい値を下回るまでの期間ではシュミットトリガバッファ１２１の出力はＨＩＧＨレベルとなり、この期間では、コンデンサ１２４は、抵抗１２２及びＰ型トランジスタ１２３を介して、充電される。コンデンサ１２４の高電圧側電圧１５９がバッファ１２５の高電位側入力しきい値ＶIHを超えると、Ｄタイプフリップフロップ１２７の出力信号である発振安定検出信号１５４がＬＯＷレベルからＨＩＧＨレベルとなり、このＨＩＧＨレベルは論理和ゲート１２６によるフィードバックにより維持される。発振安定検出信号１５４がＬＯＷレベルからＨＩＧＨレベルになると、水晶発振回路１０３及び内部ロジック回路１０５に供給される電源の電圧は、外部電源１５１の電圧ＶＤＤからレギュレータ１０２の出力電圧に切り替わり、低くなる。
【００５０】
次に、本発明の実施の形態の動作について、図２を参照して説明する。
【００５１】
電源投入（時刻Ｔ１）の後、リセット信号１５２をＨＩＧＨレベルにして、リセットを解除する（時刻Ｔ２）。この時、インバータ１２９の出力信号１５３のレベルはＬＯＷレベルとなる。一方で、発振安定検出信号１５４のレベルはＬＯＷであるので、論理和ゲート１３０が出力する電源切換信号１５５のレベルはＬＯＷレベルとなる。従って、Ｐ型トランジスタ１１２はＯＮ状態となり、Ｐ型トランジスタ１１３はＯＦＦ状態となるので、水晶発振回路１０３の電源は、外部電源１５１となる。この状態で水晶発振回路１０３は発振を開始し、原クロック信号１５７は成長する。
【００５２】
シュミットトリガバッファ１２１は、アナログ状の原クロック信号１５７を入力し、原クロック信号１５７がある程度成長したならば、デジタル状に整形された信号１５８を出力する。
【００５３】
信号１５８により、Ｐ型トランジスタ１２３は、ＯＮ状態、ＯＦＦ状態を繰返すことになる。このＰ型トランジスタ１２３がＯＮであるときに、コンデンサ１２４は充電される。時刻Ｔ３において、コンデンサ１２４が充電されて信号１５９のレベルがバッファ１２５のしきい値ＶIHになると、発振安定検出信号１５４のレベルがＨＩＧＨレベルとなる。
【００５４】
水晶発振子１１８の特性の相違等に応じてコンデンサ１２４の容量の値及びバッファ１２５のしきい値ＶIHの値を適切に設定することにより、水晶発振回路１０３の発振が安定するまでの間は発振安定検出信号１５４のレベルがＬＯＷレベルのままであるようにすることができる。
【００５５】
時刻Ｔ３において発振安定検出信号１５４のレベルがＨＩＧＨレベルとなると、これから継続的に発振安定検出信号１５４及び電源切換信号１５５のレベルはＨＩＧＨレベルに維持される。従って、時刻Ｔ３からは、水晶発振回路１０３及び内部ロジック回路１０５の電源はレギュレータ１１１となり、低電力化を図ることができる。
【００５６】
また、論理積ゲート１２８で発振安定検出信号１５４と原クロック１５７の論理積をとり、合成クロック信号１６０を生成し、合成クロック信号１６０を内部ロジック１０５にクロック信号として供給することにより、内部ロジック回路１０５に不正なクロック信号が供給されることを防止している。
【００５７】
［実施形態２］
実施形態２によるクロック生成回路を図３に示す。実施形態２の実施形態１と異なる点は、図１と図３を参照すると明らかなように、シュミットトリガバッファ１２１の代わりに、抵抗１３１、１３２及びコンパレータ１３３を設けている点である。コンパレータ１３３の正側入力端子には、抵抗１３１と抵抗１３２により電源電圧を分割して得た参照電圧が供給され、原クロック信号１５７の電圧がこの参照電圧を超えたときに、コンパレータ１３３の出力信号１５８のレベルがＨＩＧＨレベルとなり、トランジスタ１２３がＯＮ状態となり、コンデンサ１２４が充電される。
【００５８】
［実施形態３］
本発明の実施形態３によるクロック生成回路を図４に示す。実施形態３においては、実施形態１の制御回路１０４が制御回路１０４Ｂに置き換わっている。
【００５９】
制御回路１０４Ｂは、抵抗２０１、２０２、２０３、比較器２０４、２０５、立ち上がり検出回路２０６、２０７、第２発振回路（例えば、リングオシレータ）２０８、カウンタ２０９、２１０、判定回路２１１、論理和ゲート１２６、Ｄタイプフリップフロップ１２７、論理積ゲート１２８、反転ゲート２１５、論理積ゲート２１６、セレクタ２１７、バッファ２１８を備える。また、バッファ２１８には、抵抗２１９とコンデンサ２１８が端子を介して接続されている。
【００６０】
比較器２０４は、電源信号１５６を抵抗２０１〜２０３により分圧することにより生成されたしきい値ＶＨＴ１を原クロック信号１５７の電圧が超えたときにＨＩＧＨレベルとなる信号２５７を出力する。比較器２０５は、電源信号１５６を抵抗２０１〜２０３により分圧することにより生成されたしきい値ＶＴＨ２を原クロック信号１５７の電圧が下回ったときにＨＩＧＨレベルとなる信号２５９を出力する。しきい値ＶＴＨ１はしきい値ＶＴＨ２よりも高い。
【００６１】
立ち上がり検出回路２０６は信号２５７の立ち上がりを検出し、検出時にＨＩＧＨレベルとなる信号２５８を出力する。立ち上がり検出回路２０７は信号２５９の立ち上がりを検出し、検出時にＨＩＧＨレベルとなる信号２６０を出力する。
【００６２】
発振器２０８は、水晶発振回路１０３が生成する原クロック信号１５７よりも周波数が数から数十倍程度高い第２のクロック信号１６１を生成する。
【００６３】
カウンタ２０９は、信号２５７がＨＩＧＨレベルであるときに第２のクロック信号２６１をカウントする。カウンタ２０９は信号２５８又は信号２６４によりリセットされる。カウンタ２１０は、信号２５９がＨＩＧＨレベルであるときに第２のクロック信号２６１をカウントする。カウンタ２０９は信号２６０又は信号２６４によりリセットされる。
【００６４】
判定回路２１１は、カウンタ２０９のカウント値とカウンタ２１０のカウント値が１以上の値で一致したときにＨＩＧＨレベルとなる信号２６４を出力する。
【００６５】
論理和ゲート１２６、Ｄタイプフリップフロップ１２７及び論理積ゲート１２８は、実施形態１の論理和ゲート１２６、Ｄタイプフリップフロップ１２７及び論理積ゲート１２８と同様なものである。
【００６６】
反転回路２１５は信号２６５の論理レベルを反転する。バッファ２１６はコンデンサ２１８と抵抗２１９の結合点の電圧が所定の電圧を超えたときにＨＩＧＨレベルとなる信号２５４を出力する。セレクタ２１７は、選択信号２５２のレベルがＬＯＷレベルであるときには信号２５４と同一のレベルとなり、選択信号２５２のレベルがＨＩＧＨレベルであるときには選択信号と同一のレベル（ＨＩＧＨレベル）となる信号２５５を出力する。論理積ゲート２１８は信号２５５と信号２１５の論理積をとり、この結果を比較器２０４、２０５のドライブ信号２５６を出力する。比較器２０４、２０５は、ドライブ信号２５６のレベルがＨＩＧＨレベルであるときののみ動作し、ドライブ信号２５６のレベルがＬＯＷレベルであるときには休止状態となる。
【００６７】
図４に示すクロック生成回路の動作は、選択信号２５２のレベルがＨＩＧＨレベルであるときとこの信号がＬＯＷレベルであるときでは異なった動作をする。
【００６８】
次に、選択信号２５２のレベルがＨＩＧＨレベルであるときの図４に示すクロック生成回路の動作を図５を参照して説明する。
【００６９】
時刻Ｔ１において電源が投入されると水晶発振回路１０３と第２発振回路２０８は発振を開始する。信号２５１は時刻Ｔ２にＬＯＷレベルからＨＩＧＨレベルとなるので、信号２６５はＬＯＷレベルとなる。時刻Ｔ１から時刻Ｔ３までの間は、原クロック信号１５７の振幅が不十分であり、信号２５７及び信号２５９は共にＨＩＧＨレベルとはならない。時刻Ｔ３から時刻Ｔ４の間は、原クロック信号１５７の振幅がある程度は大きくなっているが、ＨＩＧＨ側の振幅が大きくなるのみで、ＬＯＷ側の振幅が不十分であるので、信号２５７は周期的にＨＩＧＨレベルとなるが、信号２５９はＬＯＷレベルのままである。時刻Ｔ４から時刻Ｔ７の間は、原クロック信号１５７のＨＩＧＨ側の振幅とＬＯＷ側の振幅が共に十分となるので、時刻Ｔ４から時刻Ｔ５の間に信号２５７のレベルがＨＩＧＨとなり、時刻Ｔ６から時刻Ｔ７の間の信号２５９のレベルがＨＩＧＨレベルとなる。従って、時刻Ｔ７において、カウンタ２０９のカウント値とカウンタ２１０のカウント値は、ゼロ以外の値で一致する。従って、時刻Ｔ７において、信号２６４がＨＩＧＨとなり、時刻Ｔ７以降、電源切換信号２６５はＨＩＧＨレベルとなる。このようにして、時刻Ｔ７を境にして、水晶発振回路１０３及び内部ロジック回路１０５の電源は、外部電源からレギュレータに切り替わる。論理積ゲート２１５で原クロック信号１５７と電源切換信号２６５の論理積がとられ、論理積の結果が合成クロック信号２６６として内部ロジック回路１０５に供給されるので、時刻Ｔ７より前に不安定なクロック信号が内部ロジック回路１０５に供給され、内部ロジック回路１０５が暴走することを防止することができる。
【００７０】
次に、選択信号２５２のレベルがＬＯＷレベルであるときの図４に示すクロック生成回路の動作を説明する。
【００７１】
選択信号２５２のレベルがＬＯＷであるときには、信号２５４、２５５、２５６のレベルは、コンデンサ２１８と抵抗２１９より成る時定数回路の出力電圧がバッファ２１６のしきい値を超えたときにＨＩＧＨレベルとなる。従って、時定数回路の出力電圧がバッファ２１６のしきい値を超えるまでは比較器２０４、２０５は動作せず、信号２５７、２５９はＬＯＷレベルのままである。従って、時定数回路の出力電圧がバッファ２１６のしきい値を超えるまでは、電源切換信号２６５がＨＩＧＨレベルとなることはない。
【００７２】
時定数回路の出力電圧がバッファ２１６のしきい値を超える時刻が時刻Ｔ４よりも前であれば、時刻Ｔ７から電源切換信号２６５のレベルがＬＯＷレベルからＨＩＧＨレベルに切り替わり、選択信号２５２のレベルがＨＩＧＨレベルであるときと、電源切換信号２６５と合成クロック信号２６６は同一である。
【００７３】
従来は、バッファ２１６の出力信号を電源切換信号として用い、また、バッファ２１６の出力信号２５４と原クロック信号１５７の論理積を合成クロック信号として用いていた。従って、時定数回路の時定数が十分長くない場合には、原クロック信号１５７が安定化する前に水晶発振回路及び内部ロジック回路の電源電圧が切り替わり、不安定な合成クロック信号が供給されていた。従来の半導体集積回路と上位互換性をとるために外付けの時定数回路を設けることとしているが、設計者の錯誤により時定数回路の時定数が不十分である場合にも、本実施形態によれば、このような事態を防止することができる。
【００７４】
時定数回路の出力電圧がバッファ２１６のしきい値を超える時刻が時刻Ｔ４よりも後であれば、時定数回路の出力電圧がバッファ２１６のしきい値を超えた時に電源切換信号２６５のレベルがＬＯＷレベルからＨＩＧＨレベルとなる。この時は、既に水晶発振回路１０３が既に安定化した後であるので、この時に電源切換信号２６５のレベルがＬＯＷレベルからＨＩＧＨレベルとなっても何ら問題はない。
【００７５】
従って、時定数回路の時定数が不十分であるときには、切換が遅らされ、時定数回路の時定数が十分であるときには、切換のタイミングは時定数で設定したとおりとなるので、従来の半導体集積回路と上位互換性を保ち且つ動作不良を起こさないことが可能となる。
【００７６】
［実施形態４］
本発明の実施形態４によるクロック生成回路を図６に示す。実施形態４においては、実施形態１の制御回路１０４が制御回路１０４Ｃに置き換わっている。
【００７７】
制御回路１０４Ｂは、論理積ゲート３０１、３０２、３０３、立ち上がり検出回路２０６、２０７、第２発振回路（例えば、リングオシレータ）２０８、カウンタ２０９、２１０、判定回路３０４、論理和ゲート１２６、Ｄタイプフリップフロップ１２７、論理積ゲート１２８、バッファ３０６、カウンタ３０５、セレクタ３０７、論理和ゲート３０８及びＤタイプフリップフロップ３０９を備える。また、バッファ３０６には、抵抗２１９とコンデンサ２１８が端子を介して接続されている。
【００７８】
論理積ゲート３０１は、水晶発振回路１０３が出力する原クロック信号１５７と電源切換信号３５２との論理和をとる。従って、電源投入時から電源切換が行われるまでの間は、論理積ゲート３０１の出力信号３５３のレベルはＬＯＷレベルであり、電源切換が行われてからは、信号３５３のレベルは原クロック信号１５７のレベルを論理積ゲート３０１の入力しきい値と比較した結果のレベルとなる。従って、電源切換が行われても原クロック信号１５７が十分成長していなければ、信号３５３のレベルはＬＯＷレベル又はＨＩＧＨレベルのままであり、電源切換が行われ且つ原クロック信号１５７が充分していれば、信号３５３のレベルは原クロック信号１５７と同期して周期的にＨＩＧＨレベルとＬＯＷレベルを繰り返す。
【００７９】
論理積ゲート３０２は、電源切換信号３５２と信号３５３との論理積をとる。従って、論理積ゲート３０２の出力信号３５４のレベルは、電源を投入してから電源切換信号３５２が切り替わるまでの間はＬＯＷレベルであり、電源切換信号３５２が切り替わってからは、信号３５３と同一のレベルとなる。
【００８０】
論理積ゲート３０３は、電源切換信号３５２と信号３５３を反転した信号との論理積をとる。従って、論理積ゲート３０２の出力信号３５６のレベルは、電源を投入してから電源切換信号３５２が切り替わるまでの間はＬＯＷレベルであり、電源切換信号３５２が切り替わってからは、信号３５３のレベルを反転したレベルとなる。
【００８１】
立ち上がり検出回路２０６は信号３５４の立ち上がりを検出し、検出時にＨＩＧＨレベルとなる信号３５５を出力する。立ち上がり検出回路２０７は信号３５６の立ち上がりを検出し、検出時にＨＩＧＨレベルとなる信号３５７を出力する。
【００８２】
発振器２０８は、水晶発振回路１０３が生成する原クロック信号１５７よりも周波数が数から数十倍程度高い第２のクロック信号２６１を生成する。
【００８３】
カウンタ２０９は、信号３５４がＨＩＧＨレベルであるときに第２のクロック信号２６１をカウントする。カウンタ２０９は信号３５５又は信号３６０によりリセットされる。カウンタ２１０は、信号３５６がＨＩＧＨレベルであるときに第２のクロック信号２６１をカウントする。カウンタ２０９は信号３５７又は信号３６０によりリセットされる。
【００８４】
判定回路２１１は、カウンタ２０９のカウント値とカウンタ２１０のカウント値が１以上の値で一致したときにＨＩＧＨレベルとなる信号３６０を出力する。
【００８５】
論理和ゲート１２６、Ｄタイプフリップフロップ１２７及び論理積ゲート１２８は、実施形態１の論理和ゲート１２６、Ｄタイプフリップフロップ１２７及び論理積ゲート１２８と同様なものである。
【００８６】
カウンタ３０５は第２クロック信号２６１をカウントし、カウント値が所定値となったときにＨＩＧＨとなるキャリーアウト信号３６３を出力する。
【００８７】
バッファ３０６は、抵抗２１９とコンデンサ２１８より構成されるＲＣ時定数回路の出力電圧が所定値に達したときにＨＩＧＨレベルとなる信号３６３を出力する。
【００８８】
セレクタ３０７は、選択信号２５２のレベルがＬＯＷレベルであるときには信号３６４と同一のレベルとなり、選択信号２５２のレベルがＨＩＧＨレベルであるときには信号３６３と同一のレベルとなる信号３５１を出力する。
【００８９】
論理和ゲート３０８とＤタイプフリップフロップ３０９は、信号３５１が一度ＨＩＧＨレベルになるとそれ以降ずっとＨＩＧＨレベルとなる電源切換信号３５２を出力する。
【００９０】
図６に示すクロック生成回路の動作は、選択信号３５２のレベルがＨＩＧＨレベルであるときとこの信号がＬＯＷレベルであるときでは異なった動作をする。
【００９１】
次に、選択信号３５２のレベルがＨＩＧＨレベルであるときの図６に示すクロック生成回路の動作を図７を参照して説明する。
【００９２】
時刻Ｔ１において電源が投入されると水晶発振回路１０３と第２発振回路２０８は発振を開始する。信号２５１は時刻Ｔ２にＬＯＷレベルからＨＩＧＨレベルとなるので、信号３６１はＬＯＷレベルとなる。カウンタ３０５はカウントアップ動作を継続的に行い、時刻Ｔ３にキャリーアウト信号をＨＩＧＨレベルとする。これに応じ、電源切換信号３５２はＨＩＧＨレベルとなり、水晶発振回路１０３及び内部ロジック回路１０５に供給される電源は、外部電源からレギュレータ１１１に切り替わる。同時に、信号３５３のレベルに応じて信号３５４又は信号３５６はＨＩＧＨレベルとなり、ＨＩＧＨとなった信号３５４又は信号３５６に対応するカウンタ２０９又はカウンタ２１０がカウントを開始するが、この動作は特に検出するべきものではない。
【００９３】
時刻Ｔ４〜時刻Ｔ５の間では、原クロック信号１５７の発振が十分ではないがある程度成長する。例えば、原クロック信号１５７のレベルが論理積ゲート３０１の高電位側入力しきい値ＶＩＨを超えるときがあるが、論理積ゲート３０１の低電位側入力しきい値ＶＩＬを下回るときがないと、論理積ゲート３０１の出力信号３５３はＨＩＧＨレベルのままとなる。この場合には、カウンタ２０９のみがカウントアップを続け、カウンタ２１０はカウントを行わない。
【００９４】
時刻Ｔ５を過ぎると、原クロック信号１５７の発振が十分成長する。このときは、原クロック信号１５７のレベルは周期的に論理積ゲート３０１の高電位側入力しきい値ＶＩＨを超えてから論理積ゲート３０１の低電位側入力しきい値ＶＩＬを下回るので、論理積ゲート３０１の出力信号３５３はＨＩＧＨレベルとＬＯＷレベルを周期的に繰り返す。この場合には、カウンタ２０９とカウンタ２１０が交互に同一のカウント数をカウントする。
【００９５】
時刻Ｔ６において、カウンタ２０９のカウント値とカウンタ２１０のカウント値が０以上の整数で一致することを判定回路２１１が検出し、信号３６０はＨＩＧＨレベルとなる。論理和ゲート１２６とＤタイプフリップフロップ１２７により、信号３６０のレベルがＨＩＧＨレベルとなった後は、信号３６１はＨＩＧＨレベルを維持する。
【００９６】
従って、論理積ゲート１２８で信号３５３と信号３６１との論理積をとって生成される合成クロック信号３６２は、カウンタ３０５により電源投入から所定時間が経過したことが判定され、且つ、原クロック信号１５７の発振が十分に成長した時になって初めて、ＬＯＷレベルとＨＩＧＨレベルを交互に繰り返すようになる。一方、電源投入から所定時間が経過していないときには、原クロック信号１５７の発振が十分に成長していても、合成クロック信号３６２はＬＯＷレベルを維持したままである。また、原クロック信号１５７の発振が充分していないときには、電源投入から所定時間が経過していても、合成クロック信号３６２はＬＯＷレベルを維持したままである。
【００９７】
選択信号２５２のレベルがＬＯＷレベルであるときには、カウンタ３０５が出力するキャリーアウト信号３６３の代わりに時定数回路により所定時間が計測されたときにＨＩＧＨレベルとなる信号３６４が用いられる。実施形態４のクロック生成回路も実施形態３のクロック生成回路と同様に、従来の半導体集積回路と上位互換性をとるために外付けの時定数回路を設けることとしている。
【００９８】
設計者の錯誤により時定数回路の時定数が不十分である場合には、電源切換信号３５２が早期に変化してしまうが、原クロック信号１５７の発振が十分に成長していない場合には、合成クロック信号３６２はＬＯＷレベルを維持するので、設計者が錯誤をおかした場合であっても、内部ロジック回路１０５の暴走を防止することができる。
【００９９】
また、設計者の設定した時定数が十分長い場合には、設計者が意図したとおりの時に合成クロック信号３６２がＬＯＷレベルとＨＩＧＨレベルの繰り返しを開始するようになる。
【０１００】
［実施形態５］
本発明の実施形態５によるクロック生成回路を図６に示す。図６と図８を比較すると明らかなように、実施形態５においては、実施形態４の立ち上がり検出回路２０７が削除され、カウンタ２０９、２１０がアップダウンカウンタ４０１に置き換わり、判定回路２１１が判定回路４０２に置き換わっている。
【０１０１】
実施形態５の全体の動作は実施形態４の全体の動作と同一であり、判定回路４０２が出力する信号４５１も判定回路２１１が出力する信号３６０と同様に変化する。
【０１０２】
アップダウンカウンタ４０１は、立ち上がり検出回路が出力する信号３５５がＨＩＧＨレベルとなったときにリセットされ、信号３５４がＨＩＧＨレベルであるときにカウントアップし、信号３５６がＬＯＷレベルであるときにカウントダウンする。従って、水晶発振回路１０３が出力する原クロック信号１５７が十分成長し、且つ、電源切換信号３５２がＨＩＧＨであるときにのみ、アップダウンカウンタ４０１は、原クロック信号１５７の一周期の間に所定の値までカウントし、次の周期の最初にリセットされる直前にカウント値がゼロとなる。
【０１０３】
判定回路４０２は、アップダウンカウンタ４０１が出力するカウント値と、一周期の最初を示す立ち上がり検出信号３５５を入力し、アップダウンカウンタ４０１が一周期の間に所定値までカウントアップされ、続いてカウントダウンされ、次の周期の直前ではカウント値がゼロと成るか否かを判断し、そうであれば信号４５１をＨＩＧＨレベルとする。
【０１０４】
実施形態５の他の構成及び動作は実施形態４と同様であるので、重複する説明は省略する。
【０１０５】
［他の実施形態］
他の実施形態としては、以下のものが考えられる。
【０１０６】
レギュレータ１１１の代わりに低電圧回路を用いる。制御回路１０４の電源として、外部電源からこれの半分の電圧の電源を生成するハーバー回路を用いる。第２発振回路２０８の電源をレギュレータとして、第２発振回路２０８の発振周波数を安定させる。
【０１０７】
【発明の効果】
以上説明したように、本発明によれば、発振回路が生成する原クロック信号が十分に成長してから、発振回路及び内部ロジック回路に供給する電圧を切り替え、内部ロジック回路に合成クロック信号を供給することができるので、発振回路及び内部ロジック回路を低電圧で動作させながらも、内部ロジック回路の暴走を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施形態１によるクロック生成回路の構成を示す回路図である。
【図２】本発明の実施形態１による図１に示すクロック生成回路の動作を示すタイミング図である。
【図３】本発明の実施形態２によるクロック生成回路の構成を示す回路図である。
【図４】本発明の実施形態３によるクロック生成回路の構成を示す回路図である。
【図５】本発明の実施形態３による図４に示すクロック生成回路の動作を示すタイミング図である。
【図６】本発明の実施形態４によるクロック生成回路の構成を示す回路図である。
【図７】本発明の実施形態４による図６に示すクロック生成回路の動作を示すタイミング図である。
【図８】本発明の実施形態５によるクロック生成回路の構成を示す回路図である。
【図９】第１の従来例によるクロック生成回路の構成を示す回路図である。
【図１０】図１０に示す第１の従来例によるクロック生成回路の動作を示すタイミング図である。
【図１１】第２の従来例によるクロック生成回路の構成を示す回路図である。
【図１２】図１２に示す第２の従来例によるクロック生成回路の動作を示すタイミング図である。
【図１３】第３の従来例によるクロック生成回路の構成を示す回路図である。
【図１４】図１４に示す第３の従来例によるクロック生成回路の動作を示すタイミング図である。
【図１５】第４の従来例によるクロック生成回路の構成を示す回路図である。
【図１６】図１６に示す第４の従来例によるクロック生成回路の動作を示すタイミング図である。
【図１７】第５の従来例によるクロック生成回路の構成を示す回路図である。
【図１８】図１８に示す第５の従来例によるクロック生成回路の動作を示すタイミング図である。
【符号の説明】
１０１ 可変電圧発生回路
１０２ 切換回路
１０３ 水晶発振回路
１０４ 制御回路
【発明の属する技術分野】
本発明は、発振器や内部ロジックに低電圧（定電圧発生回路や外部電源電圧を１／２に降下した電圧）を用いることで、低消費電力化を目的とした半導体集積回路において、発振子などの特性ばらつきの影響を受けずに最短の発振安定待ち時間を確保するための手段であると共に、発振初期の発振安定化を確認した後、発振器等の電源電圧を自動的に外部電源電圧から低電圧動作に切換える回路とを有する、低消費電力化を実現させるマイコンに関する。
【０００２】
【従来の技術】
従来、この種の半導体集積回路は、外部電源電圧をそのまま発振器の電源として用いるもの、また、低消費電力化を実現させるためにレギュレータ出力電圧を用いて発振器を動作させるものがある。
【０００３】
しかし、いずれもリセット解除後、発振子を含む発振器は、発振成長から安定するまでの時間を確保する必要があるが、この時間を自分自身（発振器）のクロックを用いて確保しているもの、専用のカウンタを用いて確保しているものがある。
【０００４】
また、外付けコンデンサ（Ｃ）及び抵抗（Ｒ）の時定数ＣＲにより確保するものもある。
【０００５】
第１の従来例は、特開平８年２０４４５０号に示すものである。この回路図及びタイミング図を図９、図１０に示す。
【０００６】
第１の従来例によれば、発振回路の発振起動から発振安定までの期間をパルス幅に含む起動制御信号により発振回路に供給する動作電源電圧をより低い電圧に切換える切換手段を有する定電圧発生回路の出力電圧に応じて変動する発振回路の出力振幅とを備えるため、論理回路部の動作中に発振回路の動作電源電圧を下げることができ、半導体集積回路の通常動作時の消費電力を低減している。
【０００７】
第２の従来例は、特開平１０年００４３４７号に示すものである。この回路図及びタイミング図を図１１、図１２に示す。
【０００８】
第２の従来例によれば、一定期間、発振信号クロックをカウントすることにより、発振周波数が規定値に達したか否かを判定するような構成であり、発振出力が安定状態になってから発振器の出力信号をクロック信号として供給することが出来る。また、発振安定時間が短い場合には、その発振クロック信号の出力にあわせて発振クロック信号の出力を制御でき、発振子特性のばらつきによる発振安定時間ばらつきにあわせて最適な待ち時間に設定できる。発振器の発振クロックを計数するカウンタと、発振器１よりも短時間のうちに安定発振するＣＲ発振器と、を備え、カウンタがＣＲ発振器の発振出力に基づきカウント動作／リセット動作が制御され、発振器の発振クロックを一定期間計数し、該発振クロックが予め定めた周波数に達したことを検出した際にクロックをＡＮＤゲート２１から出力する。
【０００９】
第３の従来例は、特開２０００−２９３２５８に示すものである。この回路図及びタイミング図を図１３、図１４に示す。
【００１０】
第３の従来例によれば、発振回路の出力信号の正振幅をバッファで検出し、負振幅をインバータで検出する。バッファが検出した出力信号をカウンタでカウントし、インバータが検出した出力信号をカウンタでカウントする。これらのカウンタがカウントした正振幅カウント数と、カウンタがカウントした負振幅カウント数との同一性を、判定回路により比較する。この比較結果の許可信号により、クロック生成回路の内部回路へ出力されるクロック、の出力を制御する。
【００１１】
第４の従来例は、日本電気の８ビットシングルチップマイコン７８Ｋ０及び７８Ｋ０／ｓシリーズで使用されているものである。この回路図及びタイミング図を図１５、図１６に示す。
【００１２】
第４の従来例によれば、リセット解除後、発振回路の発振クロックにて専用のカウンタがカウントを開始し、このカウント値が所定のカウント値（発振安定までの時間）になると、ＣＮＴ１信号がＨｉｇｈレベルになる。この信号により、発振が安定したとみなし、発振クロックをロジックに供給し始める。
【００１３】
第５の従来例は、日本電気のμＰＤ７８０９５５／μＰＤ７８０９５８で使用されているものである。この回路図及びタイミング図を図１７、図１８に示す。
【００１４】
第５の従来例によれば、リセット解除後、外付けコンデンサ及び、抵抗の時定数により発振回路が安定するまでの時間を確保しており、発振が安定した後、レギュレータ電圧にて動作するように切換える。
【００１５】
【発明が解決しようとする課題】
第１の問題点は、第４の従来例の図１５に示す回路構成において、消費電流が多いという点である。
【００１６】
その理由は、図１５のように、電源投入後から、常に外部電源電圧にて発振器及び内部ロジックを動作させているからである。
【００１７】
第２の問題点は、次の通りである。第１の従来例の図９に示す回路構成において、発振器の発振が安定したところで、外部電源電圧からレギュレータ出力電圧にて発振器を動作させることで、低消費電力化を図っている。しかしながら、発振器が発振成長から安定するまでの待ち時間にばらつきが生じ、発振安定していないにも関わらず、発振が安定したと誤判定することがあるという問題点を有している。
【００１８】
その理由は、発振器の発振が安定するまでの時間を自分自身のクロックを用いて、クロック信号発生回路にて専用のカウンタを用い確保していることから、リセット解除後の発振開始時の高周波を拾ってカウントするため、高周波の度合によっては、正しくカウント出来ない場合もあり、発振子の特性によっては、サンプル間で発振が安定するまでの時間にばらつきが生じ、発振安定していないにも関わらず、正常発振と誤判定されてしまうことによる。第４の従来例にも同様のことが言える。
【００１９】
第３の問題点は、次の通りである。第５の従来例の図１７に示す回路構成において、発振器の発振が安定したところで、外部電源電圧からレギュレータ出力電圧にて発振器を動作させることで低消費電力化を図っている。しかしながら、チップ外で非常に大きなコンデンサ及び抵抗が必要であり、これらの外付け部品のコストがかかってしまうこと及び、サンプル間でこのコンデンサと抵抗のチューニングが必要となってくる問題点を有している。
【００２０】
その理由は、チップ外でリセット端子にコンデンサと抵抗を付加し、このコンデンサと抵抗の時定数によって発振が安定するまでの時間を確保している。しかしながら、チップ外で発振が安定するまでの時間を確保するためには、非常に大きなコンデンサと抵抗が必要であり、顧客セット上のトータル価格が増大してしまう。
【００２１】
更に、使用方法、サンプル間で発振が安定するまでの時間にばらつきが生じる可能性があるため、コンデンサと抵抗のチューニングが必要である。
【００２２】
第４の問題点は、第２の従来例の図１１に示す回路構成において、シュミットクロックドインバータ自体は、閾値付近の不正発振の検出が出来ないことである。
【００２３】
その理由は、不正発振に対しても、シュミットクロックドインバータが動作することによる。その結果、カウンタは不正発振による入力も受付けてしまい、発振安定時間のカウントとして使用されてしまう可能性がある。
【００２４】
第５の問題点は、第１の従来例の図９に示す回路構成及び第４の従来例の図１５に示す回路構成において、発振安定時間の確保に必要な時間が長く、不必要な時間が生じることである。
【００２５】
その理由は、発振器自身のクロックをカウントすることで、発振が安定するまでの時間を、確保するため、発振が安定するまでを実際に検出するのではなく、発振安定を確保するための時間を経験的に予測し、最悪条件な場合でも十分安定するような時間をかける設計がなされていることによる。
【００２６】
本発明は、上記の問題点に鑑みてなされたものであり、クロック生成回路において、発振回路及び内部ロジックの動作時の低消費電力化を図ることを目的とする。
【００２７】
また、本発明は、発振子等の特性ばらつきによる影響を受けることなく、最短の発振安定待ち時間で、発振可能な発振回路を提供し、発振器や内部ロジック動作を外部電源電圧から低電圧動作に自動的に切換えるタイミングを生成するクロック生成回路を提供することを目的とする。
【００２８】
更に、本発明は、発振器を含むシステムが、発振が発振不安定な状態のまま内部ロジックに発振クロックを供給してしまうことを防止し、よって、システムの誤動作を防止することが出来るクロック生成回路を提供することを目的とする。
【００２９】
【課題を解決するための手段】
本発明によれば、第１のクロック信号を生成する第１の発振回路と、前記第１のクロック信号のレベルが第１のしきい値以上となる各期間を、前記第１のクロック信号より周波数が高い第２のクロック信号を用いて計測する第１の計測手段と、前記第１のクロック信号のレベルが第２のしきい値以下となる各期間を、前記第２のクロック信号を用いて計測する第２の計測手段と、初期状態では第１のレベルであり、前記第１のクロック信号のレベルが前記第１のしきい値以上となるある期間が、その期間と隣接し前記第１のクロック信号のレベルが前記第２のしきい値以下となる期間と、長さが等しくなった時に第２のレベルとなるゲート信号を生成するゲート信号生成手段と、前記第１のクロック信号に前記ゲート信号を合成することにより得られる信号を合成クロック信号として他の回路に供給する合成クロック生成手段と、を備えることを特徴とするクロック生成回路が提供される。
【００３０】
上記のクロック生成回路は、前記第２のクロック信号を生成する第２の発振回路を備えていてもよい。
【００３１】
上記のクロック生成回路において、前記第２の発振回路は、リングオシレータであってもよい。
【００３２】
上記のクロック生成回路は、前記ゲート信号により前記第１の発振回路に供給する電源を切り替える切換手段を備えていてもよい。
【００３３】
上記のクロック生成回路は、前記ゲート信号により前記他の回路に供給する電源を切り替える切換手段を備えていてもよい。
【００３４】
上記のクロック生成回路は、前記第１の計測手段と前記第２の計測手段を非動作状態にする非動作化手段を備えていてもよい。
【００３５】
上記のクロック生成回路において、前記非動作化手段は、電源投入時から所定の時間を経過するまで前記第１の計測手段と前記第２の計測手段を非動作状態にしてもよい。
【００３６】
上記のクロック生成回路において、前記所定の時間は、時定数回路により決められるものであってもよい。
【００３７】
上記のクロック生成回路は、電源投入時から所定の時間を経過したならば、前記第１の発振回路に供給する電源を切り替える切換手段を備えていてもよい。
【００３８】
上記のクロック生成回路は、電源投入時から所定の時間を経過したならば、前記他の回路に供給する電源を切り替える切換手段を備えていてもよい。
【００３９】
上記のクロック生成回路において、前記所定の時間は、時定数回路により決められてもよい。
【００４０】
上記のクロック生成回路において、前記所定の時間は、カウンタが所定の値をカウントした時間であってもよい。
【００４２】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について詳細に説明する。
【００４３】
［実施形態１］
図１は、本発明の実施形態１によるクロック生成回路の構成を示す回路図である。
【００４４】
図１を参照すると、実施形態１によるクロック生成回路は、可変電圧発生回路１０１、水晶発振回路１０３、制御回路１０４を備える。
【００４５】
水晶発振回路１０３は、Ｐ型トランジスタ１１５とＮ型トランジスタ１１６より成るインバータ、帰還抵抗１１７、水晶発振子１１８及びコンデンサ１１９、１２０を備える。
【００４６】
水晶発振回路１０３には、可変電圧発生回路１０１から電源が供給される。水晶発振回路１０３が出力する原クロック信号１５７の振幅は、可変電圧発生回路１０１から供給される電圧に応じて変化する。
【００４７】
可変電圧発生回路１０１は、レギュレータ１１１及び切換回路１０２を備える。切換回路１０２は、切換用のＰ型トランジスタ１１２、１１３及びインバータ１１４を備える。可変電圧発生回路１０１は、水晶発振回路１０３の発振状態が起動状態から安定状態に遷移したならば、制御回路１０４から供給される電源切換信号１５５のレベルの変化に応じて、水晶発振回路１０３に供給する電源を、外部電源１５１から外部電源よりも出力電圧が低いレギュレータ１１１に切り替える。
【００４８】
制御回路１０４は、シュミットトリガバッファ１２１、抵抗１２２、Ｐ型トランジスタ１２３、コンデンサ１２４、バッファ１２５、論理和ゲート１２６、Ｄタイプフリップフロップ１２７、論理積ゲート１２８、インバータ１２９及び論理和ゲート１３０を備える。
【００４９】
原クロック信号１５７のレベルがシュミットトリガバッファ１２１のポジティブゴーイングしきい値を超えてからネガティブゴーイングしきい値を下回るまでの期間ではシュミットトリガバッファ１２１の出力はＨＩＧＨレベルとなり、この期間では、コンデンサ１２４は、抵抗１２２及びＰ型トランジスタ１２３を介して、充電される。コンデンサ１２４の高電圧側電圧１５９がバッファ１２５の高電位側入力しきい値ＶIHを超えると、Ｄタイプフリップフロップ１２７の出力信号である発振安定検出信号１５４がＬＯＷレベルからＨＩＧＨレベルとなり、このＨＩＧＨレベルは論理和ゲート１２６によるフィードバックにより維持される。発振安定検出信号１５４がＬＯＷレベルからＨＩＧＨレベルになると、水晶発振回路１０３及び内部ロジック回路１０５に供給される電源の電圧は、外部電源１５１の電圧ＶＤＤからレギュレータ１０２の出力電圧に切り替わり、低くなる。
【００５０】
次に、本発明の実施の形態の動作について、図２を参照して説明する。
【００５１】
電源投入（時刻Ｔ１）の後、リセット信号１５２をＨＩＧＨレベルにして、リセットを解除する（時刻Ｔ２）。この時、インバータ１２９の出力信号１５３のレベルはＬＯＷレベルとなる。一方で、発振安定検出信号１５４のレベルはＬＯＷであるので、論理和ゲート１３０が出力する電源切換信号１５５のレベルはＬＯＷレベルとなる。従って、Ｐ型トランジスタ１１２はＯＮ状態となり、Ｐ型トランジスタ１１３はＯＦＦ状態となるので、水晶発振回路１０３の電源は、外部電源１５１となる。この状態で水晶発振回路１０３は発振を開始し、原クロック信号１５７は成長する。
【００５２】
シュミットトリガバッファ１２１は、アナログ状の原クロック信号１５７を入力し、原クロック信号１５７がある程度成長したならば、デジタル状に整形された信号１５８を出力する。
【００５３】
信号１５８により、Ｐ型トランジスタ１２３は、ＯＮ状態、ＯＦＦ状態を繰返すことになる。このＰ型トランジスタ１２３がＯＮであるときに、コンデンサ１２４は充電される。時刻Ｔ３において、コンデンサ１２４が充電されて信号１５９のレベルがバッファ１２５のしきい値ＶIHになると、発振安定検出信号１５４のレベルがＨＩＧＨレベルとなる。
【００５４】
水晶発振子１１８の特性の相違等に応じてコンデンサ１２４の容量の値及びバッファ１２５のしきい値ＶIHの値を適切に設定することにより、水晶発振回路１０３の発振が安定するまでの間は発振安定検出信号１５４のレベルがＬＯＷレベルのままであるようにすることができる。
【００５５】
時刻Ｔ３において発振安定検出信号１５４のレベルがＨＩＧＨレベルとなると、これから継続的に発振安定検出信号１５４及び電源切換信号１５５のレベルはＨＩＧＨレベルに維持される。従って、時刻Ｔ３からは、水晶発振回路１０３及び内部ロジック回路１０５の電源はレギュレータ１１１となり、低電力化を図ることができる。
【００５６】
また、論理積ゲート１２８で発振安定検出信号１５４と原クロック１５７の論理積をとり、合成クロック信号１６０を生成し、合成クロック信号１６０を内部ロジック１０５にクロック信号として供給することにより、内部ロジック回路１０５に不正なクロック信号が供給されることを防止している。
【００５７】
［実施形態２］
実施形態２によるクロック生成回路を図３に示す。実施形態２の実施形態１と異なる点は、図１と図３を参照すると明らかなように、シュミットトリガバッファ１２１の代わりに、抵抗１３１、１３２及びコンパレータ１３３を設けている点である。コンパレータ１３３の正側入力端子には、抵抗１３１と抵抗１３２により電源電圧を分割して得た参照電圧が供給され、原クロック信号１５７の電圧がこの参照電圧を超えたときに、コンパレータ１３３の出力信号１５８のレベルがＨＩＧＨレベルとなり、トランジスタ１２３がＯＮ状態となり、コンデンサ１２４が充電される。
【００５８】
［実施形態３］
本発明の実施形態３によるクロック生成回路を図４に示す。実施形態３においては、実施形態１の制御回路１０４が制御回路１０４Ｂに置き換わっている。
【００５９】
制御回路１０４Ｂは、抵抗２０１、２０２、２０３、比較器２０４、２０５、立ち上がり検出回路２０６、２０７、第２発振回路（例えば、リングオシレータ）２０８、カウンタ２０９、２１０、判定回路２１１、論理和ゲート１２６、Ｄタイプフリップフロップ１２７、論理積ゲート１２８、反転ゲート２１５、論理積ゲート２１６、セレクタ２１７、バッファ２１８を備える。また、バッファ２１８には、抵抗２１９とコンデンサ２１８が端子を介して接続されている。
【００６０】
比較器２０４は、電源信号１５６を抵抗２０１〜２０３により分圧することにより生成されたしきい値ＶＨＴ１を原クロック信号１５７の電圧が超えたときにＨＩＧＨレベルとなる信号２５７を出力する。比較器２０５は、電源信号１５６を抵抗２０１〜２０３により分圧することにより生成されたしきい値ＶＴＨ２を原クロック信号１５７の電圧が下回ったときにＨＩＧＨレベルとなる信号２５９を出力する。しきい値ＶＴＨ１はしきい値ＶＴＨ２よりも高い。
【００６１】
立ち上がり検出回路２０６は信号２５７の立ち上がりを検出し、検出時にＨＩＧＨレベルとなる信号２５８を出力する。立ち上がり検出回路２０７は信号２５９の立ち上がりを検出し、検出時にＨＩＧＨレベルとなる信号２６０を出力する。
【００６２】
発振器２０８は、水晶発振回路１０３が生成する原クロック信号１５７よりも周波数が数から数十倍程度高い第２のクロック信号１６１を生成する。
【００６３】
カウンタ２０９は、信号２５７がＨＩＧＨレベルであるときに第２のクロック信号２６１をカウントする。カウンタ２０９は信号２５８又は信号２６４によりリセットされる。カウンタ２１０は、信号２５９がＨＩＧＨレベルであるときに第２のクロック信号２６１をカウントする。カウンタ２０９は信号２６０又は信号２６４によりリセットされる。
【００６４】
判定回路２１１は、カウンタ２０９のカウント値とカウンタ２１０のカウント値が１以上の値で一致したときにＨＩＧＨレベルとなる信号２６４を出力する。
【００６５】
論理和ゲート１２６、Ｄタイプフリップフロップ１２７及び論理積ゲート１２８は、実施形態１の論理和ゲート１２６、Ｄタイプフリップフロップ１２７及び論理積ゲート１２８と同様なものである。
【００６６】
反転回路２１５は信号２６５の論理レベルを反転する。バッファ２１６はコンデンサ２１８と抵抗２１９の結合点の電圧が所定の電圧を超えたときにＨＩＧＨレベルとなる信号２５４を出力する。セレクタ２１７は、選択信号２５２のレベルがＬＯＷレベルであるときには信号２５４と同一のレベルとなり、選択信号２５２のレベルがＨＩＧＨレベルであるときには選択信号と同一のレベル（ＨＩＧＨレベル）となる信号２５５を出力する。論理積ゲート２１８は信号２５５と信号２１５の論理積をとり、この結果を比較器２０４、２０５のドライブ信号２５６を出力する。比較器２０４、２０５は、ドライブ信号２５６のレベルがＨＩＧＨレベルであるときののみ動作し、ドライブ信号２５６のレベルがＬＯＷレベルであるときには休止状態となる。
【００６７】
図４に示すクロック生成回路の動作は、選択信号２５２のレベルがＨＩＧＨレベルであるときとこの信号がＬＯＷレベルであるときでは異なった動作をする。
【００６８】
次に、選択信号２５２のレベルがＨＩＧＨレベルであるときの図４に示すクロック生成回路の動作を図５を参照して説明する。
【００６９】
時刻Ｔ１において電源が投入されると水晶発振回路１０３と第２発振回路２０８は発振を開始する。信号２５１は時刻Ｔ２にＬＯＷレベルからＨＩＧＨレベルとなるので、信号２６５はＬＯＷレベルとなる。時刻Ｔ１から時刻Ｔ３までの間は、原クロック信号１５７の振幅が不十分であり、信号２５７及び信号２５９は共にＨＩＧＨレベルとはならない。時刻Ｔ３から時刻Ｔ４の間は、原クロック信号１５７の振幅がある程度は大きくなっているが、ＨＩＧＨ側の振幅が大きくなるのみで、ＬＯＷ側の振幅が不十分であるので、信号２５７は周期的にＨＩＧＨレベルとなるが、信号２５９はＬＯＷレベルのままである。時刻Ｔ４から時刻Ｔ７の間は、原クロック信号１５７のＨＩＧＨ側の振幅とＬＯＷ側の振幅が共に十分となるので、時刻Ｔ４から時刻Ｔ５の間に信号２５７のレベルがＨＩＧＨとなり、時刻Ｔ６から時刻Ｔ７の間の信号２５９のレベルがＨＩＧＨレベルとなる。従って、時刻Ｔ７において、カウンタ２０９のカウント値とカウンタ２１０のカウント値は、ゼロ以外の値で一致する。従って、時刻Ｔ７において、信号２６４がＨＩＧＨとなり、時刻Ｔ７以降、電源切換信号２６５はＨＩＧＨレベルとなる。このようにして、時刻Ｔ７を境にして、水晶発振回路１０３及び内部ロジック回路１０５の電源は、外部電源からレギュレータに切り替わる。論理積ゲート２１５で原クロック信号１５７と電源切換信号２６５の論理積がとられ、論理積の結果が合成クロック信号２６６として内部ロジック回路１０５に供給されるので、時刻Ｔ７より前に不安定なクロック信号が内部ロジック回路１０５に供給され、内部ロジック回路１０５が暴走することを防止することができる。
【００７０】
次に、選択信号２５２のレベルがＬＯＷレベルであるときの図４に示すクロック生成回路の動作を説明する。
【００７１】
選択信号２５２のレベルがＬＯＷであるときには、信号２５４、２５５、２５６のレベルは、コンデンサ２１８と抵抗２１９より成る時定数回路の出力電圧がバッファ２１６のしきい値を超えたときにＨＩＧＨレベルとなる。従って、時定数回路の出力電圧がバッファ２１６のしきい値を超えるまでは比較器２０４、２０５は動作せず、信号２５７、２５９はＬＯＷレベルのままである。従って、時定数回路の出力電圧がバッファ２１６のしきい値を超えるまでは、電源切換信号２６５がＨＩＧＨレベルとなることはない。
【００７２】
時定数回路の出力電圧がバッファ２１６のしきい値を超える時刻が時刻Ｔ４よりも前であれば、時刻Ｔ７から電源切換信号２６５のレベルがＬＯＷレベルからＨＩＧＨレベルに切り替わり、選択信号２５２のレベルがＨＩＧＨレベルであるときと、電源切換信号２６５と合成クロック信号２６６は同一である。
【００７３】
従来は、バッファ２１６の出力信号を電源切換信号として用い、また、バッファ２１６の出力信号２５４と原クロック信号１５７の論理積を合成クロック信号として用いていた。従って、時定数回路の時定数が十分長くない場合には、原クロック信号１５７が安定化する前に水晶発振回路及び内部ロジック回路の電源電圧が切り替わり、不安定な合成クロック信号が供給されていた。従来の半導体集積回路と上位互換性をとるために外付けの時定数回路を設けることとしているが、設計者の錯誤により時定数回路の時定数が不十分である場合にも、本実施形態によれば、このような事態を防止することができる。
【００７４】
時定数回路の出力電圧がバッファ２１６のしきい値を超える時刻が時刻Ｔ４よりも後であれば、時定数回路の出力電圧がバッファ２１６のしきい値を超えた時に電源切換信号２６５のレベルがＬＯＷレベルからＨＩＧＨレベルとなる。この時は、既に水晶発振回路１０３が既に安定化した後であるので、この時に電源切換信号２６５のレベルがＬＯＷレベルからＨＩＧＨレベルとなっても何ら問題はない。
【００７５】
従って、時定数回路の時定数が不十分であるときには、切換が遅らされ、時定数回路の時定数が十分であるときには、切換のタイミングは時定数で設定したとおりとなるので、従来の半導体集積回路と上位互換性を保ち且つ動作不良を起こさないことが可能となる。
【００７６】
［実施形態４］
本発明の実施形態４によるクロック生成回路を図６に示す。実施形態４においては、実施形態１の制御回路１０４が制御回路１０４Ｃに置き換わっている。
【００７７】
制御回路１０４Ｂは、論理積ゲート３０１、３０２、３０３、立ち上がり検出回路２０６、２０７、第２発振回路（例えば、リングオシレータ）２０８、カウンタ２０９、２１０、判定回路３０４、論理和ゲート１２６、Ｄタイプフリップフロップ１２７、論理積ゲート１２８、バッファ３０６、カウンタ３０５、セレクタ３０７、論理和ゲート３０８及びＤタイプフリップフロップ３０９を備える。また、バッファ３０６には、抵抗２１９とコンデンサ２１８が端子を介して接続されている。
【００７８】
論理積ゲート３０１は、水晶発振回路１０３が出力する原クロック信号１５７と電源切換信号３５２との論理和をとる。従って、電源投入時から電源切換が行われるまでの間は、論理積ゲート３０１の出力信号３５３のレベルはＬＯＷレベルであり、電源切換が行われてからは、信号３５３のレベルは原クロック信号１５７のレベルを論理積ゲート３０１の入力しきい値と比較した結果のレベルとなる。従って、電源切換が行われても原クロック信号１５７が十分成長していなければ、信号３５３のレベルはＬＯＷレベル又はＨＩＧＨレベルのままであり、電源切換が行われ且つ原クロック信号１５７が充分していれば、信号３５３のレベルは原クロック信号１５７と同期して周期的にＨＩＧＨレベルとＬＯＷレベルを繰り返す。
【００７９】
論理積ゲート３０２は、電源切換信号３５２と信号３５３との論理積をとる。従って、論理積ゲート３０２の出力信号３５４のレベルは、電源を投入してから電源切換信号３５２が切り替わるまでの間はＬＯＷレベルであり、電源切換信号３５２が切り替わってからは、信号３５３と同一のレベルとなる。
【００８０】
論理積ゲート３０３は、電源切換信号３５２と信号３５３を反転した信号との論理積をとる。従って、論理積ゲート３０２の出力信号３５６のレベルは、電源を投入してから電源切換信号３５２が切り替わるまでの間はＬＯＷレベルであり、電源切換信号３５２が切り替わってからは、信号３５３のレベルを反転したレベルとなる。
【００８１】
立ち上がり検出回路２０６は信号３５４の立ち上がりを検出し、検出時にＨＩＧＨレベルとなる信号３５５を出力する。立ち上がり検出回路２０７は信号３５６の立ち上がりを検出し、検出時にＨＩＧＨレベルとなる信号３５７を出力する。
【００８２】
発振器２０８は、水晶発振回路１０３が生成する原クロック信号１５７よりも周波数が数から数十倍程度高い第２のクロック信号２６１を生成する。
【００８３】
カウンタ２０９は、信号３５４がＨＩＧＨレベルであるときに第２のクロック信号２６１をカウントする。カウンタ２０９は信号３５５又は信号３６０によりリセットされる。カウンタ２１０は、信号３５６がＨＩＧＨレベルであるときに第２のクロック信号２６１をカウントする。カウンタ２０９は信号３５７又は信号３６０によりリセットされる。
【００８４】
判定回路２１１は、カウンタ２０９のカウント値とカウンタ２１０のカウント値が１以上の値で一致したときにＨＩＧＨレベルとなる信号３６０を出力する。
【００８５】
論理和ゲート１２６、Ｄタイプフリップフロップ１２７及び論理積ゲート１２８は、実施形態１の論理和ゲート１２６、Ｄタイプフリップフロップ１２７及び論理積ゲート１２８と同様なものである。
【００８６】
カウンタ３０５は第２クロック信号２６１をカウントし、カウント値が所定値となったときにＨＩＧＨとなるキャリーアウト信号３６３を出力する。
【００８７】
バッファ３０６は、抵抗２１９とコンデンサ２１８より構成されるＲＣ時定数回路の出力電圧が所定値に達したときにＨＩＧＨレベルとなる信号３６３を出力する。
【００８８】
セレクタ３０７は、選択信号２５２のレベルがＬＯＷレベルであるときには信号３６４と同一のレベルとなり、選択信号２５２のレベルがＨＩＧＨレベルであるときには信号３６３と同一のレベルとなる信号３５１を出力する。
【００８９】
論理和ゲート３０８とＤタイプフリップフロップ３０９は、信号３５１が一度ＨＩＧＨレベルになるとそれ以降ずっとＨＩＧＨレベルとなる電源切換信号３５２を出力する。
【００９０】
図６に示すクロック生成回路の動作は、選択信号３５２のレベルがＨＩＧＨレベルであるときとこの信号がＬＯＷレベルであるときでは異なった動作をする。
【００９１】
次に、選択信号３５２のレベルがＨＩＧＨレベルであるときの図６に示すクロック生成回路の動作を図７を参照して説明する。
【００９２】
時刻Ｔ１において電源が投入されると水晶発振回路１０３と第２発振回路２０８は発振を開始する。信号２５１は時刻Ｔ２にＬＯＷレベルからＨＩＧＨレベルとなるので、信号３６１はＬＯＷレベルとなる。カウンタ３０５はカウントアップ動作を継続的に行い、時刻Ｔ３にキャリーアウト信号をＨＩＧＨレベルとする。これに応じ、電源切換信号３５２はＨＩＧＨレベルとなり、水晶発振回路１０３及び内部ロジック回路１０５に供給される電源は、外部電源からレギュレータ１１１に切り替わる。同時に、信号３５３のレベルに応じて信号３５４又は信号３５６はＨＩＧＨレベルとなり、ＨＩＧＨとなった信号３５４又は信号３５６に対応するカウンタ２０９又はカウンタ２１０がカウントを開始するが、この動作は特に検出するべきものではない。
【００９３】
時刻Ｔ４〜時刻Ｔ５の間では、原クロック信号１５７の発振が十分ではないがある程度成長する。例えば、原クロック信号１５７のレベルが論理積ゲート３０１の高電位側入力しきい値ＶＩＨを超えるときがあるが、論理積ゲート３０１の低電位側入力しきい値ＶＩＬを下回るときがないと、論理積ゲート３０１の出力信号３５３はＨＩＧＨレベルのままとなる。この場合には、カウンタ２０９のみがカウントアップを続け、カウンタ２１０はカウントを行わない。
【００９４】
時刻Ｔ５を過ぎると、原クロック信号１５７の発振が十分成長する。このときは、原クロック信号１５７のレベルは周期的に論理積ゲート３０１の高電位側入力しきい値ＶＩＨを超えてから論理積ゲート３０１の低電位側入力しきい値ＶＩＬを下回るので、論理積ゲート３０１の出力信号３５３はＨＩＧＨレベルとＬＯＷレベルを周期的に繰り返す。この場合には、カウンタ２０９とカウンタ２１０が交互に同一のカウント数をカウントする。
【００９５】
時刻Ｔ６において、カウンタ２０９のカウント値とカウンタ２１０のカウント値が０以上の整数で一致することを判定回路２１１が検出し、信号３６０はＨＩＧＨレベルとなる。論理和ゲート１２６とＤタイプフリップフロップ１２７により、信号３６０のレベルがＨＩＧＨレベルとなった後は、信号３６１はＨＩＧＨレベルを維持する。
【００９６】
従って、論理積ゲート１２８で信号３５３と信号３６１との論理積をとって生成される合成クロック信号３６２は、カウンタ３０５により電源投入から所定時間が経過したことが判定され、且つ、原クロック信号１５７の発振が十分に成長した時になって初めて、ＬＯＷレベルとＨＩＧＨレベルを交互に繰り返すようになる。一方、電源投入から所定時間が経過していないときには、原クロック信号１５７の発振が十分に成長していても、合成クロック信号３６２はＬＯＷレベルを維持したままである。また、原クロック信号１５７の発振が充分していないときには、電源投入から所定時間が経過していても、合成クロック信号３６２はＬＯＷレベルを維持したままである。
【００９７】
選択信号２５２のレベルがＬＯＷレベルであるときには、カウンタ３０５が出力するキャリーアウト信号３６３の代わりに時定数回路により所定時間が計測されたときにＨＩＧＨレベルとなる信号３６４が用いられる。実施形態４のクロック生成回路も実施形態３のクロック生成回路と同様に、従来の半導体集積回路と上位互換性をとるために外付けの時定数回路を設けることとしている。
【００９８】
設計者の錯誤により時定数回路の時定数が不十分である場合には、電源切換信号３５２が早期に変化してしまうが、原クロック信号１５７の発振が十分に成長していない場合には、合成クロック信号３６２はＬＯＷレベルを維持するので、設計者が錯誤をおかした場合であっても、内部ロジック回路１０５の暴走を防止することができる。
【００９９】
また、設計者の設定した時定数が十分長い場合には、設計者が意図したとおりの時に合成クロック信号３６２がＬＯＷレベルとＨＩＧＨレベルの繰り返しを開始するようになる。
【０１００】
［実施形態５］
本発明の実施形態５によるクロック生成回路を図６に示す。図６と図８を比較すると明らかなように、実施形態５においては、実施形態４の立ち上がり検出回路２０７が削除され、カウンタ２０９、２１０がアップダウンカウンタ４０１に置き換わり、判定回路２１１が判定回路４０２に置き換わっている。
【０１０１】
実施形態５の全体の動作は実施形態４の全体の動作と同一であり、判定回路４０２が出力する信号４５１も判定回路２１１が出力する信号３６０と同様に変化する。
【０１０２】
アップダウンカウンタ４０１は、立ち上がり検出回路が出力する信号３５５がＨＩＧＨレベルとなったときにリセットされ、信号３５４がＨＩＧＨレベルであるときにカウントアップし、信号３５６がＬＯＷレベルであるときにカウントダウンする。従って、水晶発振回路１０３が出力する原クロック信号１５７が十分成長し、且つ、電源切換信号３５２がＨＩＧＨであるときにのみ、アップダウンカウンタ４０１は、原クロック信号１５７の一周期の間に所定の値までカウントし、次の周期の最初にリセットされる直前にカウント値がゼロとなる。
【０１０３】
判定回路４０２は、アップダウンカウンタ４０１が出力するカウント値と、一周期の最初を示す立ち上がり検出信号３５５を入力し、アップダウンカウンタ４０１が一周期の間に所定値までカウントアップされ、続いてカウントダウンされ、次の周期の直前ではカウント値がゼロと成るか否かを判断し、そうであれば信号４５１をＨＩＧＨレベルとする。
【０１０４】
実施形態５の他の構成及び動作は実施形態４と同様であるので、重複する説明は省略する。
【０１０５】
［他の実施形態］
他の実施形態としては、以下のものが考えられる。
【０１０６】
レギュレータ１１１の代わりに低電圧回路を用いる。制御回路１０４の電源として、外部電源からこれの半分の電圧の電源を生成するハーバー回路を用いる。第２発振回路２０８の電源をレギュレータとして、第２発振回路２０８の発振周波数を安定させる。
【０１０７】
【発明の効果】
以上説明したように、本発明によれば、発振回路が生成する原クロック信号が十分に成長してから、発振回路及び内部ロジック回路に供給する電圧を切り替え、内部ロジック回路に合成クロック信号を供給することができるので、発振回路及び内部ロジック回路を低電圧で動作させながらも、内部ロジック回路の暴走を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施形態１によるクロック生成回路の構成を示す回路図である。
【図２】本発明の実施形態１による図１に示すクロック生成回路の動作を示すタイミング図である。
【図３】本発明の実施形態２によるクロック生成回路の構成を示す回路図である。
【図４】本発明の実施形態３によるクロック生成回路の構成を示す回路図である。
【図５】本発明の実施形態３による図４に示すクロック生成回路の動作を示すタイミング図である。
【図６】本発明の実施形態４によるクロック生成回路の構成を示す回路図である。
【図７】本発明の実施形態４による図６に示すクロック生成回路の動作を示すタイミング図である。
【図８】本発明の実施形態５によるクロック生成回路の構成を示す回路図である。
【図９】第１の従来例によるクロック生成回路の構成を示す回路図である。
【図１０】図１０に示す第１の従来例によるクロック生成回路の動作を示すタイミング図である。
【図１１】第２の従来例によるクロック生成回路の構成を示す回路図である。
【図１２】図１２に示す第２の従来例によるクロック生成回路の動作を示すタイミング図である。
【図１３】第３の従来例によるクロック生成回路の構成を示す回路図である。
【図１４】図１４に示す第３の従来例によるクロック生成回路の動作を示すタイミング図である。
【図１５】第４の従来例によるクロック生成回路の構成を示す回路図である。
【図１６】図１６に示す第４の従来例によるクロック生成回路の動作を示すタイミング図である。
【図１７】第５の従来例によるクロック生成回路の構成を示す回路図である。
【図１８】図１８に示す第５の従来例によるクロック生成回路の動作を示すタイミング図である。
【符号の説明】
１０１ 可変電圧発生回路
１０２ 切換回路
１０３ 水晶発振回路
１０４ 制御回路
Claims (24)
- 第１のクロック信号を生成する第１の発振回路と、前記第１のクロック信号のレベルが第１のしきい値以上となる各期間を、前記第１のクロック信号より周波数が高い第２のクロック信号を用いて計測する第１の計測手段と、前記第１のクロック信号のレベルが第２のしきい値以下となる各期間を、前記第２のクロック信号を用いて計測する第２の計測手段と、初期状態では第１のレベルであり、前記第１のクロック信号のレベルが前記第１のしきい値以上となるある期間が、その期間と隣接し前記第１のクロック信号のレベルが前記第２のしきい値以下となる期間と、長さが等しくなった時に第２のレベルとなるゲート信号を生成するゲート信号生成手段と、前記第１のクロック信号に前記ゲート信号を合成することにより得られる信号を合成クロック信号として他の回路に供給する合成クロック生成手段と、を備えることを特徴とするクロック生成回路。
- 前記第２のクロック信号を生成する第２の発振回路を備えることを特徴とする請求項１に記載のクロック生成回路。
- 前記第２の発振回路は、リングオシレータであることを特徴とする請求項２に記載のクロック生成回路。
- 前記ゲート信号により前記第１の発振回路に供給する電源を切り替える切換手段を備えることを特徴とする請求項１乃至３の何れか１項に記載のクロック生成回路。
- 前記ゲート信号により前記他の回路に供給する電源を切り替える切換手段を備えることを特徴とする請求項１乃至３の何れか１項に記載のクロック生成回路。
- 前記第１の計測手段と前記第２の計測手段を非動作状態にする非動作化手段を備えることを特徴とする請求項１乃至３の何れか１項に記載のクロック生成回路。
- 前記非動作化手段は、電源投入時から所定の時間を経過するまで前記第１の計測手段と前記第２の計測手段を非動作状態にすることを特徴とする請求項６に記載のクロック生成回路。
- 前記所定の時間は、時定数回路により決められることを特徴とする請求項７に記載のクロック生成回路。
- 電源投入時から所定の時間を経過したならば、前記第１の発振回路に供給する電源を切り替える切換手段を備えることを特徴とする請求項１乃至３の何れか１項に記載のクロック生成回路。
- 電源投入時から所定の時間を経過したならば、前記他の回路に供給する電源を切り替える切換手段を備えることを特徴とする請求項１乃至３の何れか１項に記載のクロック生成回路。
- 前記所定の時間は、時定数回路により決められることを特徴とする請求項９又は１０に記載のクロック生成回路。
- 前記所定の時間は、カウンタが所定の値をカウントした時間であることを特徴とする請求項９又は１０に記載のクロック生成回路。
- 第１のクロック信号が第１の発振回路によって生成されるステップと、前記第１のクロック信号のレベルが第１のしきい値以上となる各期間を、前記第１のクロック信号より周波数が高い第２のクロック信号を用いて計測する第１の計測ステップと、前記第１のクロック信号のレベルが第２のしきい値以下となる各期間を、前記第２のクロック信号を用いて計測する第２の計測ステップと、初期状態では第１のレベルであり、前記第１のクロック信号のレベルが前記第１のしきい値以上となるある期間が、その期間と隣接し前記第１のクロック信号のレベルが前記第２のしきい値以下となる期間と、長さが等しくなった時に第２のレベルとなるゲート信号を生成するステップと、前記第１のクロック信号に前記ゲート信号を合成することにより得られる信号を合成クロック信号として他の回路に供給するステップと、を有することを特徴とするクロック生成方法。
- 前記第２のクロック信号が第２の発振回路によって生成されるステップを有することを特徴とする請求項１３に記載のクロック生成方法。
- 前記第２のクロック信号がリングオシレータによって生成されるステップを有することを特徴とする請求項１３に記載のクロック生成方法。
- 前記ゲート信号により前記第１の発振回路に供給する電源を切り替えるステップを有することを特徴とする請求項１３乃至１５の何れか１項に記載のクロック生成方法。
- 前記ゲート信号により前記他の回路に供給する電源を切り替えるステップを有することを特徴とする請求項１３乃至１５の何れか１項に記載のクロック生成方法。
- 前記第１の計測ステップと前記第２の計測ステップを禁止する禁止ステップを有することを特徴とする請求項１３乃至１５の何れか１項に記載のクロック生成方法。
- 前記禁止ステップは、電源投入時から所定の時間を経過するまで前記第１の計測ステップと前記第２の計測ステップを禁止することを特徴とする請求項１８に記載のクロック生成方法。
- 前記所定の時間を、時定数回路により計測するステップを有することを特徴とする請求項１９記載のクロック生成方法。
- 電源投入時から所定の時間を経過したならば、前記第１の発振回路に供給する電源を切り替えるステップを有することを特徴とする請求項１３乃至１５の何れか１項に記載のクロック生成方法。
- 電源投入時から所定の時間を経過したならば、前記他の回路に供給する電源を切り替えるステップを有することを特徴とする請求項１３乃至１５の何れか１項に記載のクロック生成方法。
- 前記所定の時間を、時定数回路により計測するステップを有することを特徴とする請求項２１又は２２に記載のクロック生成方法。
- 前記所定の時間を、カウンタによりカウントするステップを有することを特徴とする請求項２１又は２２に記載のクロック生成方法。
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