JP2000293258A

JP2000293258A - 発振安定回路

Info

Publication number: JP2000293258A
Application number: JP11100671A
Authority: JP
Inventors: Toshiyuki Mori; 俊之毛利
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1999-04-07
Filing date: 1999-04-07
Publication date: 2000-10-20

Abstract

(57)【要約】【課題】より効率性の高い発振安定回路を得る。【解決手段】発信回路１の出力信号１０２の正振幅を
バッファ２で検出し、負振幅をインバータ３で検出す
る。バッファ２が検出した出力信号数をカウンタ４でカ
ウントし、インバータ３が検出した出力信号数をカウン
タ５でカウントする。これらのカウンタ４がカウントし
た正振幅カウント数と、カウンタ５がカウントした負振
幅カウント数との同一性を、判定回路７により比較す
る。この比較結果の許可信号１０９により、クロック生
成回路８の内部回路へ出力されるクロック１１０、１１
１の出力を制御する。本構成により、発振安定時間が確
保され、カウンタの段数を少なくし、さらに、発振安定
時間確保に至るまでの時間を短縮することが可能とな
る。また、不正発振がある時にはカウンタの値がずれる
ため、不正発振の高精度の検出が可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、発振安定回路に関
し、特に、発振初期の発振安定化を確認する発振安定回
路に関する。

【０００２】

【従来の技術】従来、発振安定回路は一般に、カウンタ
を用いて予め定めた安定化時間を確保する回路に構成さ
れる。図４から図７は、従来の発振安定回路の構成内容
を説明するための図である。

【０００３】従来例１の発振安定回路のブロック構成例
を示す図４において、本従来例１の発振安定回路では、
発振回路２０１の出力がシュミット・トリガー・インバ
ータ２０２へ供給され、カウンタ２０３の入力を生成す
る。このカウンタ２０３がオーバーフローすることで発
振安定時間の確保が終了し、クロック生成回路２０４を
動作させ、内部回路へとクロックが供給される。

【０００４】発振安定時間の確保の短縮を目的とした本
発明に類似する従来例２として、特開平７−３２５６４
０号公報開示による「スタンバイ制御回路」を図５に示
す。本提案による「スタンバイ制御回路」は、発振回路
３０１の出力をインバータ３０３とシュミット・トリガ
ー・インバータ３０２およびＥＸＯＲゲート３０４で構
成される計数クロック生成回路３０５で受け、アップ／
ダウン・カウンタ３０６へ供給する。発振が不安定であ
る時、インバータ３０３のみが動作してアップ／ダウン
・カウンタ３０６をインクリメントし、発振が安定する
とシュミット・トリガー・インバータ３０２が動作する
ため、アップ／ダウン・カウンタ３０６をデクリメント
する。このデクリメントの結果、カウンタがアンダーフ
ローすることで発振安定時間の確保がされたと判断さ
れ、クロック発生回路を動作させて内部回路へクロック
を供給する。

【０００５】

【発明が解決しようとする課題】しかしながら、上記の
従来例１では、下記の各種の問題を伴う。第１に、カウ
ンタ２０３の段数が多いため、発振安定時間の確保に必
要な時間が長い。その理由は、発振が安定するまでを実
際に検出するのではなく、発振安定を確保するための時
間を経験的に予測し、最悪条件な場合でも十分安定する
ような時間をかける設計がなされていることによる。ま
た、段数の多いカウンタがオーバーフローすることで、
発振安定時間の確保がされたと判断することもその理由
として挙げられる。

【０００６】第２に、シュミット・トリガー・インバー
タ２０２自体は、閾値付近の不正発振の検出ができな
い。その理由は、不正発振に対してもシュミット・トリ
ガー・インバータ２０２が動作することによる。その結
果、カウンタ２０３は不正発振による入力も受付けてし
まい、発振安定時間のカウントとして使用されてしま
う。

【０００７】また、上記の従来例２では、下記の問題を
伴う。第１に、アップ／ダウン・カウンタ３０６の回路
が大規模になることである。その理由として、本従来例
２では不安定発振である時にカウントアップし、安定発
振になった時にカウントダウンをする。従って、発振が
実際に安定してくると、カウンタの動作がカウントダウ
ンに偏るので、カウンタがアンダーフローする。このこ
とで発振安定時間が確保されたとする。このため、不安
定発振期間をカウントすることができるだけのカウンタ
が必要になる。つまり、従来例２で使用するアップ／ダ
ウン・カウンタ３０６には、ユーザーに使用を許可した
発振器で最も長い発振安定時間を持つ発振器に対応する
カウント値を基に、温度、電圧等の最悪の条件を考慮
し、且つマージンを持ったカウンタが必要になる。

【０００８】第２に、発振安定時の計数クロック生成回
路の動作の実現が困難である。その理由を、発振安定時
の計数クロック生成回路の動作を示す図６と、図６のタ
イミング波形との関連を示す図７とを用いて説明する。
発振安定時は、図７の回路点と関連付けた図６のｂ）シ
ュミット出力およびｃ）インバータ出力で示すように、
インバータ３０３とシュミット・トリガー・インバータ
３０２との出力が、シュミット閾値とインバータ閾値と
が異なることによって同期していない。従って、インバ
ータ３０３とシュミット・トリガー・インバータ３０２
の各出力をＥＸＯＲすると、ｄ）ＥＸＯＲ出力で示すよ
うな波形となり、発振安定時にもかかわらずｅ）ＥＸＯ
Ｒ出力（期待値）とならない。このため、インクリメン
ト信号が生成される。

【０００９】発振安定時に本従来例２が期待する波形は
符号ｅで示されるような波形であり、発振安定時にはイ
ンクリメント信号は生成されず、デクリメント信号のみ
生成されるとしている。しかし、期待する出力を得るた
めには、ｂ）シュミット出力とｃ）インバータ出力とを
完全に同期させなければならない。

【００１０】本発明は、より効率性の高い発振安定回路
を提供することを目的とする。

【００１１】

【課題を解決するための手段】かかる目的を達成するた
めに、請求項１記載の発明では、所定の発信回路の出力
信号の正振幅を検出する正振幅検出回路と、前記出力信
号の負振幅を検出する負振幅検出回路と、前記正振幅検
出回路が検出した出力信号数をカウントする正振数計数
回路と、前記負振幅検出回路が検出した出力信号数をカ
ウントする負振数計数回路と、前記正振数計数回路がカ
ウントした正振カウント数と前記負振数計数回路がカウ
ントした負振カウント数との同一性を比較する判定回路
とを有する。

【００１２】従って、本発明によれば、前記発振装置よ
り出力される発振において、正振の安定性と負振の安定
性とを分割して検査することが可能となり、発振の安定
がより検出しやすい発振安定装置を考案することが可能
となる。

【００１３】求項２記載の発明では、請求項１記載の
発振安定回路において、前記発振回路からの発振により
内部回路にクロックを供給するクロック生成回路と、前
記クロック生成回路を制御する判定回路とを有する。

【００１４】従って、この発明によれば、請求項１記載
の発振安定回路において、検出した安定性用いて、物理
的にも時間的にもより効率的に発振安定回路の動作を制
御することが可能となる。

【００１５】また、請求項３記載の発明では、請求項１
または２記載の発振安定回路において、前記正振検出回
路がバッファ回路を用いて構成され、前記負振検出回路
がインバ−タ回路を用いて構成されている。

【００１６】従って、本発明によれば、前記発振回路に
より発信された電圧波に対し、ある閾値を用いて振幅の
有無を取り扱うことが可能となり、また、前記発振がア
ナログ波であれば、それをデジタル的に取り扱うことも
可能となるので、より確実な情報の伝達とより正確な安
定性の検出を可能する。

【００１７】また、請求項４記載の発明では、請求項１
から３の何れかに記載の発振安定回路において、前記正
振検出回路の検出レベルはＶＤＤ側にシフトし、前記負
振検出回路の検出レベルはＧＮＤ側にシフトする構成を
持つ。

【００１８】従って、この発明によれば、検出レベルを
変えることで、発振において最低限必要な振幅を設定す
ることが可能となるので、より操作者の意図に準した発
振安定回路を提供することが可能となる。

【００１９】また、請求項５記載の発明では、請求項１
から４の何れかに記載の発振安定回路において、前記判
定回路は同期性を比較するために、前記正振数計数回路
と負振数計数回路とへ、ある定められたＮ周期（Ｎは２
以上の自然数）毎にリセットをかけ、同期を図る手段を
有する。

【００２０】従って、この発明によれば、請求項１から
４の何れかに記載の発振安定回路において、ある定めら
れたＮ周期毎に前記正振数計数回路と負振数計数回路の
同期性を得ることが可能となる発振安定回路を提供する
ことが可能となる。

【００２１】また、請求項６記載の発明では、請求項１
から５の何れかに記載の発振安定回路において、前記判
定回路に入力された、前記正振数計数回路と前記負振数
計数回路との計測値に、共にある値Ｍを定めて発振安定
時間の確保を判定する。

【００２２】従って、この発明によれば、発振安定時間
の確保を、従来の様に経験的に求められた十分長い時間
に設定する必要がなく、より短い時間で内部回路にクロ
ックの供給が可能となる発振安定回路を提供することが
可能となる。

【００２３】また、請求項７記載の発明では、請求項１
から６の何れかに記載の発振安定回路において、前記正
振数計数回路と前記負振数計数回路とにより計測された
値が、共にある定められた値Ｍである場合は、クロック
生成回路に対し、内部回路へのクロックの供給を許可す
る許可信号を出力し、前記正振数計数回路と前記負振数
計数回路とにより計測された値が、共にある定められた
値Ｍでない場合は、クロック生成回路に対し、内部回路
へのクロックの供給を許可しない不許可信号を出力する
判別回路を有する。

【００２４】従って、この発明によれば、請求項１から
６の何れかに記載の発振安定回路において、何らかの影
響で安定した発振を供給出来ない場合に対し、短い時間
でクロックの供給を停止することが可能となり、内部回
路への影響を最小限に抑えることが可能な発振安定回路
を提供することが可能となる。

【００２５】

【発明の実施の形態】次に、添付図面を参照して本発明
による発振安定回路の実施の形態を詳細に説明する。図
１から図３を参照すると、本発明の発振安定回路の一実
施形態が示されている。

【００２６】図１は、本発明における発振安定回路の実
施形態の回路構成例を示している。また、図２は図１の
判定回路７の内部回路の構成例を示したものである。さ
らに、図３は横軸を時間軸として、主要構成部のタイミ
ングを示している。

【００２７】まず、図１を用いて実施形態の発振安定回
路の構成例を説明する。図１に示すように、本実施形態
による発振安定回路は、発振回路１の出力１０２をバッ
ファ２およびインバータ３で受け、各々の出力１０３、
１０４をカウンタ４、５でカウントする。発振信号の振
幅検出レベルであるバッファ２とインバータ３の閾値
は、振幅が所定のレベルに達しているかを判別させるた
めに、それぞれＶＤＤ側、ＧＮＤ側にシフトされてい
る。このシフトは、バッファ２には正振幅レベルを判別
させ、インバータ３には負振幅を判別させるためであ
る。

【００２８】バッファ２およびインバータ３は発振回路
１の正常発振で動作し、カウンタ４は発振回路出力１０
２の正振回数を、カウンタ５は発振回路出力１０２の負
振回数をそれぞれカウントする。判定回路７は、カウン
タ４、５の各ビット出力１０７、１０８からカウンタ
４、５をＮ周期毎に同期させるＮ値信号１０５と、クロ
ック生成回路８を動作させるための許可信号１０９とを
生成する。クロック生成回路８は、許可信号１０９を受
けて動作状態となり、内部回路へクロック１１０、１１
１を供給する。

【００２９】次に、発振安定時間の確保を判定し、内部
回路へクロックを供給するための、許可信号１０９を生
成する判定回路７の詳細な構成例について、図２を用い
て説明する。

【００３０】本発明の実施形態における判定回路７の構
成例を示すブロック図である。本図２において、判定回
路７は、インバータ９、１０、ＡＮＤゲート１１〜１
５、ＯＲゲート１６〜１８、カウンタ１９、セットリセ
ットフリップフロップ２０から構成される。

【００３１】インバータ９、１０とＡＮＤゲート１１、
１２によりカウンタ４、５の各ビット出力１０７、１０
８からカウント値Ｎ−１のデコード信号１１２および１
１３を生成し、ＡＮＤゲート１５によりＮ−１一致信号
１１６を生成する。Ｎ−１一致信号１１６は、カウンタ
４、５のカウント値がＮ−１になり、且つ両者が一致し
た時に出力される。故に、不正な発振があり、カウンタ
４、５の値がずれた時には、Ｎ−１一致信号１１６は出
力されない。

【００３２】発振安定時間の確保が終了したと判定され
るのは、Ｎ−１一致信号１１６が出力された時となる。
Ｎ−１一致信号１１６は、フリップフロップ２０のセッ
ト端子に供給されており、フリップフロップ２０がセッ
トされて許可信号１０９を生成し、クロック生成回路８
の動作を許可する。Ｎ−１一致信号１１６は、カウンタ
１９のリセット端子にも供給され、Ｎ−１一致信号１１
６が出力される度にカウンタ１９はリセットされる。

【００３３】ＡＮＤゲート１３、１４によりカウンタ
４、５の各ビット出力１０７、１０８からカウント値Ｎ
のデコード信号１１４および１１５を生成し、ＯＲゲー
ト１６によりＮ値信号１０５が生成される。

【００３４】Ｎ値信号１０５は、カウンタ４、５のどち
らかのカウント値がＮになった時に出力され、カウンタ
４、５のリセット端子に供給される。このＮ値信号１０
５により、カウンタ４、５はカウント周期Ｎ毎にリセッ
トされる。これにより、カウンタ４、５は、カウント周
期Ｎ毎に同期を取ることになる。Ｎ値信号１０５は、カ
ウンタ１９の入力にも供給され、Ｎ値信号１０５の数を
カウントする。前述したように、カウンタ１９のリセッ
トは、Ｎ−１一致信号１１６で行われるので、カウンタ
１９の出力１１７、つまりフリップフロップ２０のリセ
ットは、カウント周期Ｎ中でＮ−１一致信号１１６が出
力されなかった時に行われる。

【００３５】発振が安定している時には、カウント周期
Ｎ中で、Ｎ−１一致信号１１６とＮ信号１０５が１回ず
つ交互に出力される。不正な発振がある時には、Ｎ−１
一致信号１１６は出力されない。カウンタ１９はＮ値信
号１０５を入力し、Ｎ−１一致信号１１６をリセットと
することにより、不正発振があった場合に許可信号１０
９で入力していた”１”を不許可を表す“０”にするよ
うに動作する。

【００３６】（動作の説明）次に、図１および図２の回
路の動作について、図３に示すタイミングチャートによ
り説明する。

【００３７】まず、時刻Ｔ0 において電源が投入され、
リセット信号１０１が“１”になるとカウンタ４、５が
初期化される。また、判定回路７のフリップフロップ２
０もリセットされ、許可信号１０９は“０”を出力する
ため、クロック生成回路８は停止状態にある。

【００３８】時刻Ｔ1 になるとリセット信号１０１が
“０”になり、カウンタ４、５が動作可能となる。しか
し、発振回路１の振幅１０２が不十分であるため、バッ
ファ２、インバータ３はアクティブにならない。このた
め、カウンタ４、５は動作しない。

【００３９】時刻Ｔ2 になり、発振回路１の振幅１０２
が十分に大きくなると、バッファ２、インバータ３が動
作し、カウント動作を開始する。発振回路１の振幅１０
２の立ち上がりをバッファ２を介してカウンタ４でカウ
ントし、立ち下がりをインバータ３を介してカウンタ５
でカウントする。つまり、発振の１周期で１回ずつカウ
ントしていく。

【００４０】時刻Ｔ3 において、発振回路１の振幅１０
２がカウンタ４、５のカウント値Ｎ−１までカウント
し、Ｎ−１一致信号１１６が出力される。このことによ
り、発振安定時間の確保が終了したと判定する。Ｎ−１
一致信号１１６により、フリップフロップ２０がセット
されて、許可信号１０９が出力される。この許可信号１
０９により、クロック生成回路８が動作状態となり、内
部回路へクロック１１０、１１１が供給される。

【００４１】時刻Ｔ4 では、カウンタ４、５のカウント
値がＮになることにより、Ｎ値信号１０５が出力され、
カウンタ４、５がリセットされる。このＮ値信号１０５
によりカウンタ４、５はカウント周期Ｎ毎に同期を取る
ことになり、発振が安定している時には、Ｎ−１一致信
号１１６とＮ値信号１０５がカウント周期Ｎの中で１回
ずつ出力される。従って、カウンタ１９はカウント周期
Ｎで１回リセットされるので、フリップフロップ２０が
リセットされることはなく、許可信号１０９を出力し続
ける。

【００４２】時刻Ｔ5 では、カウント周期中で不正な発
振があった場合の動作を示している。カウンタ１９の入
力であるＮ値信号１０５は、カウント周期Ｎ中で必ず１
回出力される。

【００４３】カウンタ１９のリセットはＮ−１一致信号
１１６で行われるが、このＮ−１一致信号１１６は、カ
ウント周期Ｎ中で不正な発振がありカウンタ４、５のカ
ウント値がずれると出力されない。従って、カウント周
期Ｎ中でＮ−１一致信号１１６が出力されない場合に
は、不正発振があったことが検出できる。Ｎ−１一致信
号１１６が出力されない時、カウンタ１９はリセットさ
れずにＮ値信号１０５が入力される。従って、カウンタ
１９の出力が“１”となりフリップフロップ２０がリセ
ットされるため、許可信号１０９が“０”となりクロッ
ク生成回路８は停止状態となって、内部回路へのクロッ
ク１１０、１１１の供給が停止される。

【００４４】上記の実施形態による発振安定回路は、発
振回路の出力を正振と負振とで分け、各々別のカウンタ
でカウントし、所定期間内のカウント値を比較して両者
が一致することにより発振安定時間が確保されたと判断
する。よって、従来のカウンタよりも段数が少なくて済
む。このため、発振安定に至るまでの時間を短縮するこ
とができ、不正発振の検出もできる。このことから、ウ
オッチ・ドッグ・タイマとしての使用も可能である。

【００４５】尚、上述の実施形態は本発明の好適な実施
の一例である。但し、これに限定されるものではなく、
本発明の要旨を逸脱しない範囲内において種々変形実施
が可能である。

【００４６】

【発明の効果】従って、この発明によれば、請求項１記
載の発明により、前記発振装置より出力される発振にお
いて、正振の安定性と負振の安定性とを分割して検査す
ることが可能となり、発振の安定がより検出しやすい発
振安定装置を考案することが可能となる。

【００４７】求項２記載の発明では、請求項１記載の
発振安定回路において、前記発振回路からの発振により
内部回路にクロックを供給するクロック生成回路と、前
記クロック生成回路を制御する判定回路とを有する。

【００４８】従って、この発明によれば、請求項１記載
の発振安定回路において、検出した安定性用いて、物理
的にも時間的にもより効率的に発振安定回路の動作を制
御することが可能となる。

【００４９】また、請求項３記載の発明により、前記発
振回路により発信された電圧波に対し、ある閾値を用い
て振幅の有無を取り扱うことが可能となり、また、前記
発振がアナログ波であれば、それをデジタル的に取り扱
うことも可能となるので、より確実な情報の伝達とより
正確な安定性の検出を可能する。

【００５０】また、請求項４記載の発明により、検出レ
ベルを変えることで、発振において最低限必要な振幅を
設定することが可能となるので、より操作者の意図に準
した発振安定回路を提供することが可能となる。

【００５１】また、請求項５記載の発明により、請求項
１から４の何れかに記載の発振安定回路において、ある
定められたＮ周期毎に前記正振数計数回路と負振数計数
回路の同期性を得ることが可能となる発振安定回路を提
供することが可能となる。

【００５２】また、請求項６記載の発明により、発振安
定時間の確保を、従来の様に経験的に求められた十分長
い時間に設定する必要がなく、より短い時間で内部回路
にクロックの供給が可能となる発振安定回路を提供する
ことが可能となる。

【００５３】また、請求項７記載の発明により、請求項
１から６の何れかに記載の発振安定回路において、何ら
かの影響で安定した発振を供給出来ない場合に対し、短
い時間でクロックの供給を停止することが可能となり、
内部回路への影響を最小限に抑えることが可能な発振安
定回路を提供することが可能となる。

【図面の簡単な説明】

【図１】本発明の発振安定回路の実施形態を示す回路ブ
ロック構成図である。

【図２】図１の判定回路７の内部構成例を示した回路図
である。

【図３】主要構成部の動作例を示すタイミング図であ
る。

【図４】従来例１の発振安定回路の構成例を示すブロッ
ク図である。

【図５】従来例２の発振安定回路の構成例を示すブロッ
ク図である。

【図６】従来例２の動作例を説明するためのタイミング
波形図である。

【図７】図６のタイミング波形との関連を示す回路図で
ある。

【符号の説明】

１発振回路２バッファ３インバータ４、５カウンタ６ＯＲゲート７判定回路８クロック生成回路９、１０インバータ１１〜１５ＡＮＤゲート１６〜１８ＯＲゲート１９カウンタ２０セットリセットフリップフロップ１０１リセット信号１０２発振回路出力１０３バッファの出力１０４インバータの出力１０５Ｎ値信号１０７、１０８カウンタのビット出力１０９許可信号１１０、１１１内部回路へ出力されるクロック１１２、１１３カウント値Ｎ−１のデコード信号１１４、１１５カウント値Ｎのデコード信号１１６Ｎ−１一致信号２０１発振回路２０２シュミット・トリガ・インバ−タ２０３カウンタ２０４クロック生成回路３０１発振回路３０２シュミット・トリガ・インバ−タ３０３インバ−タ３０４ＥＸＯＲゲ−ト３０５計数クロック生成回路３０６アップ／ダウン・カウンタ３０７、３０８フリップフロップ回路３０９クロック発生回路

Claims

【特許請求の範囲】

【請求項１】所定の発信回路の出力信号の正振幅を検
出する正振幅検出回路と、前記出力信号の負振幅を検出する負振幅検出回路と、前記正振幅検出回路が検出した出力信号数をカウントす
る正振数計数回路と、前記負振幅検出回路が検出した出力信号数をカウントす
る負振数計数回路と、前記正振数計数回路がカウントした正振カウント数と前
記負振数計数回路がカウントした負振カウント数との同
一性を比較する判定回路とを有することを特徴とする発
振安定回路。
【請求項２】請求項１記載の発振安定回路において、前記発振回路からの発振により内部回路にクロックを供
給するクロック生成回路と、前記クロック生成回路を制御する判定回路とを有するこ
とを特徴とする発振安定回路。
【請求項３】請求項１または２記載の発振安定回路に
おいて、前記正振検出回路がバッファ回路を用いて構成され、前記負振検出回路がインバ−タ回路を用いて構成されて
いることを特徴とする発振安定回路。
【請求項４】請求項１から３の何れかに記載の発振安
定回路において、前記正振検出回路の検出レベルはＶＤＤ側にシフトし、前記負振検出回路の検出レベルはＧＮＤ側にシフトする
構成を持つことを特徴とする発振安定回路。
【請求項５】請求項１から４の何れかに記載の発振安
定回路において、前記判定回路は同期性を比較するために、前記正振数計
数回路と負振数計数回路とへ、ある定められたＮ周期
（Ｎは２以上の自然数）毎にリセットをかけ、同期を図
る手段を有することを特徴とする発振安定回路。
【請求項６】請求項１から５の何れかに記載の発振安
定回路において、前記判定回路に入力された、前記正振数計数回路と前記
負振数計数回路との計測値に、共にある値Ｍを定めて発
振安定時間の確保を判定することを特徴とする発振安定
回路。
【請求項７】請求項１から６の何れかに記載の発振安
定回路において、前記正振数計数回路と前記負振数計数回路とにより計測
された値が、共にある定められた値Ｍである場合は、ク
ロック生成回路に対し、内部回路へのクロックの供給を
許可する許可信号を出力し、前記正振数計数回路と前記
負振数計数回路とにより計測された値が、共にある定め
られた値Ｍでない場合は、クロック生成回路に対し、内
部回路へのクロックの供給を許可しない不許可信号を出
力する判別回路を有することを特徴とする発振安定回
路。