JP2776772B2 - 発振制御回路 - Google Patents
発振制御回路Info
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- JP2776772B2 JP2776772B2 JP7251570A JP25157095A JP2776772B2 JP 2776772 B2 JP2776772 B2 JP 2776772B2 JP 7251570 A JP7251570 A JP 7251570A JP 25157095 A JP25157095 A JP 25157095A JP 2776772 B2 JP2776772 B2 JP 2776772B2
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は発振制御回路に関
し、特にＣＰＵに対してシステムクロックを供給する水
晶発振回路に対応して、当該水晶発振回路の発振起動時
の立ち上がりを促進する発振制御回路に関する。
し、特にＣＰＵに対してシステムクロックを供給する水
晶発振回路に対応して、当該水晶発振回路の発振起動時
の立ち上がりを促進する発振制御回路に関する。
【０００２】
【従来の技術】従来、マイクロコンピュータのＣＰＵに
対するクロック信号生成手段としては、水晶発振回路の
発振周波数が、当該水晶発振回路に供給される電源電圧
が一定に保持されている状態においては極めて安定して
いるために、通常、この水晶発振回路がクロック供給源
としてよく利用されている。しかしながら、当該水晶発
振回路においては、電源電圧が供給されて発振が開始さ
れても、その発振周波数が安定した状態に到達するまで
には長い時間がかかり、この間においては、ＣＰＵによ
る命令の実行が不可能な状態になるという問題がある。
対するクロック信号生成手段としては、水晶発振回路の
発振周波数が、当該水晶発振回路に供給される電源電圧
が一定に保持されている状態においては極めて安定して
いるために、通常、この水晶発振回路がクロック供給源
としてよく利用されている。しかしながら、当該水晶発
振回路においては、電源電圧が供給されて発振が開始さ
れても、その発振周波数が安定した状態に到達するまで
には長い時間がかかり、この間においては、ＣＰＵによ
る命令の実行が不可能な状態になるという問題がある。
【０００３】この問題に対する対応策として、従来のマ
イクロコンピュータにおいては、例えば、特開平４ー１
５８４１９号公報に開示されているように、水晶発振子
による水晶発振回路の発振動作を補助するために発振制
御回路が設けられている。この発振制御回路の構成は、
図１１（ａ）に示されるとうりであり、当該発振制御回
路４２は、マイクロコンピュータの外付きの水晶発振子
４８に接続されて、ＣＰＵに対するクロック信号を生成
する水晶発振回路４３と、同じくマイクロコンピュータ
の外付きの容量４９および抵抗５０に接続されて、同様
にマイクロコンピュータのクロック信号を生成するＣＲ
発振回路４４と、水晶発振回路４３およびＣＲ発振回路
４４の発振動作の許可／停止を制御するリセット回路４
５と、ＣＰＵに対するクロック信号供給源として、これ
らの水晶発振回路４３およびＣＲ発振回路４４の内の一
方の発振出力信号を切替え選択して出力するクロック切
替回路４６と、ＣＲ発振回路４４において生成されたク
ロック信号をカウントして出力するタイマ４７と、クロ
ック切替回路４６の動作を制御するフリップフロップ４
８とを備えて構成される。また、水晶発振回路４３の内
部構成は、その１例が図１１（ｂ）に示されているとう
りであり、外部の水晶発振子４８に接続されて、抵抗５
１と、ＮＡＮＤ回路５２と、インバータ５３とを備えて
構成される。
イクロコンピュータにおいては、例えば、特開平４ー１
５８４１９号公報に開示されているように、水晶発振子
による水晶発振回路の発振動作を補助するために発振制
御回路が設けられている。この発振制御回路の構成は、
図１１（ａ）に示されるとうりであり、当該発振制御回
路４２は、マイクロコンピュータの外付きの水晶発振子
４８に接続されて、ＣＰＵに対するクロック信号を生成
する水晶発振回路４３と、同じくマイクロコンピュータ
の外付きの容量４９および抵抗５０に接続されて、同様
にマイクロコンピュータのクロック信号を生成するＣＲ
発振回路４４と、水晶発振回路４３およびＣＲ発振回路
４４の発振動作の許可／停止を制御するリセット回路４
５と、ＣＰＵに対するクロック信号供給源として、これ
らの水晶発振回路４３およびＣＲ発振回路４４の内の一
方の発振出力信号を切替え選択して出力するクロック切
替回路４６と、ＣＲ発振回路４４において生成されたク
ロック信号をカウントして出力するタイマ４７と、クロ
ック切替回路４６の動作を制御するフリップフロップ４
８とを備えて構成される。また、水晶発振回路４３の内
部構成は、その１例が図１１（ｂ）に示されているとう
りであり、外部の水晶発振子４８に接続されて、抵抗５
１と、ＮＡＮＤ回路５２と、インバータ５３とを備えて
構成される。
【０００４】この発振制御回路４２においては、リセッ
ト回路４５より出力される発振許可信号Ｓ3 により、水
晶発振回路４３およびＣＲ発振回路４４における発振が
開始され、同時に、発振許可信号Ｓ3 が入力されるフリ
ップフロップ４８からは、クロック切替回路４６に対し
て切替信号Ｓ4 が送られて、これにより、クロック切替
回路４６においては、ＣＰＵに対するクロック供給源と
して、ＣＲ発振回路４４において生成されて出力される
クロック信号Ｓ11が選択されて出力されるとともに、タ
イマ４７においては、ＣＲ発振回路４４において生成さ
れて入力されるクロック信号Ｓ11のカウントが開始され
る。タイマ４７においては、予め設定されている水晶発
振回路４３の発振安定時間に対応する値がカウントされ
ると、カウント終了信号Ｓ20が出力されてフリップフロ
ップ４８に入力される。フリップフロップ４８において
は、このカウント終了信号Ｓ20の入力を受けて、水晶発
振回路４３の周波数安定時間が経過したことを示す信号
Ｓ4 が出力され、クロック切替回路４６に入力される。
クロック切替回路４６においては、この信号Ｓ4 の入力
により、ＣＲ発振回路４４において生成されて入力され
るクロック信号Ｓ11に代わって、水晶発振回路４３にお
いて生成されて入力されるクロック信号Ｓ1が、クロッ
ク信号供給源として切替えられ、クロック信号Ｃ1 とし
て外部に出力される。
ト回路４５より出力される発振許可信号Ｓ3 により、水
晶発振回路４３およびＣＲ発振回路４４における発振が
開始され、同時に、発振許可信号Ｓ3 が入力されるフリ
ップフロップ４８からは、クロック切替回路４６に対し
て切替信号Ｓ4 が送られて、これにより、クロック切替
回路４６においては、ＣＰＵに対するクロック供給源と
して、ＣＲ発振回路４４において生成されて出力される
クロック信号Ｓ11が選択されて出力されるとともに、タ
イマ４７においては、ＣＲ発振回路４４において生成さ
れて入力されるクロック信号Ｓ11のカウントが開始され
る。タイマ４７においては、予め設定されている水晶発
振回路４３の発振安定時間に対応する値がカウントされ
ると、カウント終了信号Ｓ20が出力されてフリップフロ
ップ４８に入力される。フリップフロップ４８において
は、このカウント終了信号Ｓ20の入力を受けて、水晶発
振回路４３の周波数安定時間が経過したことを示す信号
Ｓ4 が出力され、クロック切替回路４６に入力される。
クロック切替回路４６においては、この信号Ｓ4 の入力
により、ＣＲ発振回路４４において生成されて入力され
るクロック信号Ｓ11に代わって、水晶発振回路４３にお
いて生成されて入力されるクロック信号Ｓ1が、クロッ
ク信号供給源として切替えられ、クロック信号Ｃ1 とし
て外部に出力される。
【０００５】なお、図１２（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）および（ｇ）は、本従来の実施
形態における動作タイミング図であり、それぞれ、水晶
発振子４８の発振出力波形、水晶発振回路より出力され
るクロック信号Ｓ1 、ＣＲ発振回路４３より出力される
クロック信号Ｓ11、リセット回路４５より出力される発
振許可信号Ｓ3 、フリップフロップ４８より出力される
クロック切替制御信号Ｓ4 、タイマ４７より出力される
カウント出力Ｓ20およびクロック出力信号Ｃ1 を示して
いる、このように、従来の発振制御装置４２において
は、電源投入後のリセットから水晶発振回路４３により
生成されるクロック信号が安定出力されるまでの時間に
おいては、補助的に設けられているＣＲ発振回路４３に
おいて生成されるクロック信号Ｓ1 を、ＣＰＵに供給す
るクロック信号として使用することにより、リセット後
における命令実行開始時間の短縮が図られている。この
ＣＲ発振回路４４は、発振開始からの発振成長時間が極
めて短かいために、特開平４−１５８４１９号公報に見
られるように、一時的なクロック信号供給源として使用
されてはいるが、発振精度が悪いために、それ自身が定
常的なクロック発振源として用いられることはない。
（ｄ）、（ｅ）、（ｆ）および（ｇ）は、本従来の実施
形態における動作タイミング図であり、それぞれ、水晶
発振子４８の発振出力波形、水晶発振回路より出力され
るクロック信号Ｓ1 、ＣＲ発振回路４３より出力される
クロック信号Ｓ11、リセット回路４５より出力される発
振許可信号Ｓ3 、フリップフロップ４８より出力される
クロック切替制御信号Ｓ4 、タイマ４７より出力される
カウント出力Ｓ20およびクロック出力信号Ｃ1 を示して
いる、このように、従来の発振制御装置４２において
は、電源投入後のリセットから水晶発振回路４３により
生成されるクロック信号が安定出力されるまでの時間に
おいては、補助的に設けられているＣＲ発振回路４３に
おいて生成されるクロック信号Ｓ1 を、ＣＰＵに供給す
るクロック信号として使用することにより、リセット後
における命令実行開始時間の短縮が図られている。この
ＣＲ発振回路４４は、発振開始からの発振成長時間が極
めて短かいために、特開平４−１５８４１９号公報に見
られるように、一時的なクロック信号供給源として使用
されてはいるが、発振精度が悪いために、それ自身が定
常的なクロック発振源として用いられることはない。
【０００６】
【発明が解決しようとする課題】上述した従来の発振制
御回路においては、本来使用されるべき水晶発振回路に
おいて使用される水晶発振子を接続するための２本の端
子以外に、ＣＲ発振回路を設けることにより、マイクロ
コンピュータの外部に付加される抵抗と容量とを接続す
るために、２本の端子が別個に必要になるとともに、水
晶発振回路の発振周波数が安定するまでは、クロック信
号供給源として、発振周波数精度の悪いＣＲ発振回路を
使用することになるため、この間におけるＣＰＵ処理の
精度が低下するという欠点がある。
御回路においては、本来使用されるべき水晶発振回路に
おいて使用される水晶発振子を接続するための２本の端
子以外に、ＣＲ発振回路を設けることにより、マイクロ
コンピュータの外部に付加される抵抗と容量とを接続す
るために、２本の端子が別個に必要になるとともに、水
晶発振回路の発振周波数が安定するまでは、クロック信
号供給源として、発振周波数精度の悪いＣＲ発振回路を
使用することになるため、この間におけるＣＰＵ処理の
精度が低下するという欠点がある。
【０００７】また、図１１（ｂ）に示されるような水晶
発振回路を用いる場合には、発振開始時において、当該
水晶発振回路内における発振バッファが、自己バイアス
により増幅器として最も利得の高い状態に設定されてい
るために、その発振成長過程においては、外来電源ノイ
ズ等に対して極めて敏感な状態となっている。図１２
（ａ）に示されるように、上記の外来ノイズの発生する
期間Ｔ5 （図１２（ａ）参照）においては、本来の水晶
発振子の機械的振動特性により規定される発振周期とは
全く異なる振幅のノイズ成分が水晶発振子を介して発生
し、これにより、当該ノイズ成分により周期の乱された
クロック信号が、クロック信号Ｃ1 として外部に出力さ
れることもあり、更に、このようなノイズ成分により、
発振回路における発振成長そのものが阻害され、ノイズ
がなくなってから再度発振成長を開始するという事態、
即ち、発振成長時間Ｔ6 （図１２（ｃ）参照）が変動す
ることもありうるという欠点がある。
発振回路を用いる場合には、発振開始時において、当該
水晶発振回路内における発振バッファが、自己バイアス
により増幅器として最も利得の高い状態に設定されてい
るために、その発振成長過程においては、外来電源ノイ
ズ等に対して極めて敏感な状態となっている。図１２
（ａ）に示されるように、上記の外来ノイズの発生する
期間Ｔ5 （図１２（ａ）参照）においては、本来の水晶
発振子の機械的振動特性により規定される発振周期とは
全く異なる振幅のノイズ成分が水晶発振子を介して発生
し、これにより、当該ノイズ成分により周期の乱された
クロック信号が、クロック信号Ｃ1 として外部に出力さ
れることもあり、更に、このようなノイズ成分により、
発振回路における発振成長そのものが阻害され、ノイズ
がなくなってから再度発振成長を開始するという事態、
即ち、発振成長時間Ｔ6 （図１２（ｃ）参照）が変動す
ることもありうるという欠点がある。
【０００８】更に、従来の発振制御回路においては、水
晶発振の発振成長時間の変動によることなく、ＣＲ発振
回路からのクロック信号の計測値に対応して、一義的に
ＣＰＵのクロック信号供給源を水晶発振回路に切替える
ために、水晶発振回路より出力される成長過程にある不
安定なクロック信号が、期間Ｔ7 （図１２（ｇ）参照）
においてＣＰＵに取り込まれてしまうという事態が生
じ、ＣＰＵにおいて暴走状態が惹起される危惧があると
いう欠点がある。
晶発振の発振成長時間の変動によることなく、ＣＲ発振
回路からのクロック信号の計測値に対応して、一義的に
ＣＰＵのクロック信号供給源を水晶発振回路に切替える
ために、水晶発振回路より出力される成長過程にある不
安定なクロック信号が、期間Ｔ7 （図１２（ｇ）参照）
においてＣＰＵに取り込まれてしまうという事態が生
じ、ＣＰＵにおいて暴走状態が惹起される危惧があると
いう欠点がある。
【０００９】そして更に、ＣＰＵクロック供給源を水晶
発振回路に切替えた後に、何らかの原因により電源電圧
が低下し、水晶発振回路が安定して発振動作を行うこと
ができなくった場合においても、ＣＰＵの暴走状態を惹
起するという欠点がある。
発振回路に切替えた後に、何らかの原因により電源電圧
が低下し、水晶発振回路が安定して発振動作を行うこと
ができなくった場合においても、ＣＰＵの暴走状態を惹
起するという欠点がある。
【００１０】
【課題を解決するための手段】第１の発明の発振制御回
路は、所定のＣＰＵの第１のクロック信号源として水晶
発振回路を備え、当該水晶発振回路の発振起動開始時に
おける発振動作補助手段として、前記ＣＰＵに対する第
２のクロック信号源として機能する自励発振手段を具備
する発振制御回路において、前記発振起動開始時におい
て、前記自励発振手段において生成されて出力される第
２のクロック信号の計数動作を開始し、当該計数値が予
め設定されている時間値に対応して規定される計数値に
到達する度ごとに、所定の計測終了信号を出力する第２
のクロック計数手段と、前記発振起動開始時に、第２の
クロック計数手段より出力される前記計測終了信号の入
力を受けて、前記水晶発振回路において生成されて出力
される第１のクロック信号の計数動作を開始する第１の
クロック計数手段と、前記発振起動開始時に、所定の開
閉切替信号により制御されて、前記第２のクロック信号
を、前記水晶発振回路に接続される水晶発振子に供給し
て、当該水晶発振子の発振を加速することができるよう
に、前記第２のクロック信号の供給回路を接続形成する
とともに、前記第２のクロック計数手段より出力される
前記計測終了信号を介して、前記供給回路の接続を遮断
するように機能する回路開閉手段と、前記第２のクロッ
ク計数手段からの２回目の前記計測終了信号の出力に対
応して、前記第１クロック計数手段の計数値を取込み、
予め設定されている所定の設定値との比較照合を行い、
当該第１のクロック計数手段の計数値が、所定の設定値
の範囲内にある場合には、前記水晶発振回路の発振動作
が安定した状態にあるものと判断し、所定の判断情報を
出力する計数値判断手段と、前記第１のクロック信号お
よび第２のクロック信号を入力し、前記計数値判断手段
より出力される判断情報を介して形成される所定の切替
制御信号により制御されて、当該第１および第２のクロ
ック信号の内の一方のクロック信号を選択して、前記Ｃ
ＰＵに対する動作クロック信号として出力するクロック
切替手段と、を少なくとも備えて構成される。
路は、所定のＣＰＵの第１のクロック信号源として水晶
発振回路を備え、当該水晶発振回路の発振起動開始時に
おける発振動作補助手段として、前記ＣＰＵに対する第
２のクロック信号源として機能する自励発振手段を具備
する発振制御回路において、前記発振起動開始時におい
て、前記自励発振手段において生成されて出力される第
２のクロック信号の計数動作を開始し、当該計数値が予
め設定されている時間値に対応して規定される計数値に
到達する度ごとに、所定の計測終了信号を出力する第２
のクロック計数手段と、前記発振起動開始時に、第２の
クロック計数手段より出力される前記計測終了信号の入
力を受けて、前記水晶発振回路において生成されて出力
される第１のクロック信号の計数動作を開始する第１の
クロック計数手段と、前記発振起動開始時に、所定の開
閉切替信号により制御されて、前記第２のクロック信号
を、前記水晶発振回路に接続される水晶発振子に供給し
て、当該水晶発振子の発振を加速することができるよう
に、前記第２のクロック信号の供給回路を接続形成する
とともに、前記第２のクロック計数手段より出力される
前記計測終了信号を介して、前記供給回路の接続を遮断
するように機能する回路開閉手段と、前記第２のクロッ
ク計数手段からの２回目の前記計測終了信号の出力に対
応して、前記第１クロック計数手段の計数値を取込み、
予め設定されている所定の設定値との比較照合を行い、
当該第１のクロック計数手段の計数値が、所定の設定値
の範囲内にある場合には、前記水晶発振回路の発振動作
が安定した状態にあるものと判断し、所定の判断情報を
出力する計数値判断手段と、前記第１のクロック信号お
よび第２のクロック信号を入力し、前記計数値判断手段
より出力される判断情報を介して形成される所定の切替
制御信号により制御されて、当該第１および第２のクロ
ック信号の内の一方のクロック信号を選択して、前記Ｃ
ＰＵに対する動作クロック信号として出力するクロック
切替手段と、を少なくとも備えて構成される。
【００１１】また、第２の発明の発振制御回路は、所定
のＣＰＵの第１のクロック信号源として水晶発振回路を
備え、当該水晶発振回路の発振起動開始時における発振
動作補助手段として、前記ＣＰＵに対する第２のクロッ
ク信号源として機能する自励発振手段を具備する発振制
御回路において、前記発振起動開始時において、前記自
励発振手段において生成されて出力される第２のクロッ
ク信号の計数動作を開始し、当該計数値が予め設定され
ている時間値に対応して規定される計数値に到達する度
ごとに、所定の計測終了信号を出力する第２のクロック
計数手段と、前記発振起動開始時に、第２のクロック計
数手段より出力される前記計測終了信号の入力を受け
て、前記水晶発振回路において生成されて出力される第
１のクロック信号の計数動作を開始する第１のクロック
計数手段と、前記発振起動開始時に、所定の開閉切替信
号により制御されて、前記第２のクロック信号を、前記
水晶発振回路に接続される水晶発振子に供給して、当該
水晶発振子の発振を加速することができるように、前記
第２のクロック信号の供給回路を接続形成するととも
に、前記第２のクロック計数手段より出力される前記計
測終了信号を介して、前記供給回路の接続を遮断するよ
うに機能する回路開閉手段と、前記第２のクロック計数
手段からの２回目の前記計測終了信号の出力に対応し
て、前記第１クロック計数手段の計数値を取込み、予め
設定されている所定の設定値との比較照合を行い、当該
第１のクロック計数手段の計数値が、所定の設定値の範
囲内にある場合には、前記水晶発振回路の発振動作が安
定した状態にあるものと判断し、所定の判断情報を出力
する計数値判断手段と、供給電源電圧の低下時に当該低
電源電圧レベルを検出し、所定の低電圧検出信号を生成
して出力する低電圧検出手段と、前記第１のクロック信
号および第２のクロック信号を入力し、前記計数値判断
手段より出力される判断情報および前記低電圧検出信号
を介して形成される所定の切替制御信号により制御され
て、当該第１および第２のクロック信号の内の一方のク
ロック信号を選択して、前記ＣＰＵに対する動作クロッ
ク信号として出力するクロック切替手段と、を少なくと
も備えて構成される。
のＣＰＵの第１のクロック信号源として水晶発振回路を
備え、当該水晶発振回路の発振起動開始時における発振
動作補助手段として、前記ＣＰＵに対する第２のクロッ
ク信号源として機能する自励発振手段を具備する発振制
御回路において、前記発振起動開始時において、前記自
励発振手段において生成されて出力される第２のクロッ
ク信号の計数動作を開始し、当該計数値が予め設定され
ている時間値に対応して規定される計数値に到達する度
ごとに、所定の計測終了信号を出力する第２のクロック
計数手段と、前記発振起動開始時に、第２のクロック計
数手段より出力される前記計測終了信号の入力を受け
て、前記水晶発振回路において生成されて出力される第
１のクロック信号の計数動作を開始する第１のクロック
計数手段と、前記発振起動開始時に、所定の開閉切替信
号により制御されて、前記第２のクロック信号を、前記
水晶発振回路に接続される水晶発振子に供給して、当該
水晶発振子の発振を加速することができるように、前記
第２のクロック信号の供給回路を接続形成するととも
に、前記第２のクロック計数手段より出力される前記計
測終了信号を介して、前記供給回路の接続を遮断するよ
うに機能する回路開閉手段と、前記第２のクロック計数
手段からの２回目の前記計測終了信号の出力に対応し
て、前記第１クロック計数手段の計数値を取込み、予め
設定されている所定の設定値との比較照合を行い、当該
第１のクロック計数手段の計数値が、所定の設定値の範
囲内にある場合には、前記水晶発振回路の発振動作が安
定した状態にあるものと判断し、所定の判断情報を出力
する計数値判断手段と、供給電源電圧の低下時に当該低
電源電圧レベルを検出し、所定の低電圧検出信号を生成
して出力する低電圧検出手段と、前記第１のクロック信
号および第２のクロック信号を入力し、前記計数値判断
手段より出力される判断情報および前記低電圧検出信号
を介して形成される所定の切替制御信号により制御され
て、当該第１および第２のクロック信号の内の一方のク
ロック信号を選択して、前記ＣＰＵに対する動作クロッ
ク信号として出力するクロック切替手段と、を少なくと
も備えて構成される。
【００１２】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１３】図１は、本発明の第１の実施形態の発振制
御回路１は、マイクロコンピュータの外付きの水晶発振
子１８に接続されて、ＣＰＵに対するクロック信号Ｓ1
を生成する水晶発振回路２と、一時的にクロック信号発
生用として機能し、クロック信号Ｓ2 を生成する自励発
振回路３と、水晶発振回路２および自励発振回路３の発
振動作の許可／停止を制御する発振制御信号Ｓ3 を出力
するリセット回路４と、水晶発振回路２において生成さ
れたクロック信号Ｓ1 をカウントして出力するタイマ
（１）５と、自励発振回路３において生成されたクロッ
ク信号Ｓ2 をカウントして出力するタイマ（２）６と、
ＡＮＤ回路７および９と、フリップフロップ８および１
１と、判断回路１０と、クロック切替回路１２と、トラ
ンスファゲート１３と、インバータ１５とを備えて構成
される。
御回路１は、マイクロコンピュータの外付きの水晶発振
子１８に接続されて、ＣＰＵに対するクロック信号Ｓ1
を生成する水晶発振回路２と、一時的にクロック信号発
生用として機能し、クロック信号Ｓ2 を生成する自励発
振回路３と、水晶発振回路２および自励発振回路３の発
振動作の許可／停止を制御する発振制御信号Ｓ3 を出力
するリセット回路４と、水晶発振回路２において生成さ
れたクロック信号Ｓ1 をカウントして出力するタイマ
（１）５と、自励発振回路３において生成されたクロッ
ク信号Ｓ2 をカウントして出力するタイマ（２）６と、
ＡＮＤ回路７および９と、フリップフロップ８および１
１と、判断回路１０と、クロック切替回路１２と、トラ
ンスファゲート１３と、インバータ１５とを備えて構成
される。
【００１４】なお、図８は、上記の自励発振回路３の構
成を示す図であり、図８（ａ）は、自励発振回路３をリ
ングオシレータにより構成した場合を示し、図８（ｂ）
は、従来の実施形態の場合と同様に、ＣＲ発振回路によ
り構成した場合を示している。また、図９は、タイマ
（１）５の構成を示す図であるが、この構成内容は、図
には示されていないが、タイマ（２）６の場合において
も全く同様であり、図９に示されるように、四つのフリ
ップフロップ２８、２９、３０および３１により構成さ
れる。以下における本発明の実施形態の動作説明におい
ては、図８におされる自励発振回路３としては、図８
（ａ）に示されるリングオシレータを用いたものとして
説明するものとする。
成を示す図であり、図８（ａ）は、自励発振回路３をリ
ングオシレータにより構成した場合を示し、図８（ｂ）
は、従来の実施形態の場合と同様に、ＣＲ発振回路によ
り構成した場合を示している。また、図９は、タイマ
（１）５の構成を示す図であるが、この構成内容は、図
には示されていないが、タイマ（２）６の場合において
も全く同様であり、図９に示されるように、四つのフリ
ップフロップ２８、２９、３０および３１により構成さ
れる。以下における本発明の実施形態の動作説明におい
ては、図８におされる自励発振回路３としては、図８
（ａ）に示されるリングオシレータを用いたものとして
説明するものとする。
【００１５】また、図２は、この第１の実施形態の動作
手順を示すフローチャートであり、図３（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、
（ｈ）、（ｉ）、（ｊ）、（ｋ）、（ｌ）および（ｍ）
は、本実施形態において、水晶発振回路２が発振安定状
態にある時の各部の動作タイミング図、図４（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、
（ｈ）、（ｉ）、（ｊ）、（ｋ）、（ｌ）および（ｍ）
は、水晶発振回路２が発振不安定状態にある時の各部の
動作タイミング図である。
手順を示すフローチャートであり、図３（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、
（ｈ）、（ｉ）、（ｊ）、（ｋ）、（ｌ）および（ｍ）
は、本実施形態において、水晶発振回路２が発振安定状
態にある時の各部の動作タイミング図、図４（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、
（ｈ）、（ｉ）、（ｊ）、（ｋ）、（ｌ）および（ｍ）
は、水晶発振回路２が発振不安定状態にある時の各部の
動作タイミング図である。
【００１６】図１において、電源投入時点Ｔ0 以後にお
いては、リセット回路４より出力される発振許可信号Ｓ
3 は“Ｈ”レベルにて出力され、水晶発振回路２および
自励発振回路３に入力される。これにより、水晶発振回
路２および自励発振回路（図８（ａ）のリングオシレー
タ）３においては、双方共に発振が開始されて、それぞ
れの発振回路より出力されるクロック信号Ｓ1 およびＳ
2 は、共にクロック切替回路１２に入力されるととも
に、クロック信号Ｓ1 はタイマ（１）５に入力され、ク
ロック信号Ｓ2 は、タイマ（２）６とトランスファゲー
ト１３に入力される。更にクロック信号Ｓ2 は、ＡＮＤ
回路９に対しても反転入力される。一方、“Ｈ”レベル
の発振許可信号Ｓ3 と、判断回路１０より出力される
“Ｌ”レベルの判断回路不一致信号Ｓ6 の入力を受け
て、ＡＮＤ回路７からは“Ｈ”レベルのリセット信号Ｓ
7 が出力され、図９に内部構成が例示されるタイマ
（２）６に入力される。タイマ（２）６に対しては、予
め水晶発振子１４の平均発振安定時間と略々同じ値が最
大値カウント値として設定されており、当該タイマ
（２）６においては、自励発振回路３を形成するリング
オシレータから入力されるクロック信号Ｓ2 のカウント
が開始される。
いては、リセット回路４より出力される発振許可信号Ｓ
3 は“Ｈ”レベルにて出力され、水晶発振回路２および
自励発振回路３に入力される。これにより、水晶発振回
路２および自励発振回路（図８（ａ）のリングオシレー
タ）３においては、双方共に発振が開始されて、それぞ
れの発振回路より出力されるクロック信号Ｓ1 およびＳ
2 は、共にクロック切替回路１２に入力されるととも
に、クロック信号Ｓ1 はタイマ（１）５に入力され、ク
ロック信号Ｓ2 は、タイマ（２）６とトランスファゲー
ト１３に入力される。更にクロック信号Ｓ2 は、ＡＮＤ
回路９に対しても反転入力される。一方、“Ｈ”レベル
の発振許可信号Ｓ3 と、判断回路１０より出力される
“Ｌ”レベルの判断回路不一致信号Ｓ6 の入力を受け
て、ＡＮＤ回路７からは“Ｈ”レベルのリセット信号Ｓ
7 が出力され、図９に内部構成が例示されるタイマ
（２）６に入力される。タイマ（２）６に対しては、予
め水晶発振子１４の平均発振安定時間と略々同じ値が最
大値カウント値として設定されており、当該タイマ
（２）６においては、自励発振回路３を形成するリング
オシレータから入力されるクロック信号Ｓ2 のカウント
が開始される。
【００１７】また、フリップフロップ８においては、Ａ
ＮＤ回路７より出力される“Ｈ”レベルのセット信号Ｓ
7 の入力を受けて、“Ｈ”レベルの開閉器制御信号Ｓ5
が出力され、トランスファゲート１３および判断回路１
０に入力される。トランスファゲート１３においては、
この“Ｈ”レベルの開閉器制御信号Ｓ5 に制御されてそ
の回路が開かれ、自励発振回路３より出力されるクロッ
ク信号Ｓ2 が水晶発振子１４に供給されて、当該水晶発
振子１４の振動の立ち上りが加速される。また、これと
同時に、クロック切替回路１２においては、フリップフ
ロップ１１より出力されるクロック切替制御信号Ｓ4 の
入力により制御され、自励発振回路３より出力されるク
ロック信号Ｓ2 が選択されてクロック信号Ｃ1 として外
部に出力され、ＣＰＵに供給される。
ＮＤ回路７より出力される“Ｈ”レベルのセット信号Ｓ
7 の入力を受けて、“Ｈ”レベルの開閉器制御信号Ｓ5
が出力され、トランスファゲート１３および判断回路１
０に入力される。トランスファゲート１３においては、
この“Ｈ”レベルの開閉器制御信号Ｓ5 に制御されてそ
の回路が開かれ、自励発振回路３より出力されるクロッ
ク信号Ｓ2 が水晶発振子１４に供給されて、当該水晶発
振子１４の振動の立ち上りが加速される。また、これと
同時に、クロック切替回路１２においては、フリップフ
ロップ１１より出力されるクロック切替制御信号Ｓ4 の
入力により制御され、自励発振回路３より出力されるク
ロック信号Ｓ2 が選択されてクロック信号Ｃ1 として外
部に出力され、ＣＰＵに供給される。
【００１８】そして、この間においては、タイマ（２）
６においてはクロック信号Ｓ2 のカウントが行われてお
り、当該カウント値が、前述の水晶発振子１４の平均発
振安定時間と略々同じ値の最大カウント値に到達する
と、タイマ（２）６より１回目の計測終了信号Ｑ3 が
“Ｈ”レベルで出力され、ＡＮＤ回路９およびフリップ
フロップ８に入力される。これを受けて、フリップフロ
ップ８より出力される開閉器制御信号Ｓ5 は、反転され
て“Ｌ”レベルの信号として出力されトランスファゲー
ト１３に送られる。トランスファゲート１３は、“Ｌ”
レベルの開閉器制御信号Ｓ5 の入力を受けて回路が閉じ
られ、水晶発振子１４に対するクロック信号Ｓ2 の供給
が遮断されるとともに、インバータ１５を介して“Ｈ”
レベルの信号がタイマ（１）５に入力されて、タイマ
（１）５においては、水晶発振回路２より出力されるク
ロック信号Ｓ1 のカウントが開始される。こののような
動作状態が継続して行われている間において、タイマ
（２）６におけるクロック信号Ｓ2のカウント値が、再
度、水晶発振子１４の平均発振安定時間と略々同じ値の
最大カウント値に到達すると、２回目の計測終了信号Ｑ
2 が“Ｈ”レベルで出力され、ＡＮＤ回路９を介して
“Ｈ”レベルの判断開始信号Ｓ9 として判断回路１０に
入力される。判断回路１０に対しては、タイマ（１）５
より出力されるクロック信号Ｓ1 のカウント値も入力さ
れており、このタイマ（１）５によるクロック信号Ｓ1
のカウント値と、予め設定されている前記所定値とが比
較照合され、クロック信号Ｓ1 のカウント値が、当該所
定値の設定範囲内の値である場合には、水晶発振回路２
が安定動作状態にあるものと判断され、判断回路一致信
号Ｓ10が一定期間の間“Ｈ”レベルで出力されて、フリ
ップフロップ１１に入力される。これを受けて、フリッ
プフロップ１１より出力されるクロック切替信号Ｓ
4 は、反転されて“Ｈ”レベルの信号として出力されク
ロック切替回路１２に入力される。クロック切替回路１
２においては、“Ｈ”レベルのクロック切替信号Ｓ4 の
入力を受けて、ＣＰＵに対して供給されるクロック信号
として、水晶発振回路２より出力されるクロック信号Ｓ
1 が選択され、クロック信号Ｃ1 として出力される。
６においてはクロック信号Ｓ2 のカウントが行われてお
り、当該カウント値が、前述の水晶発振子１４の平均発
振安定時間と略々同じ値の最大カウント値に到達する
と、タイマ（２）６より１回目の計測終了信号Ｑ3 が
“Ｈ”レベルで出力され、ＡＮＤ回路９およびフリップ
フロップ８に入力される。これを受けて、フリップフロ
ップ８より出力される開閉器制御信号Ｓ5 は、反転され
て“Ｌ”レベルの信号として出力されトランスファゲー
ト１３に送られる。トランスファゲート１３は、“Ｌ”
レベルの開閉器制御信号Ｓ5 の入力を受けて回路が閉じ
られ、水晶発振子１４に対するクロック信号Ｓ2 の供給
が遮断されるとともに、インバータ１５を介して“Ｈ”
レベルの信号がタイマ（１）５に入力されて、タイマ
（１）５においては、水晶発振回路２より出力されるク
ロック信号Ｓ1 のカウントが開始される。こののような
動作状態が継続して行われている間において、タイマ
（２）６におけるクロック信号Ｓ2のカウント値が、再
度、水晶発振子１４の平均発振安定時間と略々同じ値の
最大カウント値に到達すると、２回目の計測終了信号Ｑ
2 が“Ｈ”レベルで出力され、ＡＮＤ回路９を介して
“Ｈ”レベルの判断開始信号Ｓ9 として判断回路１０に
入力される。判断回路１０に対しては、タイマ（１）５
より出力されるクロック信号Ｓ1 のカウント値も入力さ
れており、このタイマ（１）５によるクロック信号Ｓ1
のカウント値と、予め設定されている前記所定値とが比
較照合され、クロック信号Ｓ1 のカウント値が、当該所
定値の設定範囲内の値である場合には、水晶発振回路２
が安定動作状態にあるものと判断され、判断回路一致信
号Ｓ10が一定期間の間“Ｈ”レベルで出力されて、フリ
ップフロップ１１に入力される。これを受けて、フリッ
プフロップ１１より出力されるクロック切替信号Ｓ
4 は、反転されて“Ｈ”レベルの信号として出力されク
ロック切替回路１２に入力される。クロック切替回路１
２においては、“Ｈ”レベルのクロック切替信号Ｓ4 の
入力を受けて、ＣＰＵに対して供給されるクロック信号
として、水晶発振回路２より出力されるクロック信号Ｓ
1 が選択され、クロック信号Ｃ1 として出力される。
【００１９】一方、判断回路１０において、タイマ
（１）５によるクロック信号Ｓ1 のカウント値が、当該
所定値の設定範囲内にない場合には、水晶発振回路２が
発振安定動作状態にはないものと判断され、判断回路１
０より出力される判断回路不一致信号Ｓ6 が一定期間の
間“Ｈ”レベルで出力されて、ＡＮＤ回路７に送られ
る。これにより、ＡＮＤ回路７より出力されるリセット
信号Ｓ7 のレベルは、“Ｈ”→“Ｌ”→“Ｈ”というよ
うに推移して、再度電源投入後と同じ動作状態が繰返し
て実行される。なお、上述の判断回路１０の内部構成
は、図１０に示されるとうりであり、フリップフロップ
３２、３３および３４と、ＥＸＯＲ回路３５、３６およ
び３７と、ＡＮＤ回路３８、３９および４０と、オプシ
ョンスイッチ４１とを備えて構成されており、事前に設
定される判断基準となる所定値としては、水晶発振回路
２の発振安定時間に相当する値が、オプションスイッチ
４１により任意に設定される。
（１）５によるクロック信号Ｓ1 のカウント値が、当該
所定値の設定範囲内にない場合には、水晶発振回路２が
発振安定動作状態にはないものと判断され、判断回路１
０より出力される判断回路不一致信号Ｓ6 が一定期間の
間“Ｈ”レベルで出力されて、ＡＮＤ回路７に送られ
る。これにより、ＡＮＤ回路７より出力されるリセット
信号Ｓ7 のレベルは、“Ｈ”→“Ｌ”→“Ｈ”というよ
うに推移して、再度電源投入後と同じ動作状態が繰返し
て実行される。なお、上述の判断回路１０の内部構成
は、図１０に示されるとうりであり、フリップフロップ
３２、３３および３４と、ＥＸＯＲ回路３５、３６およ
び３７と、ＡＮＤ回路３８、３９および４０と、オプシ
ョンスイッチ４１とを備えて構成されており、事前に設
定される判断基準となる所定値としては、水晶発振回路
２の発振安定時間に相当する値が、オプションスイッチ
４１により任意に設定される。
【００２０】次に、図２のフローチャートと、図３およ
び図４の動作タイミング図を参照して、上記の動作につ
いて敷延して説明する。図３は、水晶発振回路２が発振
安定状態にある時の動作タイミング図である。始めに水
晶発振回路２の平均安定時間を“６”〜“７”とする。
自励発振回路３においては、電源投入とともに、ステッ
プ１０１において、リセット回路４より発振許可信号Ｓ
3 （図３（ａ）参照）が“Ｈ”レベルで出力されて、ス
テップ１０２において水晶発振回路２および自励発振回
路３の発振が開始され、自励発振回路３のリングオシレ
ータよりクロック信号Ｓ2 （図３（ｂ）参照）が生成さ
れて出力される。次いでステップ１０４、１０５および
１０６においては、タイマ（２）６においてクロック信
号Ｓ2 のカウントが開始され、開閉器制御信号Ｓ5 （図
３（ｄ）参照）により制御されて、トランスファゲート
１３を介してクロック信号Ｓ2 が水晶発振子１４に供給
され、当該水晶発振子１４の振動が加速されるととも
に、クロック信号Ｓ2 は、クロック切替回路１２を介し
てクロック信号Ｃ1 として出力され、ＣＰＵに供給され
る。
び図４の動作タイミング図を参照して、上記の動作につ
いて敷延して説明する。図３は、水晶発振回路２が発振
安定状態にある時の動作タイミング図である。始めに水
晶発振回路２の平均安定時間を“６”〜“７”とする。
自励発振回路３においては、電源投入とともに、ステッ
プ１０１において、リセット回路４より発振許可信号Ｓ
3 （図３（ａ）参照）が“Ｈ”レベルで出力されて、ス
テップ１０２において水晶発振回路２および自励発振回
路３の発振が開始され、自励発振回路３のリングオシレ
ータよりクロック信号Ｓ2 （図３（ｂ）参照）が生成さ
れて出力される。次いでステップ１０４、１０５および
１０６においては、タイマ（２）６においてクロック信
号Ｓ2 のカウントが開始され、開閉器制御信号Ｓ5 （図
３（ｄ）参照）により制御されて、トランスファゲート
１３を介してクロック信号Ｓ2 が水晶発振子１４に供給
され、当該水晶発振子１４の振動が加速されるととも
に、クロック信号Ｓ2 は、クロック切替回路１２を介し
てクロック信号Ｃ1 として出力され、ＣＰＵに供給され
る。
【００２１】そして、ステップ１０７において、タイマ
（２）６におけるクロック信号Ｓ2の１回目のカウント
が終了したか否かが判定され、終了していない場合には
再度ステップ１０７に戻り、タイマ（２）６によるカウ
ント値が“８”になる時点において、カウントが終了し
ていると判定される場合には、ステップ１０８において
タイマ（２）６における第１回の終了信号Ｑ3 が“Ｈ”
レベルにて出力され、これを受けて、ステップ１０９、
１１０および１１１においては、タイマ（２）６におい
て２回目のカウントが開始されるとともに、タイマ
（１）５において自己発振によるクロック信号Ｓ1 のカ
ウントが開始され、開閉器制御信号Ｓ5 により制御され
て、トランスファゲート１３の回路が閉じられてクロッ
ク信号Ｓ2 の水晶発振子１４に対する供給は終了する。
次いで、ステップ１１２においては、タイマ（２）６に
おけるクロック信号Ｓ2 の２回目のカウントが終了した
か否かが判定され、終了していない場合には再度ステッ
プ１１２に戻り、またタイマ（２）６によるクロック信
号Ｓ2 のカウント値が“１５”になって、２回目のカウ
ントが終了していると判定される場合には、ステップ１
１３に移行し、ステップ１１３において、タイマ（１）
５のカウント値が判断回路１０に取込まれて、当該判断
回路１０においては、タイマ（１）５によるカウント出
力の値が判断される。ステップ１１４においては、判断
回路１０において、タイマ（１）５によるカウント値が
所定値、即ち“６”〜“７”の間にあるか否かが判定さ
れて、その範囲（“６”〜“７”）内にないものと判定
される場合には、ステップ１１８に移行し、判断回路１
０からは判断回路不一致信号Ｓ6 が出力されてＡＮＤ回
路７に送られ、動作手順としては、ステップ１０３に戻
り、再度ステップ１０３以降の動作手順が行われる。ま
たステップ１１４において、タイマ（１）５によるカウ
ント出力値が所定値、即ち“６”〜“７”の範囲内にあ
るものと判定される場合には、ステップ１１５、１１６
および１１７において、タイマ（１）５およびタイマ
（２）６におけるカウント動作が終了となるとともに、
判断回路１０より判断回路一致信号Ｓ10（図３（ｈ）参
照）が出力され、フリップフロップ１１を介して、クロ
ック切替制御信号Ｓ4 （図３（ｍ）参照）が、“Ｈ”レ
ベルの信号としてクロック切替回路１２に入力される。
そして、ステップ１１９においては、クロック切替回路
１２において、上記のクロック切替制御信号Ｓ4 により
制御されて、水晶発振回路２より出力されるクロック信
号Ｓ1 が選択され、クロック信号Ｃ1 として出力され
る。
（２）６におけるクロック信号Ｓ2の１回目のカウント
が終了したか否かが判定され、終了していない場合には
再度ステップ１０７に戻り、タイマ（２）６によるカウ
ント値が“８”になる時点において、カウントが終了し
ていると判定される場合には、ステップ１０８において
タイマ（２）６における第１回の終了信号Ｑ3 が“Ｈ”
レベルにて出力され、これを受けて、ステップ１０９、
１１０および１１１においては、タイマ（２）６におい
て２回目のカウントが開始されるとともに、タイマ
（１）５において自己発振によるクロック信号Ｓ1 のカ
ウントが開始され、開閉器制御信号Ｓ5 により制御され
て、トランスファゲート１３の回路が閉じられてクロッ
ク信号Ｓ2 の水晶発振子１４に対する供給は終了する。
次いで、ステップ１１２においては、タイマ（２）６に
おけるクロック信号Ｓ2 の２回目のカウントが終了した
か否かが判定され、終了していない場合には再度ステッ
プ１１２に戻り、またタイマ（２）６によるクロック信
号Ｓ2 のカウント値が“１５”になって、２回目のカウ
ントが終了していると判定される場合には、ステップ１
１３に移行し、ステップ１１３において、タイマ（１）
５のカウント値が判断回路１０に取込まれて、当該判断
回路１０においては、タイマ（１）５によるカウント出
力の値が判断される。ステップ１１４においては、判断
回路１０において、タイマ（１）５によるカウント値が
所定値、即ち“６”〜“７”の間にあるか否かが判定さ
れて、その範囲（“６”〜“７”）内にないものと判定
される場合には、ステップ１１８に移行し、判断回路１
０からは判断回路不一致信号Ｓ6 が出力されてＡＮＤ回
路７に送られ、動作手順としては、ステップ１０３に戻
り、再度ステップ１０３以降の動作手順が行われる。ま
たステップ１１４において、タイマ（１）５によるカウ
ント出力値が所定値、即ち“６”〜“７”の範囲内にあ
るものと判定される場合には、ステップ１１５、１１６
および１１７において、タイマ（１）５およびタイマ
（２）６におけるカウント動作が終了となるとともに、
判断回路１０より判断回路一致信号Ｓ10（図３（ｈ）参
照）が出力され、フリップフロップ１１を介して、クロ
ック切替制御信号Ｓ4 （図３（ｍ）参照）が、“Ｈ”レ
ベルの信号としてクロック切替回路１２に入力される。
そして、ステップ１１９においては、クロック切替回路
１２において、上記のクロック切替制御信号Ｓ4 により
制御されて、水晶発振回路２より出力されるクロック信
号Ｓ1 が選択され、クロック信号Ｃ1 として出力され
る。
【００２２】また、図４は、水晶発振回路２が発振不安
定状態にある時の動作タイミング図である。なお、この
場合の動作手順は図２と同様である。クロック信号Ｓ2
（図４（ｂ）参照）のカウント値（図４（ｈ）参照）が
“８”になるまでの動作タイミング図については、図３
に示される場合と同様である。ステップ１１２におい
て、タイマ（２）６におけるクロック信号Ｓ2 の２回目
のカウント値が“１５”となり、当該２回目のカウント
が終了していると判定される場合には、判断回路１０に
おいて、タイマ（１）５によるカウント値の判定が行わ
れるが、この場合においては、タイマ（１）５のカウン
ト値が“６”〜“７”の範囲内にはないために、判断回
路１０からは判断不一致信号Ｓ6 が出力されてＡＮＤ回
路７に入力され、これにより、ＡＮＤ回路７からは
“Ｈ”レベルのリセット信号Ｓ7 が出力されてタイマ
（２）６に入力され、再度自励発振回路３から出力され
るクロック信号Ｓ2 がトランスファゲート１３を介して
水晶発発振子１４に供給されて、その発振出力を加速さ
せる。
定状態にある時の動作タイミング図である。なお、この
場合の動作手順は図２と同様である。クロック信号Ｓ2
（図４（ｂ）参照）のカウント値（図４（ｈ）参照）が
“８”になるまでの動作タイミング図については、図３
に示される場合と同様である。ステップ１１２におい
て、タイマ（２）６におけるクロック信号Ｓ2 の２回目
のカウント値が“１５”となり、当該２回目のカウント
が終了していると判定される場合には、判断回路１０に
おいて、タイマ（１）５によるカウント値の判定が行わ
れるが、この場合においては、タイマ（１）５のカウン
ト値が“６”〜“７”の範囲内にはないために、判断回
路１０からは判断不一致信号Ｓ6 が出力されてＡＮＤ回
路７に入力され、これにより、ＡＮＤ回路７からは
“Ｈ”レベルのリセット信号Ｓ7 が出力されてタイマ
（２）６に入力され、再度自励発振回路３から出力され
るクロック信号Ｓ2 がトランスファゲート１３を介して
水晶発発振子１４に供給されて、その発振出力を加速さ
せる。
【００２３】次に、本発明の第２の実施形態について説
明する。図５は、第２の実施形態の構成を示すブロック
図であり、本実施形態の発振制御回路１は、マイクロコ
ンピュータの外付きの水晶発振子１４に接続されて、Ｃ
ＰＵに対するクロック信号Ｓ1 を生成する水晶発振回路
２と、一時的にクロック信号発生用として機能し、クロ
ック信号Ｓ2 を生成する自励発振回路３と、水晶発振回
路２および自励発振回路３の発振動作の許可／停止を制
御する発振制御信号Ｓ3 を出力するリセット回路４と、
水晶発振回路２において生成されたクロック信号Ｓ1 を
カウントして出力するタイマ（１）５と、自励発振回路
３において生成されたクロック信号Ｓ2をカウントして
出力するタイマ（２）６と、ＡＮＤ回路７、９および１
７と、判断回路１０と、フリップフロップ８および１１
と、クロック切替回路１２と、トランスファゲート１３
と、インバータ１５と、低電圧検出回路１６とを備えて
構成される。図１との対比により明らかなように、本実
施形態においては、第１の実施形態に、新たに低電圧検
出回路１６とＡＮＤ回路１７が付加されており、この低
電圧検出回路１６より出力される低電圧検出信号ａ1 に
よっても、クロック切替回路１２を介して、クロック信
号Ｓ1 およびクロック信号Ｓ2 の切替え選択を行うこと
ができる点に特徴がある。新たに付加された低電圧検出
回路１６は既知の回路であり、当該回路については様々
の回路が一般化されているので、本実施形態において
は、その内部構成については説明を省略する。なお、こ
の低電圧検出回路１６の機能上の特性としては、水晶発
振回路２の発振動作が不安定な状態となる電源電圧より
も、少し高目の電源電圧で出力されるように設計され
る。
明する。図５は、第２の実施形態の構成を示すブロック
図であり、本実施形態の発振制御回路１は、マイクロコ
ンピュータの外付きの水晶発振子１４に接続されて、Ｃ
ＰＵに対するクロック信号Ｓ1 を生成する水晶発振回路
２と、一時的にクロック信号発生用として機能し、クロ
ック信号Ｓ2 を生成する自励発振回路３と、水晶発振回
路２および自励発振回路３の発振動作の許可／停止を制
御する発振制御信号Ｓ3 を出力するリセット回路４と、
水晶発振回路２において生成されたクロック信号Ｓ1 を
カウントして出力するタイマ（１）５と、自励発振回路
３において生成されたクロック信号Ｓ2をカウントして
出力するタイマ（２）６と、ＡＮＤ回路７、９および１
７と、判断回路１０と、フリップフロップ８および１１
と、クロック切替回路１２と、トランスファゲート１３
と、インバータ１５と、低電圧検出回路１６とを備えて
構成される。図１との対比により明らかなように、本実
施形態においては、第１の実施形態に、新たに低電圧検
出回路１６とＡＮＤ回路１７が付加されており、この低
電圧検出回路１６より出力される低電圧検出信号ａ1 に
よっても、クロック切替回路１２を介して、クロック信
号Ｓ1 およびクロック信号Ｓ2 の切替え選択を行うこと
ができる点に特徴がある。新たに付加された低電圧検出
回路１６は既知の回路であり、当該回路については様々
の回路が一般化されているので、本実施形態において
は、その内部構成については説明を省略する。なお、こ
の低電圧検出回路１６の機能上の特性としては、水晶発
振回路２の発振動作が不安定な状態となる電源電圧より
も、少し高目の電源電圧で出力されるように設計され
る。
【００２４】また、図６は、本実施形態において、電源
電圧が低下し、水晶発振回路２の発振が不安定になる時
の本実施形態の動作手順を示すフローチャートであり、
図７（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）
および（ｇ）は、本実施形態において、水晶発振回路２
が発振安定状態にある時の各部の動作タイミング図であ
る。
電圧が低下し、水晶発振回路２の発振が不安定になる時
の本実施形態の動作手順を示すフローチャートであり、
図７（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）
および（ｇ）は、本実施形態において、水晶発振回路２
が発振安定状態にある時の各部の動作タイミング図であ
る。
【００２５】以下においては、説明の重複を避けるため
に、本実施形態の第１の実施形態と異なる点に主眼をお
いて説明するものとする。
に、本実施形態の第１の実施形態と異なる点に主眼をお
いて説明するものとする。
【００２６】図５および図６において、電源電圧投入後
において、ステップ２０１において水晶発振回路２の発
振動作が安定状態になると、ステップ２０２において、
フリップフロップ１１より出力されるクロック切替信号
Ｓ4 は“Ｈ”レベルで出力され、これを受けてクロック
切替回路１２からは、水晶発振回路２より出力されたク
ロック信号Ｓ1 （図７（ｃ）参照）が選択されて出力さ
れ、クロック信号Ｃ1（図７（ｇ）参照）としてＣＰＵ
に供給される。この動作については、前述の第１の実施
形態の場合と同様である。この状態において外部から供
給される電源電圧（図７（ａ）参照）が低下し、水晶発
振回路２が安定して発振状態を維持することができなく
なる電源電圧の近くにまで低下すると（図７（ａ）にお
いて、ｄ点に対応する）、ステップ２０３において、低
電圧検出回路１６が作動して当該電源電圧低下が検出さ
れ、ステップ２０４においては、低電圧検出回路１６か
ら低電圧検出信号ａ1 （図７（ｅ）参照）が“Ｈ”レベ
ルで出力されてＡＮＤ回路１７に入力される。ＡＮＤ回
路１７においては、フリップフロップ１１より出力され
るクロック切替信号Ｓ4 と低電圧検出信号ａ1 との論理
積がとられ、“Ｌ”レベルのクロック切替信号ａ2 （図
７（ｆ）参照）が出力されてクロック切替回路１２に入
力される。これにより、ステップ２０５においては、
“Ｌ”レベルのクロック切替信号ａ2 により制御され
て、クロック切替回路１２により自励発振回路３より出
力されるクロック信号Ｓ2 （図７（ｄ）参照）が選択さ
れて、クロック信号Ｃ1 （図７（ｇ）参照）として出力
されＣＰＵに供給される。即ち、電源電圧低下により水
晶発振回路の発振動作が不安定な状態になる場合には、
自励発振回路３より出力されるクロック信号Ｓ2 が自動
的に選択されて、ＣＰＵに供給される。
において、ステップ２０１において水晶発振回路２の発
振動作が安定状態になると、ステップ２０２において、
フリップフロップ１１より出力されるクロック切替信号
Ｓ4 は“Ｈ”レベルで出力され、これを受けてクロック
切替回路１２からは、水晶発振回路２より出力されたク
ロック信号Ｓ1 （図７（ｃ）参照）が選択されて出力さ
れ、クロック信号Ｃ1（図７（ｇ）参照）としてＣＰＵ
に供給される。この動作については、前述の第１の実施
形態の場合と同様である。この状態において外部から供
給される電源電圧（図７（ａ）参照）が低下し、水晶発
振回路２が安定して発振状態を維持することができなく
なる電源電圧の近くにまで低下すると（図７（ａ）にお
いて、ｄ点に対応する）、ステップ２０３において、低
電圧検出回路１６が作動して当該電源電圧低下が検出さ
れ、ステップ２０４においては、低電圧検出回路１６か
ら低電圧検出信号ａ1 （図７（ｅ）参照）が“Ｈ”レベ
ルで出力されてＡＮＤ回路１７に入力される。ＡＮＤ回
路１７においては、フリップフロップ１１より出力され
るクロック切替信号Ｓ4 と低電圧検出信号ａ1 との論理
積がとられ、“Ｌ”レベルのクロック切替信号ａ2 （図
７（ｆ）参照）が出力されてクロック切替回路１２に入
力される。これにより、ステップ２０５においては、
“Ｌ”レベルのクロック切替信号ａ2 により制御され
て、クロック切替回路１２により自励発振回路３より出
力されるクロック信号Ｓ2 （図７（ｄ）参照）が選択さ
れて、クロック信号Ｃ1 （図７（ｇ）参照）として出力
されＣＰＵに供給される。即ち、電源電圧低下により水
晶発振回路の発振動作が不安定な状態になる場合には、
自励発振回路３より出力されるクロック信号Ｓ2 が自動
的に選択されて、ＣＰＵに供給される。
【００２７】
【発明の効果】以上説明したように、本発明は、ＣＰＵ
にクロック信号を供給する水晶発振回路に対応する発振
制御回路に適用されて、電源電圧投入後、当該水晶発振
回路が安定した発振動作状態になるまでの間において、
補助的に設けられる発振回路手段を前記ＣＰＵに対する
クロック供給手段として用いるとともに、当該発振回路
手段より出力されるクロック信号を、前記水晶発振回路
の水晶発振子に供給して水晶発振子の発振を加速するこ
とにより、水晶発振回路における発振動作が安定するす
るまでの期間を短縮することが可能となり、電源投入時
またはリセット解除時等における、ＣＰＵによる命令実
行開始時のプログラムの誤動作を低減することができる
という効果がある。
にクロック信号を供給する水晶発振回路に対応する発振
制御回路に適用されて、電源電圧投入後、当該水晶発振
回路が安定した発振動作状態になるまでの間において、
補助的に設けられる発振回路手段を前記ＣＰＵに対する
クロック供給手段として用いるとともに、当該発振回路
手段より出力されるクロック信号を、前記水晶発振回路
の水晶発振子に供給して水晶発振子の発振を加速するこ
とにより、水晶発振回路における発振動作が安定するす
るまでの期間を短縮することが可能となり、電源投入時
またはリセット解除時等における、ＣＰＵによる命令実
行開始時のプログラムの誤動作を低減することができる
という効果がある。
【００２８】また、ＣＰＵに対するクロック供給源を、
前記発振回路手段より水晶発振回路に切替える前の段階
において、水晶発振回路において生成されたクロック信
号をカウントして、確実に当該水晶発振回路が発振した
ことを確認することができるために、ＣＰＵの暴走によ
るプログラム誤動作が発生する確率を減少させることが
できるという効果がある。
前記発振回路手段より水晶発振回路に切替える前の段階
において、水晶発振回路において生成されたクロック信
号をカウントして、確実に当該水晶発振回路が発振した
ことを確認することができるために、ＣＰＵの暴走によ
るプログラム誤動作が発生する確率を減少させることが
できるという効果がある。
【００２９】更に、低電圧検出回路を設けることによ
り、水晶発振回路が安定に発振動作することが不可能と
なる電源電圧を検出して、ＣＰＵに対するクロック供給
源として、水晶発振回路を前記補助的な発振回路手段に
切替えることにより、ＣＰＵにおける暴走状態を防止す
ることができるとともに、低電源電圧時における動作が
可能になるという効果がある。
り、水晶発振回路が安定に発振動作することが不可能と
なる電源電圧を検出して、ＣＰＵに対するクロック供給
源として、水晶発振回路を前記補助的な発振回路手段に
切替えることにより、ＣＰＵにおける暴走状態を防止す
ることができるとともに、低電源電圧時における動作が
可能になるという効果がある。
【００３０】更に波及効果として、低電圧時においても
動作可能な前記発振回路手段を、ＣＰＵと同一の半導体
基板上に形成することにより、より低コスト化、低消費
電力化を図ることができるという効果がある。
動作可能な前記発振回路手段を、ＣＰＵと同一の半導体
基板上に形成することにより、より低コスト化、低消費
電力化を図ることができるという効果がある。
【図１】本発明の第１の実施形態の構成を示すブロック
図である。
図である。
【図２】第１の実施形態における動作手順を示すフロー
チャートである。
チャートである。
【図３】第１の実施形態における水晶発振回路の発振動
作安定時の動作タイミング図である。
作安定時の動作タイミング図である。
【図４】第１の実施形態における水晶発振回路の発振動
作不安定時の動作タイミング図である。
作不安定時の動作タイミング図である。
【図５】本発明の第２の実施形態の構成を示すブロック
図である。
図である。
【図６】第２の実施形態における電源電圧低下時の動作
手順を示すフローチャートである。
手順を示すフローチャートである。
【図７】第２の実施形態における電源電圧低下時の動作
タイミング図である。
タイミング図である。
【図８】自励発振回路の構成を示す回路図である。
【図９】タイマ（１）の構成を示す回路図である。
【図１０】判断回路の構成を示す回路図である。
【図１１】従来の実施形態の構成を示すブロック図であ
る。
る。
【図１２】従来の実施形態における外来ノイズの影響時
の動作タイミング図である。
の動作タイミング図である。
１、４２ 発振制御回路 ２、４３ 水晶発振回路 ３ 自励発振回路 ４、４５ リセット回路 ５ タイマ（１） ６ タイマ（２） ７、９、１７、３８〜４０ ＡＮＤ回路 ８、１１、２８〜３４、４８ フリップフロップ １０ 判断回路 １２、４６ クロック切替回路 １３ トランスファゲート １４、４８ 水晶発振子 １５、１８〜２０、２２、２５、２７、５３ インバ
ータ １６ 低電圧検出回路 ２１、２６、５１ ＮＡＮＤ回路 ２３、５０、５２ 抵抗 ２４、４９ 容量 ３５〜３７ ＥＸＯＲ回路 ４０ オプションスイッチ ４４ ＣＲ発振回路 ４７ タイマ
ータ １６ 低電圧検出回路 ２１、２６、５１ ＮＡＮＤ回路 ２３、５０、５２ 抵抗 ２４、４９ 容量 ３５〜３７ ＥＸＯＲ回路 ４０ オプションスイッチ ４４ ＣＲ発振回路 ４７ タイマ
フロントページの続き (56)参考文献 特開 平４−326802（ＪＰ，Ａ) 特開 平５−75343（ＪＰ，Ａ) 特開 平４−177516（ＪＰ，Ａ) 特開 平４−158419（ＪＰ，Ａ) 実開 昭63−187412（ＪＰ，Ｕ) 実開 昭63−84634（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03B 5/30 - 5/42 G06F 1/04
Claims (2)
- 【請求項１】 所定のＣＰＵの第１のクロック信号源と
して水晶発振回路を備え、当該水晶発振回路の発振起動
開始時における発振動作補助手段として、前記ＣＰＵに
対する第２のクロック信号源として機能する自励発振手
段を具備する発振制御回路において、 前記発振起動開始時において、前記自励発振手段におい
て生成されて出力される第２のクロック信号の計数動作
を開始し、当該計数値が予め設定されている時間値に対
応して規定される計数値に到達する度ごとに、所定の計
測終了信号を出力する第２のクロック計数手段と、 前記発振起動開始時に、第２のクロック計数手段より出
力される前記計測終了信号の入力を受けて、前記水晶発
振回路において生成されて出力される第１のクロック信
号の計数動作を開始する第１のクロック計数手段と、 前記発振起動開始時に、所定の開閉切替信号により制御
されて、前記第２のクロック信号を、前記水晶発振回路
に接続される水晶発振子に供給して、当該水晶発振子の
発振を加速することができるように、前記第２のクロッ
ク信号の供給回路を接続形成するとともに、前記第２の
クロック計数手段より出力される前記計測終了信号を介
して、前記供給回路の接続を遮断するように機能する回
路開閉手段と、 前記第２のクロック計数手段からの２回目の前記計測終
了信号の出力に対応して、前記第１クロック計数手段の
計数値を取込み、予め設定されている所定の設定値との
比較照合を行い、当該第１のクロック計数手段の計数値
が、所定の設定値の範囲内にある場合には、前記水晶発
振回路の発振動作が安定した状態にあるものと判断し、
所定の判断情報を出力する計数値判断手段と、 前記第１のクロック信号および第２のクロック信号を入
力し、前記計数値判断手段より出力される判断情報を介
して形成される所定の切替制御信号により制御されて、
当該第１および第２のクロック信号の内の一方のクロッ
ク信号を選択して、前記ＣＰＵに対する動作クロック信
号として出力するクロック切替手段と、 を少なくとも備えて構成されることを特徴とする発振制
御回路。 - 【請求項２】 所定のＣＰＵの第１のクロック信号源と
して水晶発振回路を備え、当該水晶発振回路の発振起動
開始時における発振動作補助手段として、前記ＣＰＵに
対する第２のクロック信号源として機能する自励発振手
段を具備する発振制御回路において、 前記発振起動開始時において、前記自励発振手段におい
て生成されて出力される第２のクロック信号の計数動作
を開始し、当該計数値が予め設定されている時間値に対
応して規定される計数値に到達する度ごとに、所定の計
測終了信号を出力する第２のクロック計数手段と、 前記発振起動開始時に、第２のクロック計数手段より出
力される前記計測終了信号の入力を受けて、前記水晶発
振回路において生成されて出力される第１のクロック信
号の計数動作を開始する第１のクロック計数手段と、 前記発振起動開始時に、所定の開閉切替信号により制御
されて、前記第２のクロック信号を、前記水晶発振回路
に接続される水晶発振子に供給して、当該水晶発振子の
発振を加速することができるように、前記第２のクロッ
ク信号の供給回路を接続形成するとともに、前記第２の
クロック計数手段より出力される前記計測終了信号を介
して、前記供給回路の接続を遮断するように機能する回
路開閉手段と、 前記第２のクロック計数手段からの２回目の前記計測終
了信号の出力に対応して、前記第１クロック計数手段の
計数値を取込み、予め設定されている所定の設定値との
比較照合を行い、当該第１のクロック計数手段の計数値
が、所定の設定値の範囲内にある場合には、前記水晶発
振回路の発振動作が安定した状態にあるものと判断し、
所定の判断情報を出力する計数値判断手段と、 供給電源電圧の低下時に当該低電源電圧レベルを検出
し、所定の低電圧検出信号を生成して出力する低電圧検
出手段と、 前記第１のクロック信号および第２のクロック信号を入
力し、前記計数値判断手段より出力される判断情報およ
び前記低電圧検出信号を介して形成される所定の切替制
御信号により制御されて、当該第１および第２のクロッ
ク信号の内の一方のクロック信号を選択して、前記ＣＰ
Ｕに対する動作クロック信号として出力するクロック切
替手段と、 を少なくとも備えて構成されることを特徴とする発振制
御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7251570A JP2776772B2 (ja) | 1995-09-28 | 1995-09-28 | 発振制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7251570A JP2776772B2 (ja) | 1995-09-28 | 1995-09-28 | 発振制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0993040A JPH0993040A (ja) | 1997-04-04 |
| JP2776772B2 true JP2776772B2 (ja) | 1998-07-16 |
Family
ID=17224787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7251570A Expired - Lifetime JP2776772B2 (ja) | 1995-09-28 | 1995-09-28 | 発振制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2776772B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4754715B2 (ja) * | 2001-05-10 | 2011-08-24 | ジーイー・メディカル・システムズ・グローバル・テクノロジー・カンパニー・エルエルシー | クロック信号の選択出力方法および選択出力回路 |
| KR100400395B1 (ko) * | 2001-05-25 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 오동작 방지회로 |
| JP4515751B2 (ja) | 2003-12-10 | 2010-08-04 | 富士通セミコンダクター株式会社 | 半導体装置 |
| JP5078593B2 (ja) | 2007-12-21 | 2012-11-21 | ラピスセミコンダクタ株式会社 | クロック信号生成装置 |
| JP6544919B2 (ja) * | 2014-12-17 | 2019-07-17 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の発振方法 |
| JP6852547B2 (ja) * | 2017-04-28 | 2021-03-31 | セイコーエプソン株式会社 | 回路装置、発振器、電子機器及び移動体 |
-
1995
- 1995-09-28 JP JP7251570A patent/JP2776772B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0993040A (ja) | 1997-04-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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