JPH11186849A - 発振回路 - Google Patents
発振回路Info
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- JPH11186849A JPH11186849A JP9354941A JP35494197A JPH11186849A JP H11186849 A JPH11186849 A JP H11186849A JP 9354941 A JP9354941 A JP 9354941A JP 35494197 A JP35494197 A JP 35494197A JP H11186849 A JPH11186849 A JP H11186849A
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Abstract
(57)【要約】
【課題】 安定した発振状態において、使用するモード
により消費電力を切り替え可能とし、一つの発振回路で
様々な発振形態をとり得るようにする。 【解決手段】 周波数選択作用をする受動回路を接続す
るための接続回路と、この回路に接続して自励振動をな
すように帰還増幅作用をする能動回路と、この能動回路
に供給される電流路に介在される電流制限回路とを備え
た発振回路であって、前記電流制限回路は、前記発振回
路の出力を受けて動作するプロセッサによって前記電流
路の電流が制限されることを特徴とする。
により消費電力を切り替え可能とし、一つの発振回路で
様々な発振形態をとり得るようにする。 【解決手段】 周波数選択作用をする受動回路を接続す
るための接続回路と、この回路に接続して自励振動をな
すように帰還増幅作用をする能動回路と、この能動回路
に供給される電流路に介在される電流制限回路とを備え
た発振回路であって、前記電流制限回路は、前記発振回
路の出力を受けて動作するプロセッサによって前記電流
路の電流が制限されることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル回路、
とりわけ携帯用小型電子機器用の集積回路内で使用され
る発振回路に関するものである。
とりわけ携帯用小型電子機器用の集積回路内で使用され
る発振回路に関するものである。
【０００２】
【従来の技術】携帯用小型電子機器用の集積回路は、消
費電力を低減するためにＣＭＯＳ（相補型ＭＯＳ）回路
が多く採用されている。そして基準周期を決める発振回
路も、小型化や組立易さの点で水晶発振器を用いること
が多い。ところが、電池式のディジタルウオッチ等で
は、全消費電力の大半をこの水晶発振器で消費している
ため、電池寿命を長くするためにはこの発振回路におけ
る電力消費を低く抑えることが必須であり、また電力消
費が少ないほど電源の小型化、軽量化や電池交換の手間
が少なくなる等の利点が多い。
費電力を低減するためにＣＭＯＳ（相補型ＭＯＳ）回路
が多く採用されている。そして基準周期を決める発振回
路も、小型化や組立易さの点で水晶発振器を用いること
が多い。ところが、電池式のディジタルウオッチ等で
は、全消費電力の大半をこの水晶発振器で消費している
ため、電池寿命を長くするためにはこの発振回路におけ
る電力消費を低く抑えることが必須であり、また電力消
費が少ないほど電源の小型化、軽量化や電池交換の手間
が少なくなる等の利点が多い。
【０００３】従来の発振回路として、特開昭５３−３８
２４８号公報に記載されたものが知られている。図５
は、この従来の発振回路の構成を示したもので、電源投
入時に発振開始に必要な電源電圧をＶｓｔａｒｔ、安定
した発振状態を保つのに必要な電源電圧をＶｈｏｌｄと
すると、発振検出回路１７によってＶｓｔａｒｔとＶｈ
ｏｌｄとを切り替えるような構成になっている。このＶ
ｓｔａｒｔとＶｈｏｌｄとは、（数１）なる関係があ
る。
２４８号公報に記載されたものが知られている。図５
は、この従来の発振回路の構成を示したもので、電源投
入時に発振開始に必要な電源電圧をＶｓｔａｒｔ、安定
した発振状態を保つのに必要な電源電圧をＶｈｏｌｄと
すると、発振検出回路１７によってＶｓｔａｒｔとＶｈ
ｏｌｄとを切り替えるような構成になっている。このＶ
ｓｔａｒｔとＶｈｏｌｄとは、（数１）なる関係があ
る。
【０００４】
【数１】Ｖｓｔａｒｔ＞Ｖｈｏｌｄ これにより、すみやかに安定発振を行わせるようにし、
発振安定状態の消費電力を減少させている。
発振安定状態の消費電力を減少させている。
【０００５】
【発明が解決しようとする課題】一般に携帯用に使用す
る小型電子機器において、通常使用するモードと待機す
るモードとがあり、待機するモードでは、通常使用する
モードに比べてさらに少ない消費電力が要求される。
る小型電子機器において、通常使用するモードと待機す
るモードとがあり、待機するモードでは、通常使用する
モードに比べてさらに少ない消費電力が要求される。
【０００６】しかしながら、上記従来の発振回路では、
一度安定した発振状態になると、待機するモードと通常
使用するモードとを区別して消費電力を切り替えられな
いという問題があった。
一度安定した発振状態になると、待機するモードと通常
使用するモードとを区別して消費電力を切り替えられな
いという問題があった。
【０００７】本発明は、上記従来の問題点を解決するも
ので、安定した発振状態において使用するモードにより
消費電力が切り替え可能となり、一つの発振回路で様々
な発振形態をとり得る発振回路を提供することを目的と
するものである。
ので、安定した発振状態において使用するモードにより
消費電力が切り替え可能となり、一つの発振回路で様々
な発振形態をとり得る発振回路を提供することを目的と
するものである。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の発振回路は、周波数選択作用をする受動回
路を接続するための接続回路と、この回路に接続して自
励振動をなすように帰還増幅作用をする能動回路と、こ
の能動回路に供給される電流路に介在される電流制限回
路とを備えた発振回路であって、前記電流制限回路は、
前記発振回路の出力を受けて動作するプロセッサによっ
て前記電流路の電流が制限されることを特徴とするもの
である。
に、本発明の発振回路は、周波数選択作用をする受動回
路を接続するための接続回路と、この回路に接続して自
励振動をなすように帰還増幅作用をする能動回路と、こ
の能動回路に供給される電流路に介在される電流制限回
路とを備えた発振回路であって、前記電流制限回路は、
前記発振回路の出力を受けて動作するプロセッサによっ
て前記電流路の電流が制限されることを特徴とするもの
である。
【０００９】ここで、前記電流制限回路は、状態保持手
段を備え、その状態保持手段の状態に応じて前記電流路
に介在される抵抗値が変化するとしてもよい。
段を備え、その状態保持手段の状態に応じて前記電流路
に介在される抵抗値が変化するとしてもよい。
【００１０】さらに、前記状態保持手段は、前記プロセ
ッサの命令実行により状態が変化するとしてもよい。
ッサの命令実行により状態が変化するとしてもよい。
【００１１】上記の各発振回路は、前記電流制限回路
は、前記電流路の電流の制限を多段階に行うとしてもよ
い。
は、前記電流路の電流の制限を多段階に行うとしてもよ
い。
【００１２】
【発明の実施の形態】以下、本発明の実施形態につい
て、図１ないし図４を用いて詳細に説明する。図１は本
発明の実施の形態における発振回路の構成を示したもの
で、１，２はそれぞれ水晶振動子（図示せず）に接続さ
れる端子ＸＴ，ＮＸＴ、３は発振の帰還抵抗、４，５は
それぞれ発振インバータとして作用するトランジスタ、
６，７はそれぞれ電源ＶＤＤ，ＶＳＳに接続されたトラ
ンジスタ、８，９はそれぞれトランジスタ４とトランジ
スタ６，トランジスタ５とトランジスタ７との間に接続
されたトランジスタ、１０，１１はそれぞれトランジス
タ６，７と並列に接続された電流制限用の抵抗、１２，
１３はそれぞれトランジスタ８，９と並列に接続された
電流制限用の抵抗、１７は発振が安定したことを検出す
る発振検出回路、１６は発振波形を整形する波形整形回
路、１８はトランジスタ８，９を制御して電流を制御す
る電流制御回路、１４は発振検出回路１７の出力を反転
させてトランジスタ７のゲートに入力するインバータ、
１５は電流制御回路１８の出力を反転させてトランジス
タ９のゲート入力するインバータ、１９は電流制御回路
１８を制御するマイクロプロセッサ、２０は命令を格納
したＲＯＭである。
て、図１ないし図４を用いて詳細に説明する。図１は本
発明の実施の形態における発振回路の構成を示したもの
で、１，２はそれぞれ水晶振動子（図示せず）に接続さ
れる端子ＸＴ，ＮＸＴ、３は発振の帰還抵抗、４，５は
それぞれ発振インバータとして作用するトランジスタ、
６，７はそれぞれ電源ＶＤＤ，ＶＳＳに接続されたトラ
ンジスタ、８，９はそれぞれトランジスタ４とトランジ
スタ６，トランジスタ５とトランジスタ７との間に接続
されたトランジスタ、１０，１１はそれぞれトランジス
タ６，７と並列に接続された電流制限用の抵抗、１２，
１３はそれぞれトランジスタ８，９と並列に接続された
電流制限用の抵抗、１７は発振が安定したことを検出す
る発振検出回路、１６は発振波形を整形する波形整形回
路、１８はトランジスタ８，９を制御して電流を制御す
る電流制御回路、１４は発振検出回路１７の出力を反転
させてトランジスタ７のゲートに入力するインバータ、
１５は電流制御回路１８の出力を反転させてトランジス
タ９のゲート入力するインバータ、１９は電流制御回路
１８を制御するマイクロプロセッサ、２０は命令を格納
したＲＯＭである。
【００１３】以上のように構成された発振回路につい
て、以下、その動作を説明する。トランジスタ４，５に
より構成された発振インバータ出力は波形整形回路１６
にて波形整形され、発振検出回路１７やマイクロプロセ
ッサ２０、その他の回路に供給される。
て、以下、その動作を説明する。トランジスタ４，５に
より構成された発振インバータ出力は波形整形回路１６
にて波形整形され、発振検出回路１７やマイクロプロセ
ッサ２０、その他の回路に供給される。
【００１４】発振検出回路１７は波形整形回路１６より
出力された信号を入力信号ｘｉｎとしており、この入力
信号ｘｉｎの発振が正常状態であれば発振検出回路１７
の出力Ｑ１０は「１」（高レベル）、そうでないとき、
すなわち非発振時や発振出力が不充分なときには出力Ｑ
１０は「０」（低レベル）となるもので、その回路構成
例は後で述べる。
出力された信号を入力信号ｘｉｎとしており、この入力
信号ｘｉｎの発振が正常状態であれば発振検出回路１７
の出力Ｑ１０は「１」（高レベル）、そうでないとき、
すなわち非発振時や発振出力が不充分なときには出力Ｑ
１０は「０」（低レベル）となるもので、その回路構成
例は後で述べる。
【００１５】発振検出回路１７の出力Ｑ１０は、インバ
ータ１４を介してトランジスタ７のゲートに入力され、
また直接にトランジスタ６のゲートに入力されるように
なっていて、これらトランジスタ６，トランジスタ７が
スイッチング素子として作用する。
ータ１４を介してトランジスタ７のゲートに入力され、
また直接にトランジスタ６のゲートに入力されるように
なっていて、これらトランジスタ６，トランジスタ７が
スイッチング素子として作用する。
【００１６】また、マイクロプロセッサ１９は、ＲＯＭ
２０に格納されている命令により電流制御回路１８を制
御する。この電流制御回路１８の出力Ｑ２０は、非発振
時や発振出力が不充分なときやマイクロプロセッサをリ
セットするといった初期状態であれば「０」（低レベ
ル）、発振が安定状態で命令により「１」（高レベル）
や「０」（低レベル）にし得るもので、その回路構成例
は後で述べる。
２０に格納されている命令により電流制御回路１８を制
御する。この電流制御回路１８の出力Ｑ２０は、非発振
時や発振出力が不充分なときやマイクロプロセッサをリ
セットするといった初期状態であれば「０」（低レベ
ル）、発振が安定状態で命令により「１」（高レベル）
や「０」（低レベル）にし得るもので、その回路構成例
は後で述べる。
【００１７】電流制御回路１８の出力Ｑ２０は、インバ
ータ１５を介してトランジスタ９のゲートに入力され、
また直接にトランジスタ８のゲートに入力されるように
なっていて、これらトランジスタ８，トランジスタ９が
スイッチング素子として作用する。
ータ１５を介してトランジスタ９のゲートに入力され、
また直接にトランジスタ８のゲートに入力されるように
なっていて、これらトランジスタ８，トランジスタ９が
スイッチング素子として作用する。
【００１８】このように構成した発振回路では、従来回
路の帰還増幅作用をするインバータに２段階の電流制限
回路が付加されている。つまり、スイッチング素子とし
て形成したトランジスタ６，７，８，９のオン抵抗値を
Ｒ（６），Ｒ（７），Ｒ（８），Ｒ（９）とし抵抗１
０，１１，１２，１３の抵抗値をＲ１０，Ｒ１１，Ｒ１
２，Ｒ１３とするとき、インバータと電源ＶＤＤ，ＶＳ
Ｓとの間の電流路に付加される抵抗値は（数２），（数
３）のＲｐ，Ｒｎで表わされる。
路の帰還増幅作用をするインバータに２段階の電流制限
回路が付加されている。つまり、スイッチング素子とし
て形成したトランジスタ６，７，８，９のオン抵抗値を
Ｒ（６），Ｒ（７），Ｒ（８），Ｒ（９）とし抵抗１
０，１１，１２，１３の抵抗値をＲ１０，Ｒ１１，Ｒ１
２，Ｒ１３とするとき、インバータと電源ＶＤＤ，ＶＳ
Ｓとの間の電流路に付加される抵抗値は（数２），（数
３）のＲｐ，Ｒｎで表わされる。
【００１９】
【数２】Ｒｐ＝Ｒ１０・Ｒ（６）／（Ｒ１０＋Ｒ
（６））＋Ｒ１２・Ｒ（８）／（Ｒ１２＋Ｒ（８））
（６））＋Ｒ１２・Ｒ（８）／（Ｒ１２＋Ｒ（８））
【００２０】
【数３】Ｒｎ＝Ｒ１１・Ｒ（７）／（Ｒ１１＋Ｒ
（７））＋Ｒ１３・Ｒ（９）／（Ｒ１３＋Ｒ（９）） したがって、まず電源を投入して水晶振動子での自励振
動を開始させるとき、発振検出回路１７の出力Ｑ１０は
「０」であるからトランジスタ６，７はオン、つまり導
通状態にあり、電流制御回路１８の出力Ｑ２０は「０」
であるからトランジスタ８，９はオン、つまり導通状態
にある。これらトランジスタ６，７，８，９のオン抵抗
を充分に小さな値となるようにしておくと、このとき
（数２），（数３）のＲｐ，ＲｎはＲ（６）⇒０，Ｒ
（７）⇒０，Ｒ（８）⇒０，Ｒ（９）⇒０となることか
らいずれも零に近づく（⇒０はゼロに近似することを示
す、以下同様）。
（７））＋Ｒ１３・Ｒ（９）／（Ｒ１３＋Ｒ（９）） したがって、まず電源を投入して水晶振動子での自励振
動を開始させるとき、発振検出回路１７の出力Ｑ１０は
「０」であるからトランジスタ６，７はオン、つまり導
通状態にあり、電流制御回路１８の出力Ｑ２０は「０」
であるからトランジスタ８，９はオン、つまり導通状態
にある。これらトランジスタ６，７，８，９のオン抵抗
を充分に小さな値となるようにしておくと、このとき
（数２），（数３）のＲｐ，ＲｎはＲ（６）⇒０，Ｒ
（７）⇒０，Ｒ（８）⇒０，Ｒ（９）⇒０となることか
らいずれも零に近づく（⇒０はゼロに近似することを示
す、以下同様）。
【００２１】こうしてトランジスタ４，５からなるイン
バータには電源電圧ＶＤＤ−ＶＳＳがほとんどそのまま
印加されて発振状態は速やかに安定する。安定し始めた
水晶振動子の発振出力は波形整形回路１６で波形整形さ
れ、発振検出回路１７の入力信号ｘｉｎとなるから、こ
のとき発振検出回路１７の出力Ｑ１０は「０」から
「１」になってトランジスタ６，７をオフにする。この
ため（数２），（数３）のＲｐ，ＲｎはＲ（６）⇒∞，
Ｒ（７）⇒∞，Ｒ（８）⇒０，Ｒ（９）⇒０となるから
それぞれＲ１０，Ｒ１１と等しくなり、ここでの電圧降
下によってトランジスタ４，５からなるインバータの動
作電圧は充分小さくできる（⇒∞は無限大に近似するこ
とを示す、以下同様）。
バータには電源電圧ＶＤＤ−ＶＳＳがほとんどそのまま
印加されて発振状態は速やかに安定する。安定し始めた
水晶振動子の発振出力は波形整形回路１６で波形整形さ
れ、発振検出回路１７の入力信号ｘｉｎとなるから、こ
のとき発振検出回路１７の出力Ｑ１０は「０」から
「１」になってトランジスタ６，７をオフにする。この
ため（数２），（数３）のＲｐ，ＲｎはＲ（６）⇒∞，
Ｒ（７）⇒∞，Ｒ（８）⇒０，Ｒ（９）⇒０となるから
それぞれＲ１０，Ｒ１１と等しくなり、ここでの電圧降
下によってトランジスタ４，５からなるインバータの動
作電圧は充分小さくできる（⇒∞は無限大に近似するこ
とを示す、以下同様）。
【００２２】さらに電流を制限させるとき、すなわち命
令の格納されているＲＯＭ２０とマイクロプロセッサ１
９により電流制御回路１８の出力Ｑ２０を「０」から
「１」にすることにより（数２），（数３）のＲｐ，Ｒ
ｎはＲ（６）⇒∞，Ｒ（７）⇒∞，Ｒ（８）⇒∞，Ｒ
（９）⇒∞となるからそれぞれ（Ｒ１０＋Ｒ１２），
（Ｒ１１＋Ｒ１３）と等しくなり、ここでの電圧降下に
よってトランジスタ４，５からなるインバータの動作電
圧はさらに充分小さくできる。
令の格納されているＲＯＭ２０とマイクロプロセッサ１
９により電流制御回路１８の出力Ｑ２０を「０」から
「１」にすることにより（数２），（数３）のＲｐ，Ｒ
ｎはＲ（６）⇒∞，Ｒ（７）⇒∞，Ｒ（８）⇒∞，Ｒ
（９）⇒∞となるからそれぞれ（Ｒ１０＋Ｒ１２），
（Ｒ１１＋Ｒ１３）と等しくなり、ここでの電圧降下に
よってトランジスタ４，５からなるインバータの動作電
圧はさらに充分小さくできる。
【００２３】図２は、発振検出回路１７の構成を示した
ものである。図２において、２１は、クロック信号ｘｉ
ｎを入力し、複数のリセット付きフリップフロップとゲ
ート回路からなるカウンタ回路、２２は、入力クロック
信号としてカウンタ回路２１のオーバーフロー信号Ｑａ
を使用し、電源ＶＤＤをデータ入力として構成されたリ
セット付きフリップフロップである。
ものである。図２において、２１は、クロック信号ｘｉ
ｎを入力し、複数のリセット付きフリップフロップとゲ
ート回路からなるカウンタ回路、２２は、入力クロック
信号としてカウンタ回路２１のオーバーフロー信号Ｑａ
を使用し、電源ＶＤＤをデータ入力として構成されたリ
セット付きフリップフロップである。
【００２４】このように構成された発振検出回路１７
は、電源投入時にカウンタ回路２１の出力Ｑａは、入力
クロック信号ｘｉｎが正常でないとき、すなわち非発振
時や発振出力が不充分なときリセット信号により「０」
となる。また、フリップフロップ２２の出力Ｑ１０は、
入力クロック信号であるＱａが「０」であり、リセット
信号により「０」となる。
は、電源投入時にカウンタ回路２１の出力Ｑａは、入力
クロック信号ｘｉｎが正常でないとき、すなわち非発振
時や発振出力が不充分なときリセット信号により「０」
となる。また、フリップフロップ２２の出力Ｑ１０は、
入力クロック信号であるＱａが「０」であり、リセット
信号により「０」となる。
【００２５】発振が安定し、クロック信号ｘｉｎがカウ
ンタ回路２１に正常に入力され、ｘｉｎを一定期間カウ
ントするとカウンタ回路２１の出力Ｑａは「１」とな
り、フリップフロップ２２の出力Ｑ１０は「１」とな
る。
ンタ回路２１に正常に入力され、ｘｉｎを一定期間カウ
ントするとカウンタ回路２１の出力Ｑａは「１」とな
り、フリップフロップ２２の出力Ｑ１０は「１」とな
る。
【００２６】図３は、電流制限回路１８の構成を示した
ものである。図３において、５３、５４はそれぞれアド
レスバス，データバスであり、５１はアドレスバス５３
のアドレス値をデコードするアドレスデコーダであり、
５２はアドレスデコーダ５１の出力信号と書き込みイネ
ーブル信号５５を入力とするアンドゲートであり、５０
は、アンドゲート５２の出力をラッチ信号とし、データ
バス５４のデータ値を入力とするリセット付きレジスタ
である。
ものである。図３において、５３、５４はそれぞれアド
レスバス，データバスであり、５１はアドレスバス５３
のアドレス値をデコードするアドレスデコーダであり、
５２はアドレスデコーダ５１の出力信号と書き込みイネ
ーブル信号５５を入力とするアンドゲートであり、５０
は、アンドゲート５２の出力をラッチ信号とし、データ
バス５４のデータ値を入力とするリセット付きレジスタ
である。
【００２７】以上のように構成された電流制限回路１８
は、レジスタ５０の出力Ｑ２０が初期状態リセット信号
により「０」となる。レジスタ５０は特定のアドレスが
割り付けされている。命令を格納している図１のＲＯＭ
２０から書込み命令を受けたマイクロプロセッサ１９
は、この命令により特定のアドレスとデータ値とをそれ
ぞれアドレスバス５３とデータバス５４とに出力する。
アドレスデコーダ５１はこのアドレスをデコードし、ア
ドレスデコーダ５１の出力が「１」となり、この状態の
間に書き込みイネーブル信号５５が「１」から「０」に
変化するとき、すなわちアドレスデコーダ５１の出力が
高レベルで書き込みイネーブル信号が高レベルから低レ
ベルへ変化したときデータバス５４よりデータ値がレジ
スタ５０に取り込まれる。電流を制限させるときはデー
タ値「１」、電流を制限しないときデータ値「０」がレ
ジスタ５０へ取り込まれるようになっている。
は、レジスタ５０の出力Ｑ２０が初期状態リセット信号
により「０」となる。レジスタ５０は特定のアドレスが
割り付けされている。命令を格納している図１のＲＯＭ
２０から書込み命令を受けたマイクロプロセッサ１９
は、この命令により特定のアドレスとデータ値とをそれ
ぞれアドレスバス５３とデータバス５４とに出力する。
アドレスデコーダ５１はこのアドレスをデコードし、ア
ドレスデコーダ５１の出力が「１」となり、この状態の
間に書き込みイネーブル信号５５が「１」から「０」に
変化するとき、すなわちアドレスデコーダ５１の出力が
高レベルで書き込みイネーブル信号が高レベルから低レ
ベルへ変化したときデータバス５４よりデータ値がレジ
スタ５０に取り込まれる。電流を制限させるときはデー
タ値「１」、電流を制限しないときデータ値「０」がレ
ジスタ５０へ取り込まれるようになっている。
【００２８】図４は、この電流制御回路１８の電流制御
回路出力Ｑ２０が変化するまでの入出力波形を示す図で
あり、同図（ａ）はリセット信号、同図（ｂ）はデータ
バス５４のデータ値、同図（ｃ）はアドレスバス５３の
アドレス値をデコードしたアドレスデコーダ５１の出
力、同図（ｄ）はレジスタ５０の書き込みイネーブル信
号５５、同図（ｅ）はレジスタ５０の出力Ｑ２０であ
る。
回路出力Ｑ２０が変化するまでの入出力波形を示す図で
あり、同図（ａ）はリセット信号、同図（ｂ）はデータ
バス５４のデータ値、同図（ｃ）はアドレスバス５３の
アドレス値をデコードしたアドレスデコーダ５１の出
力、同図（ｄ）はレジスタ５０の書き込みイネーブル信
号５５、同図（ｅ）はレジスタ５０の出力Ｑ２０であ
る。
【００２９】初期状態リセット信号が「０」のときレジ
スタ５０のＱ２０は「０」か「１」かの状態となり、リ
セット信号が「１」のときレジスタ５０のＱ２０は
「０」となる。その後リセット信号が「０」となるが、
レジスタ５０のＱ２０は「０」のままである。
スタ５０のＱ２０は「０」か「１」かの状態となり、リ
セット信号が「１」のときレジスタ５０のＱ２０は
「０」となる。その後リセット信号が「０」となるが、
レジスタ５０のＱ２０は「０」のままである。
【００３０】次に命令によってアドレスが出力されると
アドレス値をデコードした信号が同図（ｃ）のようにな
り、同図（ｄ）の書き込みイネーブル信号の立ち下がり
に同期してレジスタ５０は同図（ｂ）のデータ値をラッ
チして、レジスタ５０の出力Ｑ２０は同図（ｅ）のよう
になる。
アドレス値をデコードした信号が同図（ｃ）のようにな
り、同図（ｄ）の書き込みイネーブル信号の立ち下がり
に同期してレジスタ５０は同図（ｂ）のデータ値をラッ
チして、レジスタ５０の出力Ｑ２０は同図（ｅ）のよう
になる。
【００３１】以上のように、命令により電流制御回路の
出力Ｑ２０を「１」とすることで図１のインバータ１５
を介してトランジスタ９のゲートに供給され、また直接
にトランジスタ８のゲートに供給されるようになってい
て、これらトランジスタ８，トランジスタ９がスイッチ
ング素子として作用する。これによって発振検出回路１
７の出力Ｑ１０が「１」になって正常に発振している状
態で、電流制御回路１８によりトランジスタ４，５から
なる発振インバータの電源ＶＤＤ−ＶＳＳ間に流れる電
流はさらにずっと小さくなり、このときの電圧をＶｈｏ
ｌｄ２とすれば、上記Ｖｓｔａｒｔと上記Ｖｈｏｌｄと
Ｖｈｏｌｄ２の関係は（数４）の通りである。
出力Ｑ２０を「１」とすることで図１のインバータ１５
を介してトランジスタ９のゲートに供給され、また直接
にトランジスタ８のゲートに供給されるようになってい
て、これらトランジスタ８，トランジスタ９がスイッチ
ング素子として作用する。これによって発振検出回路１
７の出力Ｑ１０が「１」になって正常に発振している状
態で、電流制御回路１８によりトランジスタ４，５から
なる発振インバータの電源ＶＤＤ−ＶＳＳ間に流れる電
流はさらにずっと小さくなり、このときの電圧をＶｈｏ
ｌｄ２とすれば、上記Ｖｓｔａｒｔと上記Ｖｈｏｌｄと
Ｖｈｏｌｄ２の関係は（数４）の通りである。
【００３２】
【数４】Ｖｓｔａｒｔ＞Ｖｈｏｌｄ＞Ｖｈｏｌｄ２ なお、上記実施の形態ではトランジスタ８，９を同時に
オン，オフにしているが、どちらか一方だけをオンにす
るように制御してもよい。またさらに、抵抗とトランジ
スタを並列に接続した素子を複数段直列に接続してもよ
い。こうすることにより、きめのより細かい消費電力の
制御が可能になる。
オン，オフにしているが、どちらか一方だけをオンにす
るように制御してもよい。またさらに、抵抗とトランジ
スタを並列に接続した素子を複数段直列に接続してもよ
い。こうすることにより、きめのより細かい消費電力の
制御が可能になる。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
使用するモードにより消費電力が切り替え可能となり、
低消費電力で確実に動作する。また、回路構成が簡素で
あり、電池の寿命を延ばすことができ、したがって、携
帯用小型電子装置を一層小型、軽量化できる発振回路が
提供できる。
使用するモードにより消費電力が切り替え可能となり、
低消費電力で確実に動作する。また、回路構成が簡素で
あり、電池の寿命を延ばすことができ、したがって、携
帯用小型電子装置を一層小型、軽量化できる発振回路が
提供できる。
【図１】本発明の一実施の形態における発振回路の構成
図
図
【図２】図１の発振検出回路の構成図
【図３】図１の電流制限回路の構成図
【図４】図１の電流制限回路の入出力波形図
【図５】従来の発振回路の構成図
１，２ 振動信号用の端子 ３，１０〜１３ 抵抗 ４〜９ トランジスタ １４，１５ インバータ １６ 波形整形回路 １７ 発振検出回路 １８ 電流制限回路 １９ マイクロプロセッサ ２０ ＲＯＭ ２１ カウンタ ２２ リセット付きフリップフロップ ５０ レジスタ ５１ アドレスデコーダ ５２ アンドゲート ５３ アドレスバス ５４ データバス
Claims (4)
- 【請求項１】 周波数選択作用をする受動回路を接続す
るための接続回路と、この回路に接続して自励振動をな
すように帰還増幅作用をする能動回路と、この能動回路
に供給される電流路に介在される電流制限回路とを備え
た発振回路であって、 前記電流制限回路は、前記発振回路の出力を受けて動作
するプロセッサによって前記電流路の電流が制限される
ことを特徴とする発振回路。 - 【請求項２】 前記電流制限回路は、状態保持手段を備
え、前記状態保持手段の状態に応じて前記電流路に介在
される抵抗値が変化することを特徴とする請求項１記載
の発振回路。 - 【請求項３】 前記状態保持手段は、前記プロセッサの
命令実行により状態が変化することを特徴とする請求項
２記載の発振回路。 - 【請求項４】 前記電流制限回路は、前記電流路の電流
の制限を多段階に行うことを特徴とする請求項１ないし
３のいずれか１項に記載の発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9354941A JPH11186849A (ja) | 1997-12-24 | 1997-12-24 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9354941A JPH11186849A (ja) | 1997-12-24 | 1997-12-24 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11186849A true JPH11186849A (ja) | 1999-07-09 |
Family
ID=18440934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9354941A Pending JPH11186849A (ja) | 1997-12-24 | 1997-12-24 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11186849A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1916762A1 (fr) * | 2006-10-27 | 2008-04-30 | EM Microelectronic-Marin SA | Oscillateur à quartz asservi en amplitude avec domaine étendu de tension et de température |
| US7469016B2 (en) | 2004-12-03 | 2008-12-23 | Panasonic Corporation | Circuit for generating ternary signal |
-
1997
- 1997-12-24 JP JP9354941A patent/JPH11186849A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7469016B2 (en) | 2004-12-03 | 2008-12-23 | Panasonic Corporation | Circuit for generating ternary signal |
| EP1916762A1 (fr) * | 2006-10-27 | 2008-04-30 | EM Microelectronic-Marin SA | Oscillateur à quartz asservi en amplitude avec domaine étendu de tension et de température |
| US7598821B2 (en) | 2006-10-27 | 2009-10-06 | Em Microelectronic-Marin S.A. | Amplitude controlled quartz oscillator with broad voltage and temperature range |
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