JP2004304253A - 発振器とこれを用いた電子機器 - Google Patents
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Abstract
【課題】簡単な回路を付加することにより発振起動時間の短縮が図られ、かつ小型化、低コスト化の図られた発振器を提供することにある。
【解決手段】外部電源の投入を検出し、電源投入検出信号として出力する電源投入検出手段と、所定の周波数のクロック信号を出力する第１の発振回路と、所定の周波数のクロック信号を出力し、第１の発振回路よりも発振起動の遅い前記第２の発振回路と、電源投入検出信号により起動し、第１の発振回路からの出力信号により発振起動促進信号を生成して、第２の発振回路に発振起動促進信号を注入する前記起動促進手段と、発振起動促進信号が注入された第２の発振回路からの出力信号により起動検出信号を生成し、起動検出信号により発振起動促進信号を停止させる起動検出手段とを備える。
【選択図】 図１
【解決手段】外部電源の投入を検出し、電源投入検出信号として出力する電源投入検出手段と、所定の周波数のクロック信号を出力する第１の発振回路と、所定の周波数のクロック信号を出力し、第１の発振回路よりも発振起動の遅い前記第２の発振回路と、電源投入検出信号により起動し、第１の発振回路からの出力信号により発振起動促進信号を生成して、第２の発振回路に発振起動促進信号を注入する前記起動促進手段と、発振起動促進信号が注入された第２の発振回路からの出力信号により起動検出信号を生成し、起動検出信号により発振起動促進信号を停止させる起動検出手段とを備える。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、回線接続制御装置に代表される通信機器や、コンピュータ等の電子機器に使用される発振器に関し、特に、電源投入時の発振開始時間を短縮し、短時間で起動することができる発振器及びこれを用いた電子機器に関する。
【０００２】
【従来の技術】
従来の発振器は、例えば、図７の回線接続制御装置の概要構成に示すように、用途に応じて異なる周波数のクロック信号をそれぞれ出力する２つの発振器６１ａ，６１ｂとして使用される。発振器６１ａは、５０ＫＨｚ以下の低周波用クロック信号を回線接続制御装置６０ｂの変復調部６５に、又、発振器６１ｂは１０ＭＨｚ前後の高周波用クロック信号をＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）に供給している。
【０００３】
ところで、近年、上述した電子機器に代表される回線接続制御装置等において、変復調部６５や発振器６１ａ，６１ｂについては、公衆電話回線から受信信号を受信しているときや、ユーザが入力した送信すべきデータの送信処理を行う一定の時間のみ動作させて、未使用時は動作を一時停止させている。これは、実質的な駆動時間を確保して消費電力を低減しようとするものである。
【０００４】
この種の電子機器は、発振器や各種クロック信号生成のための様々な回路を有しており、これらの発振器の発振周波数や振幅が安定するまでは、機器が正常に動作しない。このため、間欠動作における立ち上げ時間は、発振器の発振起動時間を見越して長めにとっておく必要がある。
【０００５】
また、回線接続制御装置に限らず、コンピュータなどの各種電子機器においては、消費電力低減の観点から、操作されなくなって一定時間経過すると、表示装置やハードディスク装置（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）の駆動を停止すようになっている。そして、ユーザが何らかの操作を行ったときに、それらの装置の駆動を再び開始するという機能を備えている。この場合も、発振起動に時間がかかると、消費電力低減の観点から望ましくないだけでなく、すぐに操作できないため使い勝手が悪くなってしまう。このような事情から、消費電力の低減を図るという観点及び使い勝手を向上させるという観点から発振器の発振起動時間の短縮化が要望されている。
【０００６】
図８は、発振起動時間の短縮が図られた従来の発振器１Ｃの構成を示すブロック図である。
【０００７】
図８において、発振器１Ｃは、インバータＩＮＶ１や水晶振動子Ｘ等からなるインバータ型発振回路Ａと、安定した発振状態か否かを検出する分周回路７１と、複数のコンデンサＣ１１〜Ｃ１５，Ｃ２１〜Ｃ２５と、スイッチＳＷ１〜ＳＷ１０からなる可変容量部７２，７３と、発振周波数に応じてスイッチＳＷ１〜ＳＷ１０のオン制御するスイッチの数を格納するメモリ７４と、メモリ７４に格納されたスイッチの指定数に応じて、スイッチＳＷ１〜ＳＷ１０のオン・オフ制御する制御部７５とから構成される。書き込み装置７６は、所望の周波数を得るためにオン制御するスイッチの数を格納するために、制御データＤｃとしてメモリ７４に書き込むための装置である。
【０００８】
まず、発振器１Ｃにおいて、電源が供給されると、制御部７５は、メモリ７４から設定するスイッチの数を示す制御データＤｃを読み出す。このとき、各可変容量部７２，７３のスイッチＳＷ１〜ＳＷ１０は初期状態ではオフ状態である。発振器１Ｃのインバータ型発振回路Ａは、振動子Ｘを発振させるのに最低限必要な容量値の容量素子Ｃ１，Ｃ２が付加された状態で起動を開始する。
【０００９】
そして、発振回路が発振を開始して振幅が所定レベルに成長すると、発振状態が安定して起動するかどうかを検出する分周回路７１からその信号を分周した分周信号が出力される。制御部７５は、分周信号の立ち上がりを検出すると、制御データＤｃに基づいて、この分周信号の立ち上がりを基に、各可変容量部７２，７３のＳＷ１〜ＳＷ１０から最初のスイッチＳＷ１をオン制御する。そして、図９に示すメモリ７４に格納されたスイッチの数と接続順に応じ、ＳＷ１〜ＳＷ１０をオン制御して、容量素子Ｃ１１〜Ｃ１５，Ｃ２１〜Ｃ２５を順次接続していく。制御部７５は、可変容量部７２，７３のオン状態に制御したスイッチの数が制御データＤｃの値と一致したと判定すると、スイッチの制御状態を保持したまま発振起動処理を終了する。
【００１０】
ところで、発振回路の起動時間の短縮に関する先行技術として、特許文献１及び特許文献２が開示されている。特許文献１は、外部に標準信号発生装置を設けて、検査時における圧電振動子の検査時間を改善するというものである。又、特許文献２は、スタンバイモード解除時に発振回路の起動時間を改善するというものである。
【００１１】
【特許文献１】
特開平３−２３１５０４号公報（第１図）
【特許文献２】
特開２０００−１０１３４７号公報（段落〔００１２〕，第１図）
【００１２】
【発明が解決しようとする課題】
従来の発振器やこれを用いた電子機器は、以上説明したように構成されており、次のような問題点（課題）があった。
【００１３】
図７に示した回線接続制御装置等の電子機器に用いられ、公衆電話回線の伝送速度を規定する５０ＫＨｚ以下の低周波用の発振器６１ａにおいて、その発振起動時間は約３〜１０秒程度の時間を要する。このため、発振器の単体試験を行う場合、試験が開始できるまで待機しなければならないこと、又、量産時には検査工数に多くの時間を費やし、コスト高になるという課題があった。
【００１４】
図８の発振器１Ｃが示すように、水晶振動子Ｘを除くインバータ型発振回路Ａに分周回路７１，可変容量部７２，７３，メモリ７４，制御部７５が付加された発振回路は、その回路規模が大きくなり、集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）化された発振回路はコスト高になるという課題があった。
【００１５】
さらに、所望する周波数に応じてスイッチの数とその順番を指定するために、書き込み装置７６を用いてスイッチの数とその順番を制御データとしてメモリ７４に書き込むとともにスイッチの動作を確認するための検査が必要となる。このため、発振器の製造・検査工数が増加し発振器がコスト高になるという課題があった。
【００１６】
図７の回線接続制御装置の概要構成が示すように、変復調部やＣＰＵ等の機能ブロックに応じて、周波数の異なる複数の個別の発振器を用いる必要があるために、電子機器の小型化、低コスト化の要請に沿わないという課題があった。
【００１７】
本発明は、上記のような課題を解決するためになされたもので、簡単、かつ小規模の回路構成で、発振起動時間の短縮が図られた発振器を提供することにある。そして、本発明は、周波数に応じて該当のスイッチやその数を指定するために、書き込み装置を用いてそれらを制御データとしてメモリへの書き込みや発振器の動作確認のための製造・検査工数を省いて、低コスト化の図られた発振器を提供することにある。
【００１８】
又、本発明は、発振起動時間の短縮が図られ、かつ、低周波回路やＣＰＵ等の機能ブロックに応じて、複数の周波数を１つのパッケージから出力する発振器を用いた電子機器、例えば、回線接続制御装置を得ることも目的とする。
【００１９】
【課題を解決するための手段】
本発明の発振器は、第１の発振回路と、第２の発振回路、起動促進手段及び起動検出手段からなる少なくとも１組の発振部とを備える発振器であって、外部電源の投入を検出し、電源投入検出信号として出力する電源投入検出手段と、所定の周波数のクロック信号を出力する前記第１の発振回路と、所定の周波数のクロック信号を出力し、前記第１の発振回路よりも発振起動の遅い前記第２の発振回路と、前記電源投入検出信号により起動し、前記第１の発振回路からの出力信号により発振起動促進信号を生成して、自己が所属する前記発振部の第２の発振回路に前記発振起動促進信号を注入する前記起動促進手段と、前記発振起動促進信号が注入された第２の発振回路からの出力信号により起動検出信号を生成し、前記起動検出信号により前記発振起動促進信号を停止させる前記起動検出手段と
を備えることを特徴とする。
【００２０】
上記構成によれば、外部電源の投入時において、発振起動の早い第１の発振回路の出力信号に基づいて発振起動促進信号を生成し、これを発振起動の遅い第２の発振回路に入力（注入）する。この注入された発振起動促進信号により、この遅い第２の発振回路の発振起動を早めることができるというという効果がある。
【００２１】
本発明の発振器は、前記起動促進手段において、前記第１の発振回路からの出力信号であるクロック信号又は前記発振起動促進信号のいずれかを分周する分周手段を備えることを特徴とする。
【００２２】
上記構成によれば、高周波のクロック信号を分周して低周波のクロック信号とすることにより、発振器の回路ブロックの集積回路化における設計・製造を容易に行うことができるという効果がある。
【００２３】
本発明の発振器は、前記起動検出手段において、前記発振起動促進信号が注入された第２の発振回路からの出力信号であるクロック信号と前記クロック信号を遅延させた遅延クロック信号から、前記クロック信号の立ち上がり又は立ち下がりに対応した前記起動検出信号を生成することを特徴とする。
【００２４】
上記構成によれば、起動検出手段は、第２の発振回路からのクロック信号のいわゆるエッジを検出して起動検出信号を生成しているので、数個のゲート回路という非常に簡単な構成で実現できるという効果がある。
【００２５】
本発明の発振器は、前記発振器において、少なくとも１つの前記第２の発振回路は音叉型水晶振動子を備えることを特徴とする。
【００２６】
上記構成によれば、例えば、３８．４ＫＨｚという周波数で振動し、電源投入時に動作を開始するブロックのクロック源として用いられる音叉型水晶振動子は、構造的に小型に製造できるという効果がある。
【００２７】
本発明の電子機器は、上記した発振器を内蔵し、前記発振器の出力信号に基づいて動作することを特徴とする。
【００２８】
上記構成によれば、発振起動の早い発振回路により発振起動の遅い発振回路の起動時間の短縮化を図ることができる。併せて、従来の複数の発振器を１つにまとめて実装面積を低減した発振器を用いているので、外部電源投入時に待つことなく即時に使用できる使い勝手を向上させて、小型化の図られた電子機器が得られるという効果がある。
【００２９】
前記電子機器は、予め定めた条件に従って少なくとも前記発振器の一時停止と駆動とを行う動作モードを有する電子機器であることを特徴とする。
【００３０】
上記構成によれば、パワー・ダウン・モードという動作モードを有する電子機器において、その動作モード解除時の発振器の起動時間を短縮できる分電子機器の実質的な駆動時間を確保することができるので、消費電力の低減が図られた電子機器が得られるという効果がある。
【００３１】
【発明の実施の形態】
本発明に係る実施形態について、図面を参照して説明する。
（１）第１の実施形態
（１−１）第１の実施形態の構成
図１は、第１の実施形態における発振器の構成を示すブロック図である。
【００３２】
図１において、発振器１Ａは、発振起動の早い圧電振動子Ｘ１を備えた発振回路（第１の発振回路）１１と、これより発振起動の遅い圧電振動子Ｘ２を備えた発振回路（第２の発振回路）１２、起動促進回路（起動促進手段）及び起動検出回路（起動検出手段）からなる１組の発振部と、外部電源６の投入を検出する電源投入検出回路（電源投入検出手段）とから構成される。
【００３３】
尚、発振器１Ａは、通常、前述した発振部を少なくとも１組備えており、この第１の実施形態においては、１組の発振部で構成される場合について説明する。
【００３４】
ここで、圧電振動子Ｘ１及びＸ２を除いた回路ブロックは通常集積化され、１チップＩＣ５ａとして構成される。圧電振動子として水晶振動子を取り扱い、水晶振動子Ｘ１は厚みすべり振動モードのＡＴカット型水晶振動子を、又、水晶振動子Ｘ２は、例えば、３８．４ＫＨｚで振動する屈曲振動モードの音叉型水晶振動子を実施例として説明する。
【００３５】
尚、音叉型振動子は、３８．４ＫＨｚの周波数の水晶振動子として構造的に小型に製造できるという長所がある。
【００３６】
尚、水晶振動子の１種であるＳＡＷ共振子を用いた発振回路にも適用できる。
【００３７】
図２は、発振回路１１及び１２の実施例としてインバータ型発振回路Ａの構成を示す回路図である。インバータ型発振回路Ａは、水晶振動子Ｘと、水晶振動子Ｘを動作させるための帰還増幅回路（インバータＩＮＶ１，帰還抵抗Ｒ１）と、帰還増幅回路の入出力端子に接続されるコンデンサＣ１，Ｃ２から構成される。コンデンサＣ１，Ｃ２は、水晶振動子Ｘの動作条件における周波数偏差の合わせ込みなどを行うための負荷容量であり、設計によって決められた固定容量の容量素子である。出力回路１５は、インバータ型発振回路Ａからの発振信号を入力して波形整形し、かつ、外部に接続される図示しない負荷回路との相互の影響を防止するための回路で、波形整形されたクロック信号を出力する。又、後述する起動促進回路３からの発振起動促進信号はカップリングコンデンサＣを介して入力され、インバータ型発振回路Ａの起動促進が図られる。
【００３８】
図３は、起動検出回路２と起動促進回路３それぞれの具体的な回路構成を含めて示した回路図である。
【００３９】
起動検出回路２は、発振回路１２からのクロック信号Ｓ２を入力し一定のレベルに達したそのクロック信号Ｓ２の立ち上がり信号を検出し、発振起動促進信号Ｓ６を停止させるための起動検出信号Ｓ４として出力する。
【００４０】
起動検出回路２の具体的な回路構成は、図３に示すように、遅延素子２１とＮＡＮＤゲート（以下、単にゲートと呼ぶ）２２とからなり、クロック信号Ｓ２とこれを遅延素子２１で遅延させたクロック信号との積をとってクロック信号Ｓ２の立ち上がり信号を検出する。遅延素子２１は、インバータやＡＮＤ／ＯＲゲート等のゲート回路が持っている動作上の遅延時間を利用し、それらを直列に接続することにより簡単に構成することができる。尚、クロック信号の立ち上がり信号に限定されず立ち下がり信号を検出してもよい。起動検出回路２は、発振回路１２からのクロック信号のいわゆるエッジを検出するものである。
【００４１】
起動促進回路３は、電源投入検出信号Ｓ３により起動され、発振回路１１からのクロック信号Ｓ１により発振起動促進信号Ｓ６を生成し発振回路１２に注入する。発振起動促進信号Ｓ６は、起動検出回路２からの起動検出信号Ｓ４により停止される。
【００４２】
起動促進回路３の具体的な回路構成は、図３に示すように、ＲＳフリップフロップ（以下、単にフリップフロップと呼ぶ）３１と分周回路（分周手段）３２とＡＮＤゲート（以下、単にゲートと呼ぶ）３３とから構成される。
【００４３】
分周回路３２は、発振回路１１からのクロック信号Ｓ１が発振回路１２からのクロック信号の周波数に比べて非常に高い周波数の場合に使用するもので、低周波のクロック信号ＳＤ１とすることにより集積回路の設計・製造を容易にすることができる。尚、この分周回路３２はゲート３３の出力側に配置しても同様の効果が得られる。又、２つの発振回路の周波数が近接するような場合には、その分周回路は省略することもできる。
【００４４】
フリップフロップ３１も通常ゲート回路から構成され、起動促進回路３は数個のゲート回路という非常に簡単な構成で実現できる。又、フリップフロップ３１のセット信号は、外部電源５の電源投入検出信号Ｓ３が利用できる。又、他の例としてＣＰＵを搭載する機器に一般的に使用されているパワーオンリセット信号を用いることもできる。
【００４５】
フリップフロップ３１の入力の仕方として、起動検出信号をセット信号として、電源投入検出信号をリセット信号として使用してもよい。この場合、フリップフロップ３１の出力は、図示しない負の出力（Ｑ−）を用いる。
【００４６】
尚、図１及び図３にはそれぞれ図示していないが、起動検出回路２及び起動促進回路３のそれぞれには、外部電源６の電源電圧が供給されるものとする。
【００４７】
（１−２） 第１の実施形態の原理
次に、本発明の第１の実施形態における原理について説明する。
【００４８】
上記で説明した、３８．４ＫＨｚの周波数で発振する音叉型水晶振動子Ｘ２を用いた発振回路１２は、「発明が解決しようとする課題」で説明したように、外部電源が投入された初期状態において、その発振起動開始時間が数秒と非常に長いという問題点がある。この問題点の解決を図るために、ＡＴカット型水晶振動子Ｘ１を用いた発振起動時間（約１０ｍｓ）の短い発振回路１１からのクロック信号の一部を、間欠した発振起動促進信号Ｓ６として遅い発振回路１２に注入して、これの発振起動を早めるというものである。
【００４９】
即ち、図３に示すように、電源投入検出回路４から出力された電源投入検出信号Ｓ３をトリガー信号としてフリップフロップ３１を動作、いわゆる起動させる。そして、その出力である起動促進許容信号Ｓ５により、ゲート３３に入力される分周されたクロック信号ＳＤ１を出力し発振起動促進信号Ｓ６として発振回路１２に注入し、この発振回路１２の発振起動を早める。発振回路１２からのクロック信号Ｓ２が出力されると、この出力が開始された時点における最初のクロック信号Ｓ２の立ち上がり信号を起動検出回路２で検出する。そして、この最初の起動検出信号Ｓ４によりフリップフロップ３１をリセットして、発振回路１１のクロック信号を分周したクロック信号ＳＤ１の、ゲート３３からの出力、即ち、発振起動促進信号Ｓ６を停止させるというものである。この後は、起動検出回路２は、さらに、クロック信号Ｓ２の立ち上がりを検出し、連続的に起動検出信号Ｓ４を出力する。
【００５０】
尚、２回目以降の立ち上がりを検出させないようにすることもできる。即ち、クロック信号Ｓ２の立ち下がり信号を検出し、この検出信号により起動検出回路２及び起動促進回路３のそれぞれに供給される外部電源Ｖｄｄを遮断すればよい。遮断する手段としてはｐＭＯＳトランジスタ等により実現できる。又、外部電源の投入時においては、電源投入検出信号Ｓ３により、そのｐＭＯＳトランジスタをオンして起動検出回路２及び起動促進回路３のそれぞれに供給される外部電源Ｖｄｄを投入すればよい。立ち下がり検出は、立ち上がり検出と同様に上記した遅延素子とゲートで容易に実現できる。
【００５１】
（１−３）第１の実施形態の動作
次に、図４に基づき、水晶発振器１Ａの動作を詳細に説明する。
【００５２】
図４は、外部電源が投入された後における発振器１Ａの各部の動作を示すタイムチャートである。図４に示したｔ０乃至ｔ２は、発生した事象の時刻を示している。
【００５３】
図４において、外部電源６が立ち上げられると（その時刻をｔ０とする）、電源投入検出回路４からの電源投入検出信号Ｓ３により、フリップフロップ３１が動作する。即ち、この時刻ｔ０で起動促進許容信号Ｓ５がハイレベル（以下、Ｈレベルと呼ぶ）となり、ゲート３３は分周されたクロック信号ＳＤ１を出力できる状態となる。所定の時間が経過、例えば、時刻ｔ１で、発振起動の早い発振回路１１からクロック信号Ｓ１の出力が開始されると、その起動促進許容信号Ｓ５がＨレベルを維持しているので、時刻ｔ１以後、発振回路１１からのクロック信号Ｓ１を分周したクロック信号ＳＤ１がゲート３３から発振起動促進信号Ｓ６として出力される。
【００５４】
この発振起動促進信号Ｓ６が発振回路１２に入力（注入）されて、所定時間経過後、例えば、時刻ｔ２から、発振回路１２のクロック信号Ｓ２の出力が開始される。この時刻ｔ２で、起動検出回路２は最初のクロック信号Ｓ２の立ち上がり信号を起動検出信号Ｓ４として検出し、出力する。そして、この起動検出信号Ｓ４がトリガーとなってフリップフロップ３１が動作すると、起動促進許容信号Ｓ５はＨレベルからロウレベル（以下、Ｌレベルと呼ぶ）に変化する。その時刻ｔ２では、起動促進許容信号Ｓ５がＬレベルとなるため、発振起動促進信号Ｓ６（分周されたクロック信号ＳＤ１）は停止する。
【００５５】
時刻ｔ２以降は、クロック信号Ｓ２の立ち上がりが検出されてフリップフロップ３１はＬレベルが維持されるので、ゲート３３が遮断された状態を継続する。
【００５６】
これらの動作の結果、時刻ｔ２以降は、発振回路１１及び１２からのそれぞれのクロック信号Ｓ１及びＳ２が継続して発振器１Ａから出力される。
【００５７】
図４に、併せて、音叉型の水晶振動子を使用し、発振起動の促進が図られていない発振回路の場合における従来のクロック信号を示している。電源投入後におけるこの２つのクロック信号の起動動作結果を比較すると、明らかに、本発明の構成により出力されるクロック信号Ｓ２は、発振起動の早い発振回路１１が有する発振起動時間程度まで改善されることが判る。
【００５８】
（１−４）第１の実施形態における他の実施例
図５を参照して、第１の実施形態における他の実施例について説明する。
【００５９】
図５は、発振起動が早い発振回路１１と、「発振回路１２，１３、起動促進回路９，１０及び起動検出回路７，８」からなる２組の発振部とを備える場合の構成を示すブロック図である。
【００６０】
図３に示された実施例と異なる点について説明する。図５によれば、発振回路、起動促進回路、起動検出回路からなる発振部が１組追加された構成を採る。そして、発振回路１１の水晶振動子Ｘ１はＡＴカット型水晶振動子であり、発振回路１２及び１３のそれぞれの水晶振動子Ｘ２及びＸ３は音叉型水晶振動子とした場合である。このようなケースは、外部電源６の投入時において、発振起動の早いＡＴカット型水晶発振回路１１により、発振起動の遅い発振回路１２及び１３のそれぞれの発振起動を早め、これらを１つにまとめることで小型化が見込まれるというような場合が想定される。
【００６１】
この事例においては、図５に示すように、発振回路１１からの出力であるクロック信号を起動促進回路９，１０にそれぞれ入力する。
【００６２】
図５に示したこの実施例の動作は、図３で説明した実施例と基本的に同じであるので、その詳細な説明は省略する。
【００６３】
（１−５）第１の実施形態から得られる効果
次に、本発明の第１の実施形態から得られる効果について説明する。
【００６４】
図３及び図５で示したように、本発明の発振器は、発振起動が早い発振回路と、発振回路、起動検出回路、起動促進回路からなる１乃至２組の発振部とで構成される。この構成において、外部電源が投入された通常動作モードでは、発振起動の早い発振回路のクロック信号に基づいて発振起動促進信号を生成する。そして、これを発振起動の遅い発振回路に入力することにより、この遅い発振回路の発振起動を早めることができるという効果が得られる。
【００６５】
又、発振回路は簡易なインバータ型発振回路、そして、ゲート回路からなる簡単な構成の起動検出回路及び起動促進回路を実現しているので、これらを集積回路化したＩＣチップは小規模で低価格化されたＩＣが得られるという効果が得られる。尚、本構成によれば、このＩＣチップは同一のＭＯＳトランジスタで構成されるので、同一の半導体製造プロセスで製造でき、さらなる低価格化を図ることができるという効果が得られる。
【００６６】
又、起動促進回路において、分周回路を用いて発振起動の早い発振回路からの高周波のクロック信号を分周して得られた低周波のクロック信号に基づいて発振起動促進信号を生成する。この結果、この低周波の発振起動促進信号を発振起動の遅い発振回路に入力（注入）するので、発振器の回路ブロックにおける集積回路化のための設計・製造を容易にすることができるという効果が得られる。
【００６７】
又、２つの水晶振動子を除く回路部分が１つのＩＣチップにまとめられ、かつ、これらを収容するパッケージが一体化される結果、水平方向の実装面積が低減されて小型化されるとともに、低価格化を実現できるという効果が得られる。
【００６８】
さらに、本発明による発振器は、発振周波数を設定するための制御データを格納するメモリやこの制御データを制御するための制御部を不要とする構成を採用している。このため、製造・検査時において、制御データを格納するための書き込み装置や制御データに基づく動作を確認するためのパーソナルコンピュータ、デバッグ装置等の高価な検査装置やその検査工数が不要となる。この結果、検査工数の軽減により安価な製造・検査工数で実現できるという効果が得られる。
【００６９】
（２）第２の実施形態
次に、本発明の発振器を回線接続制御装置に応用した第２の実施形態について説明する。
【００７０】
図６は、本発明の第１の実施形態に係る発振器を利用した電子機器の一例としてパソコン通信に用いられる回線接続制御装置の概略構成を示す図である。
【００７１】
回線接続制御装置６０ａは、パーソナルコンピュータ（以下、パソコンとよぶ）からの情報を、公衆電話回線を介して、図示しない相手方のパソコンに送信するか、又は、相手方からの受信データを受け自分のパソコンに取り込むための装置である。この回線接続制御装置６０ａは、内部の変復調部６５で、９６００ｂｐｓ，４８００ｂｐｓ及び２４００ｂｐｓのデータ伝送速度をそれぞれ選択することができる。複数の出力を持つ発振器１Ａの出力は、変復調部６５における最高の伝送速度の８倍、即ち、３８．４ＫＨｚの周波数のクロック信号を生成して、変復調部６５に出力する。このクロック信号を変復調部６５内で分周して、公衆電話回線の通信速度に応じた変調データが生成される。又、発振器１Ａの他の出力は、ＣＰＵの基本クロック信号である高周波のクロック信号を生成する。
【００７２】
次に、図６に基づいて、本発明の第１の実施形態に係る発振器を利用した回線接続制御装置６０ａを主体とする動作について説明する。
【００７３】
ユーザがパソコン６８を操作し、回線接続制御装置６０ａの主要部を含めたすべてのブロックの電源が立ち上げられると、相手先の電話番号を設定して回線接続処理が行われる。回線インタフェース部６４は、伝送速度、例えば、９６００ｂｐｓの公衆電話回線に送信できる状態となる。そして、パソコンからの文字や画像情報は、ＰＣインタフェース部６４を介してメモリ６３に一旦格納される。次に、ＣＰＵ６２はメモリ６３に格納された情報を、バス６７を介して変復調部６５に送り、ここで９６００ｂｐｓの伝送速度の変調データを生成し、回線インタフェース部６６を介して、公衆電話回線に送信される。
【００７４】
又、公衆電話回線を介して相手方のパソコン６８から送られてきた文字・画像情報は、回線インタフェース部６６から変復調部６５に送られ、ここで復調されて、バス６７を介してメモリ６３に一旦格納される。そして、ＣＰＵ６２の制御のもとにメモリ６３に格納された文字・画像情報はＰＣインタフェース部６４を介して、パソコン６８に取り込まれる。
【００７５】
そして、上記で説明した送受信が終了すると、回線接続制御装置６０ａは、回線インタフェース部６６を除き電源はオフされた状態となる。
【００７６】
本発明の実施形態に係る発振器として、第１の実施形態における発振器１Ａを適用し、図７のＣＰＵ６２や変復調部６５の周波数基準源として広く利用することができる。この場合、変復調部６５の周波数としては、図３に示した発振器１Ａの出力端子ＯＵＴ２からの３８．４ＫＨｚのクロック信号が伝送速度を決定するための基準信号として用いられる。又、図３に示す出力端子ＯＵＴ１からは基準クロック信号としてＣＰＵ６２に供給される。
【００７７】
尚、第２の実施形態のような３つの出力を備えた発振器も同様に適用できる。即ち、さらに多くの、公衆電話回線の通信速度に応じ、変復調部において複数の出力を有する発振器からのクロック信号を切り換えることにより適用することができる。
【００７８】
本発明の実施形態に係る発振器１Ａとしては、例えば、パッケージ水晶発振器（ＳＰＸＯ：Ｓｉｍｐｌｅ Ｐａｃｋａｇｅｄ Ｘ’ｓｔａｌ Ｏｓｃｉｌｌａｔｏｒ）がある。このパッケージ水晶発振器（ＳＰＸＯ）は近年の電子機器の小型化に伴い、これに用いられる発振器の小型化への要求が高まっている。そして、２つ乃至３つの周波数を統合し同一のパッケージに収め、小型化が図られた本発明の実施形態に係る発振器は装置の小型化を図る上で極めて有用である。即ち、回線接続制御装置のような電子機器に、上述した実施形態に係る発振器１Ａ又は１Ｂを適用することにより、従来の２つ乃至３つの発振器を１つにまとめて水平方向の実装面積を大幅に減らして、回線接続制御装置全体の小型化に寄与できるという効果が得られる。
【００７９】
又、発振起動時間の短縮化が図られた本発明に係る発振器を用いることにより、消費電力の低減が図られ、かつ電源投入時に待機することなく即時に使用できる使い勝手を向上させた電子機器が得られるという効果がある。
【００８０】
（３）変形例
本発明は、上述した実施形態に限定されず種々の態様にて実施することができる。例えば、以下のような変形実施が可能である。
【００８１】
＜第１の変形例＞
上述した第２の実施形態における発振器として、パッケージ水晶発振器（ＳＰＸＯ）に適用した実施例について説明したが、本発明はこれに限定されない。例えば、温度補償型水晶発振器（ＴＣＸＯ：Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｍｐｅｎｓａｔｅｄ Ｘ’ｓｔａｌ Ｏｓｃｉｌｌａｔｏｒ），電圧制御型水晶発振器（ＶＣＸＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｘ’ｓｔａｌ Ｏｓｃｉｌｌａｔｏｒ）であってもよい。又、第２の発振回路（図３の発振回路１２，図５の発振回路１３）として音叉型水晶振動子を用いた発振回路で説明したが、抵抗とコンデンサで構成されたＲＣ発振回路であってもよい。
【００８２】
＜第２の変形例＞
又、上述した第１及び第２の実施形態の発振器おいて、発振源として、ＡＴカット型や屈曲型の水晶振動子を本発明に適用する場合について説明したが、本発明はこれに限定されない。例えば、水晶振動子としてはＳＡＷ共振子、そして、圧電セラミック，リチウムタンタレートあるいはリチウムニオベイトからなる振動子でもよい。
【００８３】
＜第３の変形例＞
又、上述した実施形態の発振回路として、ＭＯＳトランジスタを用いたインバータ型発振回路の実施例で説明したが、バイポーラトランジスタを用いたコルピッツ型の発振回路であってもよい。
【００８４】
＜第４の変形例＞
上述の実施形態においては、携帯電話装置、コンピュータ、表示装置、リモートコントローラ、計測装置などの電子機器に内蔵される発振器に限定されない。例えば、リアルタイムクロック、温度補償型水晶発振器（ＴＣＸＯ）及び電圧制御型水晶発振器（ＶＣＸＯ）に広く適用され、これらの出力信号に基づいて動作する電子機器の起動時間の短縮化を図ることができる。特に消費電力を低減するために、一部の機能を一時的に停止させる節電モード、といった予め定めた条件に従って発振器の一時停止と駆動とを行う動作モードが使われる。このような動作モードを有するコンピュータや回線接続制御装置などの電子機器に本発明に係る発振器を用いれば、起動時間を短縮できる分だけ実質的な駆動時間を短くでき、さらに低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】第１の実施形態における発振器の構成を示すブロック図である。
【図２】第１の実施形態における発振回路の一実施例としてインバータ型発振回路の構成を示す回路図である。
【図３】第１の実施形態における発振器を構成する起動検出回路と起動促進回路をそれぞれ具体的な回路で示した回路図である。
【図４】外部電源の投入からそれ以後における、第１の実施形態における発振器の各部の動作を示すタイムチャートである。
【図５】第１の実施形態における他の実施例の構成を示すブロック図である。
【図６】第１の実施形態に係る発振器を利用した電子機器の一例として回線接続制御装置の概略構成を示すブロック図である。
【図７】従来の回線接続制御装置の概要構成を示すブロック図である。
【図８】発振起動時間の短縮が図られた従来の発振器の構成を示すブロック図である。
【図９】従来の発振器を構成するメモリに格納されたスイッチの数及び状態と接続順を示す表である。
【符号の説明】
１Ａ，１Ｂ・・・発振器
１１，１２、１３・・・発振回路
４・・・電源投入検出回路
５ａ，５ｂ・・・ＩＣチップ
６・・・外部電源
２，７，８・・・起動検出回路
３，９，１０・・・起動促進回路
１５・・・出力回路
Ｘ１，Ｘ２，Ｘ３・・・水晶振動子
６０ａ，６０ｂ・・・回線接続制御装置
６２・・・ＣＰＵ
６３・・・メモリ
６４・・・ＰＣインタフェース部
６５・・・変復調部
６６・・・回線インタフェース部
６７・・・バス
６８・・・パーソナルコンピュータ
【発明の属する技術分野】
本発明は、回線接続制御装置に代表される通信機器や、コンピュータ等の電子機器に使用される発振器に関し、特に、電源投入時の発振開始時間を短縮し、短時間で起動することができる発振器及びこれを用いた電子機器に関する。
【０００２】
【従来の技術】
従来の発振器は、例えば、図７の回線接続制御装置の概要構成に示すように、用途に応じて異なる周波数のクロック信号をそれぞれ出力する２つの発振器６１ａ，６１ｂとして使用される。発振器６１ａは、５０ＫＨｚ以下の低周波用クロック信号を回線接続制御装置６０ｂの変復調部６５に、又、発振器６１ｂは１０ＭＨｚ前後の高周波用クロック信号をＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）に供給している。
【０００３】
ところで、近年、上述した電子機器に代表される回線接続制御装置等において、変復調部６５や発振器６１ａ，６１ｂについては、公衆電話回線から受信信号を受信しているときや、ユーザが入力した送信すべきデータの送信処理を行う一定の時間のみ動作させて、未使用時は動作を一時停止させている。これは、実質的な駆動時間を確保して消費電力を低減しようとするものである。
【０００４】
この種の電子機器は、発振器や各種クロック信号生成のための様々な回路を有しており、これらの発振器の発振周波数や振幅が安定するまでは、機器が正常に動作しない。このため、間欠動作における立ち上げ時間は、発振器の発振起動時間を見越して長めにとっておく必要がある。
【０００５】
また、回線接続制御装置に限らず、コンピュータなどの各種電子機器においては、消費電力低減の観点から、操作されなくなって一定時間経過すると、表示装置やハードディスク装置（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）の駆動を停止すようになっている。そして、ユーザが何らかの操作を行ったときに、それらの装置の駆動を再び開始するという機能を備えている。この場合も、発振起動に時間がかかると、消費電力低減の観点から望ましくないだけでなく、すぐに操作できないため使い勝手が悪くなってしまう。このような事情から、消費電力の低減を図るという観点及び使い勝手を向上させるという観点から発振器の発振起動時間の短縮化が要望されている。
【０００６】
図８は、発振起動時間の短縮が図られた従来の発振器１Ｃの構成を示すブロック図である。
【０００７】
図８において、発振器１Ｃは、インバータＩＮＶ１や水晶振動子Ｘ等からなるインバータ型発振回路Ａと、安定した発振状態か否かを検出する分周回路７１と、複数のコンデンサＣ１１〜Ｃ１５，Ｃ２１〜Ｃ２５と、スイッチＳＷ１〜ＳＷ１０からなる可変容量部７２，７３と、発振周波数に応じてスイッチＳＷ１〜ＳＷ１０のオン制御するスイッチの数を格納するメモリ７４と、メモリ７４に格納されたスイッチの指定数に応じて、スイッチＳＷ１〜ＳＷ１０のオン・オフ制御する制御部７５とから構成される。書き込み装置７６は、所望の周波数を得るためにオン制御するスイッチの数を格納するために、制御データＤｃとしてメモリ７４に書き込むための装置である。
【０００８】
まず、発振器１Ｃにおいて、電源が供給されると、制御部７５は、メモリ７４から設定するスイッチの数を示す制御データＤｃを読み出す。このとき、各可変容量部７２，７３のスイッチＳＷ１〜ＳＷ１０は初期状態ではオフ状態である。発振器１Ｃのインバータ型発振回路Ａは、振動子Ｘを発振させるのに最低限必要な容量値の容量素子Ｃ１，Ｃ２が付加された状態で起動を開始する。
【０００９】
そして、発振回路が発振を開始して振幅が所定レベルに成長すると、発振状態が安定して起動するかどうかを検出する分周回路７１からその信号を分周した分周信号が出力される。制御部７５は、分周信号の立ち上がりを検出すると、制御データＤｃに基づいて、この分周信号の立ち上がりを基に、各可変容量部７２，７３のＳＷ１〜ＳＷ１０から最初のスイッチＳＷ１をオン制御する。そして、図９に示すメモリ７４に格納されたスイッチの数と接続順に応じ、ＳＷ１〜ＳＷ１０をオン制御して、容量素子Ｃ１１〜Ｃ１５，Ｃ２１〜Ｃ２５を順次接続していく。制御部７５は、可変容量部７２，７３のオン状態に制御したスイッチの数が制御データＤｃの値と一致したと判定すると、スイッチの制御状態を保持したまま発振起動処理を終了する。
【００１０】
ところで、発振回路の起動時間の短縮に関する先行技術として、特許文献１及び特許文献２が開示されている。特許文献１は、外部に標準信号発生装置を設けて、検査時における圧電振動子の検査時間を改善するというものである。又、特許文献２は、スタンバイモード解除時に発振回路の起動時間を改善するというものである。
【００１１】
【特許文献１】
特開平３−２３１５０４号公報（第１図）
【特許文献２】
特開２０００−１０１３４７号公報（段落〔００１２〕，第１図）
【００１２】
【発明が解決しようとする課題】
従来の発振器やこれを用いた電子機器は、以上説明したように構成されており、次のような問題点（課題）があった。
【００１３】
図７に示した回線接続制御装置等の電子機器に用いられ、公衆電話回線の伝送速度を規定する５０ＫＨｚ以下の低周波用の発振器６１ａにおいて、その発振起動時間は約３〜１０秒程度の時間を要する。このため、発振器の単体試験を行う場合、試験が開始できるまで待機しなければならないこと、又、量産時には検査工数に多くの時間を費やし、コスト高になるという課題があった。
【００１４】
図８の発振器１Ｃが示すように、水晶振動子Ｘを除くインバータ型発振回路Ａに分周回路７１，可変容量部７２，７３，メモリ７４，制御部７５が付加された発振回路は、その回路規模が大きくなり、集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）化された発振回路はコスト高になるという課題があった。
【００１５】
さらに、所望する周波数に応じてスイッチの数とその順番を指定するために、書き込み装置７６を用いてスイッチの数とその順番を制御データとしてメモリ７４に書き込むとともにスイッチの動作を確認するための検査が必要となる。このため、発振器の製造・検査工数が増加し発振器がコスト高になるという課題があった。
【００１６】
図７の回線接続制御装置の概要構成が示すように、変復調部やＣＰＵ等の機能ブロックに応じて、周波数の異なる複数の個別の発振器を用いる必要があるために、電子機器の小型化、低コスト化の要請に沿わないという課題があった。
【００１７】
本発明は、上記のような課題を解決するためになされたもので、簡単、かつ小規模の回路構成で、発振起動時間の短縮が図られた発振器を提供することにある。そして、本発明は、周波数に応じて該当のスイッチやその数を指定するために、書き込み装置を用いてそれらを制御データとしてメモリへの書き込みや発振器の動作確認のための製造・検査工数を省いて、低コスト化の図られた発振器を提供することにある。
【００１８】
又、本発明は、発振起動時間の短縮が図られ、かつ、低周波回路やＣＰＵ等の機能ブロックに応じて、複数の周波数を１つのパッケージから出力する発振器を用いた電子機器、例えば、回線接続制御装置を得ることも目的とする。
【００１９】
【課題を解決するための手段】
本発明の発振器は、第１の発振回路と、第２の発振回路、起動促進手段及び起動検出手段からなる少なくとも１組の発振部とを備える発振器であって、外部電源の投入を検出し、電源投入検出信号として出力する電源投入検出手段と、所定の周波数のクロック信号を出力する前記第１の発振回路と、所定の周波数のクロック信号を出力し、前記第１の発振回路よりも発振起動の遅い前記第２の発振回路と、前記電源投入検出信号により起動し、前記第１の発振回路からの出力信号により発振起動促進信号を生成して、自己が所属する前記発振部の第２の発振回路に前記発振起動促進信号を注入する前記起動促進手段と、前記発振起動促進信号が注入された第２の発振回路からの出力信号により起動検出信号を生成し、前記起動検出信号により前記発振起動促進信号を停止させる前記起動検出手段と
を備えることを特徴とする。
【００２０】
上記構成によれば、外部電源の投入時において、発振起動の早い第１の発振回路の出力信号に基づいて発振起動促進信号を生成し、これを発振起動の遅い第２の発振回路に入力（注入）する。この注入された発振起動促進信号により、この遅い第２の発振回路の発振起動を早めることができるというという効果がある。
【００２１】
本発明の発振器は、前記起動促進手段において、前記第１の発振回路からの出力信号であるクロック信号又は前記発振起動促進信号のいずれかを分周する分周手段を備えることを特徴とする。
【００２２】
上記構成によれば、高周波のクロック信号を分周して低周波のクロック信号とすることにより、発振器の回路ブロックの集積回路化における設計・製造を容易に行うことができるという効果がある。
【００２３】
本発明の発振器は、前記起動検出手段において、前記発振起動促進信号が注入された第２の発振回路からの出力信号であるクロック信号と前記クロック信号を遅延させた遅延クロック信号から、前記クロック信号の立ち上がり又は立ち下がりに対応した前記起動検出信号を生成することを特徴とする。
【００２４】
上記構成によれば、起動検出手段は、第２の発振回路からのクロック信号のいわゆるエッジを検出して起動検出信号を生成しているので、数個のゲート回路という非常に簡単な構成で実現できるという効果がある。
【００２５】
本発明の発振器は、前記発振器において、少なくとも１つの前記第２の発振回路は音叉型水晶振動子を備えることを特徴とする。
【００２６】
上記構成によれば、例えば、３８．４ＫＨｚという周波数で振動し、電源投入時に動作を開始するブロックのクロック源として用いられる音叉型水晶振動子は、構造的に小型に製造できるという効果がある。
【００２７】
本発明の電子機器は、上記した発振器を内蔵し、前記発振器の出力信号に基づいて動作することを特徴とする。
【００２８】
上記構成によれば、発振起動の早い発振回路により発振起動の遅い発振回路の起動時間の短縮化を図ることができる。併せて、従来の複数の発振器を１つにまとめて実装面積を低減した発振器を用いているので、外部電源投入時に待つことなく即時に使用できる使い勝手を向上させて、小型化の図られた電子機器が得られるという効果がある。
【００２９】
前記電子機器は、予め定めた条件に従って少なくとも前記発振器の一時停止と駆動とを行う動作モードを有する電子機器であることを特徴とする。
【００３０】
上記構成によれば、パワー・ダウン・モードという動作モードを有する電子機器において、その動作モード解除時の発振器の起動時間を短縮できる分電子機器の実質的な駆動時間を確保することができるので、消費電力の低減が図られた電子機器が得られるという効果がある。
【００３１】
【発明の実施の形態】
本発明に係る実施形態について、図面を参照して説明する。
（１）第１の実施形態
（１−１）第１の実施形態の構成
図１は、第１の実施形態における発振器の構成を示すブロック図である。
【００３２】
図１において、発振器１Ａは、発振起動の早い圧電振動子Ｘ１を備えた発振回路（第１の発振回路）１１と、これより発振起動の遅い圧電振動子Ｘ２を備えた発振回路（第２の発振回路）１２、起動促進回路（起動促進手段）及び起動検出回路（起動検出手段）からなる１組の発振部と、外部電源６の投入を検出する電源投入検出回路（電源投入検出手段）とから構成される。
【００３３】
尚、発振器１Ａは、通常、前述した発振部を少なくとも１組備えており、この第１の実施形態においては、１組の発振部で構成される場合について説明する。
【００３４】
ここで、圧電振動子Ｘ１及びＸ２を除いた回路ブロックは通常集積化され、１チップＩＣ５ａとして構成される。圧電振動子として水晶振動子を取り扱い、水晶振動子Ｘ１は厚みすべり振動モードのＡＴカット型水晶振動子を、又、水晶振動子Ｘ２は、例えば、３８．４ＫＨｚで振動する屈曲振動モードの音叉型水晶振動子を実施例として説明する。
【００３５】
尚、音叉型振動子は、３８．４ＫＨｚの周波数の水晶振動子として構造的に小型に製造できるという長所がある。
【００３６】
尚、水晶振動子の１種であるＳＡＷ共振子を用いた発振回路にも適用できる。
【００３７】
図２は、発振回路１１及び１２の実施例としてインバータ型発振回路Ａの構成を示す回路図である。インバータ型発振回路Ａは、水晶振動子Ｘと、水晶振動子Ｘを動作させるための帰還増幅回路（インバータＩＮＶ１，帰還抵抗Ｒ１）と、帰還増幅回路の入出力端子に接続されるコンデンサＣ１，Ｃ２から構成される。コンデンサＣ１，Ｃ２は、水晶振動子Ｘの動作条件における周波数偏差の合わせ込みなどを行うための負荷容量であり、設計によって決められた固定容量の容量素子である。出力回路１５は、インバータ型発振回路Ａからの発振信号を入力して波形整形し、かつ、外部に接続される図示しない負荷回路との相互の影響を防止するための回路で、波形整形されたクロック信号を出力する。又、後述する起動促進回路３からの発振起動促進信号はカップリングコンデンサＣを介して入力され、インバータ型発振回路Ａの起動促進が図られる。
【００３８】
図３は、起動検出回路２と起動促進回路３それぞれの具体的な回路構成を含めて示した回路図である。
【００３９】
起動検出回路２は、発振回路１２からのクロック信号Ｓ２を入力し一定のレベルに達したそのクロック信号Ｓ２の立ち上がり信号を検出し、発振起動促進信号Ｓ６を停止させるための起動検出信号Ｓ４として出力する。
【００４０】
起動検出回路２の具体的な回路構成は、図３に示すように、遅延素子２１とＮＡＮＤゲート（以下、単にゲートと呼ぶ）２２とからなり、クロック信号Ｓ２とこれを遅延素子２１で遅延させたクロック信号との積をとってクロック信号Ｓ２の立ち上がり信号を検出する。遅延素子２１は、インバータやＡＮＤ／ＯＲゲート等のゲート回路が持っている動作上の遅延時間を利用し、それらを直列に接続することにより簡単に構成することができる。尚、クロック信号の立ち上がり信号に限定されず立ち下がり信号を検出してもよい。起動検出回路２は、発振回路１２からのクロック信号のいわゆるエッジを検出するものである。
【００４１】
起動促進回路３は、電源投入検出信号Ｓ３により起動され、発振回路１１からのクロック信号Ｓ１により発振起動促進信号Ｓ６を生成し発振回路１２に注入する。発振起動促進信号Ｓ６は、起動検出回路２からの起動検出信号Ｓ４により停止される。
【００４２】
起動促進回路３の具体的な回路構成は、図３に示すように、ＲＳフリップフロップ（以下、単にフリップフロップと呼ぶ）３１と分周回路（分周手段）３２とＡＮＤゲート（以下、単にゲートと呼ぶ）３３とから構成される。
【００４３】
分周回路３２は、発振回路１１からのクロック信号Ｓ１が発振回路１２からのクロック信号の周波数に比べて非常に高い周波数の場合に使用するもので、低周波のクロック信号ＳＤ１とすることにより集積回路の設計・製造を容易にすることができる。尚、この分周回路３２はゲート３３の出力側に配置しても同様の効果が得られる。又、２つの発振回路の周波数が近接するような場合には、その分周回路は省略することもできる。
【００４４】
フリップフロップ３１も通常ゲート回路から構成され、起動促進回路３は数個のゲート回路という非常に簡単な構成で実現できる。又、フリップフロップ３１のセット信号は、外部電源５の電源投入検出信号Ｓ３が利用できる。又、他の例としてＣＰＵを搭載する機器に一般的に使用されているパワーオンリセット信号を用いることもできる。
【００４５】
フリップフロップ３１の入力の仕方として、起動検出信号をセット信号として、電源投入検出信号をリセット信号として使用してもよい。この場合、フリップフロップ３１の出力は、図示しない負の出力（Ｑ−）を用いる。
【００４６】
尚、図１及び図３にはそれぞれ図示していないが、起動検出回路２及び起動促進回路３のそれぞれには、外部電源６の電源電圧が供給されるものとする。
【００４７】
（１−２） 第１の実施形態の原理
次に、本発明の第１の実施形態における原理について説明する。
【００４８】
上記で説明した、３８．４ＫＨｚの周波数で発振する音叉型水晶振動子Ｘ２を用いた発振回路１２は、「発明が解決しようとする課題」で説明したように、外部電源が投入された初期状態において、その発振起動開始時間が数秒と非常に長いという問題点がある。この問題点の解決を図るために、ＡＴカット型水晶振動子Ｘ１を用いた発振起動時間（約１０ｍｓ）の短い発振回路１１からのクロック信号の一部を、間欠した発振起動促進信号Ｓ６として遅い発振回路１２に注入して、これの発振起動を早めるというものである。
【００４９】
即ち、図３に示すように、電源投入検出回路４から出力された電源投入検出信号Ｓ３をトリガー信号としてフリップフロップ３１を動作、いわゆる起動させる。そして、その出力である起動促進許容信号Ｓ５により、ゲート３３に入力される分周されたクロック信号ＳＤ１を出力し発振起動促進信号Ｓ６として発振回路１２に注入し、この発振回路１２の発振起動を早める。発振回路１２からのクロック信号Ｓ２が出力されると、この出力が開始された時点における最初のクロック信号Ｓ２の立ち上がり信号を起動検出回路２で検出する。そして、この最初の起動検出信号Ｓ４によりフリップフロップ３１をリセットして、発振回路１１のクロック信号を分周したクロック信号ＳＤ１の、ゲート３３からの出力、即ち、発振起動促進信号Ｓ６を停止させるというものである。この後は、起動検出回路２は、さらに、クロック信号Ｓ２の立ち上がりを検出し、連続的に起動検出信号Ｓ４を出力する。
【００５０】
尚、２回目以降の立ち上がりを検出させないようにすることもできる。即ち、クロック信号Ｓ２の立ち下がり信号を検出し、この検出信号により起動検出回路２及び起動促進回路３のそれぞれに供給される外部電源Ｖｄｄを遮断すればよい。遮断する手段としてはｐＭＯＳトランジスタ等により実現できる。又、外部電源の投入時においては、電源投入検出信号Ｓ３により、そのｐＭＯＳトランジスタをオンして起動検出回路２及び起動促進回路３のそれぞれに供給される外部電源Ｖｄｄを投入すればよい。立ち下がり検出は、立ち上がり検出と同様に上記した遅延素子とゲートで容易に実現できる。
【００５１】
（１−３）第１の実施形態の動作
次に、図４に基づき、水晶発振器１Ａの動作を詳細に説明する。
【００５２】
図４は、外部電源が投入された後における発振器１Ａの各部の動作を示すタイムチャートである。図４に示したｔ０乃至ｔ２は、発生した事象の時刻を示している。
【００５３】
図４において、外部電源６が立ち上げられると（その時刻をｔ０とする）、電源投入検出回路４からの電源投入検出信号Ｓ３により、フリップフロップ３１が動作する。即ち、この時刻ｔ０で起動促進許容信号Ｓ５がハイレベル（以下、Ｈレベルと呼ぶ）となり、ゲート３３は分周されたクロック信号ＳＤ１を出力できる状態となる。所定の時間が経過、例えば、時刻ｔ１で、発振起動の早い発振回路１１からクロック信号Ｓ１の出力が開始されると、その起動促進許容信号Ｓ５がＨレベルを維持しているので、時刻ｔ１以後、発振回路１１からのクロック信号Ｓ１を分周したクロック信号ＳＤ１がゲート３３から発振起動促進信号Ｓ６として出力される。
【００５４】
この発振起動促進信号Ｓ６が発振回路１２に入力（注入）されて、所定時間経過後、例えば、時刻ｔ２から、発振回路１２のクロック信号Ｓ２の出力が開始される。この時刻ｔ２で、起動検出回路２は最初のクロック信号Ｓ２の立ち上がり信号を起動検出信号Ｓ４として検出し、出力する。そして、この起動検出信号Ｓ４がトリガーとなってフリップフロップ３１が動作すると、起動促進許容信号Ｓ５はＨレベルからロウレベル（以下、Ｌレベルと呼ぶ）に変化する。その時刻ｔ２では、起動促進許容信号Ｓ５がＬレベルとなるため、発振起動促進信号Ｓ６（分周されたクロック信号ＳＤ１）は停止する。
【００５５】
時刻ｔ２以降は、クロック信号Ｓ２の立ち上がりが検出されてフリップフロップ３１はＬレベルが維持されるので、ゲート３３が遮断された状態を継続する。
【００５６】
これらの動作の結果、時刻ｔ２以降は、発振回路１１及び１２からのそれぞれのクロック信号Ｓ１及びＳ２が継続して発振器１Ａから出力される。
【００５７】
図４に、併せて、音叉型の水晶振動子を使用し、発振起動の促進が図られていない発振回路の場合における従来のクロック信号を示している。電源投入後におけるこの２つのクロック信号の起動動作結果を比較すると、明らかに、本発明の構成により出力されるクロック信号Ｓ２は、発振起動の早い発振回路１１が有する発振起動時間程度まで改善されることが判る。
【００５８】
（１−４）第１の実施形態における他の実施例
図５を参照して、第１の実施形態における他の実施例について説明する。
【００５９】
図５は、発振起動が早い発振回路１１と、「発振回路１２，１３、起動促進回路９，１０及び起動検出回路７，８」からなる２組の発振部とを備える場合の構成を示すブロック図である。
【００６０】
図３に示された実施例と異なる点について説明する。図５によれば、発振回路、起動促進回路、起動検出回路からなる発振部が１組追加された構成を採る。そして、発振回路１１の水晶振動子Ｘ１はＡＴカット型水晶振動子であり、発振回路１２及び１３のそれぞれの水晶振動子Ｘ２及びＸ３は音叉型水晶振動子とした場合である。このようなケースは、外部電源６の投入時において、発振起動の早いＡＴカット型水晶発振回路１１により、発振起動の遅い発振回路１２及び１３のそれぞれの発振起動を早め、これらを１つにまとめることで小型化が見込まれるというような場合が想定される。
【００６１】
この事例においては、図５に示すように、発振回路１１からの出力であるクロック信号を起動促進回路９，１０にそれぞれ入力する。
【００６２】
図５に示したこの実施例の動作は、図３で説明した実施例と基本的に同じであるので、その詳細な説明は省略する。
【００６３】
（１−５）第１の実施形態から得られる効果
次に、本発明の第１の実施形態から得られる効果について説明する。
【００６４】
図３及び図５で示したように、本発明の発振器は、発振起動が早い発振回路と、発振回路、起動検出回路、起動促進回路からなる１乃至２組の発振部とで構成される。この構成において、外部電源が投入された通常動作モードでは、発振起動の早い発振回路のクロック信号に基づいて発振起動促進信号を生成する。そして、これを発振起動の遅い発振回路に入力することにより、この遅い発振回路の発振起動を早めることができるという効果が得られる。
【００６５】
又、発振回路は簡易なインバータ型発振回路、そして、ゲート回路からなる簡単な構成の起動検出回路及び起動促進回路を実現しているので、これらを集積回路化したＩＣチップは小規模で低価格化されたＩＣが得られるという効果が得られる。尚、本構成によれば、このＩＣチップは同一のＭＯＳトランジスタで構成されるので、同一の半導体製造プロセスで製造でき、さらなる低価格化を図ることができるという効果が得られる。
【００６６】
又、起動促進回路において、分周回路を用いて発振起動の早い発振回路からの高周波のクロック信号を分周して得られた低周波のクロック信号に基づいて発振起動促進信号を生成する。この結果、この低周波の発振起動促進信号を発振起動の遅い発振回路に入力（注入）するので、発振器の回路ブロックにおける集積回路化のための設計・製造を容易にすることができるという効果が得られる。
【００６７】
又、２つの水晶振動子を除く回路部分が１つのＩＣチップにまとめられ、かつ、これらを収容するパッケージが一体化される結果、水平方向の実装面積が低減されて小型化されるとともに、低価格化を実現できるという効果が得られる。
【００６８】
さらに、本発明による発振器は、発振周波数を設定するための制御データを格納するメモリやこの制御データを制御するための制御部を不要とする構成を採用している。このため、製造・検査時において、制御データを格納するための書き込み装置や制御データに基づく動作を確認するためのパーソナルコンピュータ、デバッグ装置等の高価な検査装置やその検査工数が不要となる。この結果、検査工数の軽減により安価な製造・検査工数で実現できるという効果が得られる。
【００６９】
（２）第２の実施形態
次に、本発明の発振器を回線接続制御装置に応用した第２の実施形態について説明する。
【００７０】
図６は、本発明の第１の実施形態に係る発振器を利用した電子機器の一例としてパソコン通信に用いられる回線接続制御装置の概略構成を示す図である。
【００７１】
回線接続制御装置６０ａは、パーソナルコンピュータ（以下、パソコンとよぶ）からの情報を、公衆電話回線を介して、図示しない相手方のパソコンに送信するか、又は、相手方からの受信データを受け自分のパソコンに取り込むための装置である。この回線接続制御装置６０ａは、内部の変復調部６５で、９６００ｂｐｓ，４８００ｂｐｓ及び２４００ｂｐｓのデータ伝送速度をそれぞれ選択することができる。複数の出力を持つ発振器１Ａの出力は、変復調部６５における最高の伝送速度の８倍、即ち、３８．４ＫＨｚの周波数のクロック信号を生成して、変復調部６５に出力する。このクロック信号を変復調部６５内で分周して、公衆電話回線の通信速度に応じた変調データが生成される。又、発振器１Ａの他の出力は、ＣＰＵの基本クロック信号である高周波のクロック信号を生成する。
【００７２】
次に、図６に基づいて、本発明の第１の実施形態に係る発振器を利用した回線接続制御装置６０ａを主体とする動作について説明する。
【００７３】
ユーザがパソコン６８を操作し、回線接続制御装置６０ａの主要部を含めたすべてのブロックの電源が立ち上げられると、相手先の電話番号を設定して回線接続処理が行われる。回線インタフェース部６４は、伝送速度、例えば、９６００ｂｐｓの公衆電話回線に送信できる状態となる。そして、パソコンからの文字や画像情報は、ＰＣインタフェース部６４を介してメモリ６３に一旦格納される。次に、ＣＰＵ６２はメモリ６３に格納された情報を、バス６７を介して変復調部６５に送り、ここで９６００ｂｐｓの伝送速度の変調データを生成し、回線インタフェース部６６を介して、公衆電話回線に送信される。
【００７４】
又、公衆電話回線を介して相手方のパソコン６８から送られてきた文字・画像情報は、回線インタフェース部６６から変復調部６５に送られ、ここで復調されて、バス６７を介してメモリ６３に一旦格納される。そして、ＣＰＵ６２の制御のもとにメモリ６３に格納された文字・画像情報はＰＣインタフェース部６４を介して、パソコン６８に取り込まれる。
【００７５】
そして、上記で説明した送受信が終了すると、回線接続制御装置６０ａは、回線インタフェース部６６を除き電源はオフされた状態となる。
【００７６】
本発明の実施形態に係る発振器として、第１の実施形態における発振器１Ａを適用し、図７のＣＰＵ６２や変復調部６５の周波数基準源として広く利用することができる。この場合、変復調部６５の周波数としては、図３に示した発振器１Ａの出力端子ＯＵＴ２からの３８．４ＫＨｚのクロック信号が伝送速度を決定するための基準信号として用いられる。又、図３に示す出力端子ＯＵＴ１からは基準クロック信号としてＣＰＵ６２に供給される。
【００７７】
尚、第２の実施形態のような３つの出力を備えた発振器も同様に適用できる。即ち、さらに多くの、公衆電話回線の通信速度に応じ、変復調部において複数の出力を有する発振器からのクロック信号を切り換えることにより適用することができる。
【００７８】
本発明の実施形態に係る発振器１Ａとしては、例えば、パッケージ水晶発振器（ＳＰＸＯ：Ｓｉｍｐｌｅ Ｐａｃｋａｇｅｄ Ｘ’ｓｔａｌ Ｏｓｃｉｌｌａｔｏｒ）がある。このパッケージ水晶発振器（ＳＰＸＯ）は近年の電子機器の小型化に伴い、これに用いられる発振器の小型化への要求が高まっている。そして、２つ乃至３つの周波数を統合し同一のパッケージに収め、小型化が図られた本発明の実施形態に係る発振器は装置の小型化を図る上で極めて有用である。即ち、回線接続制御装置のような電子機器に、上述した実施形態に係る発振器１Ａ又は１Ｂを適用することにより、従来の２つ乃至３つの発振器を１つにまとめて水平方向の実装面積を大幅に減らして、回線接続制御装置全体の小型化に寄与できるという効果が得られる。
【００７９】
又、発振起動時間の短縮化が図られた本発明に係る発振器を用いることにより、消費電力の低減が図られ、かつ電源投入時に待機することなく即時に使用できる使い勝手を向上させた電子機器が得られるという効果がある。
【００８０】
（３）変形例
本発明は、上述した実施形態に限定されず種々の態様にて実施することができる。例えば、以下のような変形実施が可能である。
【００８１】
＜第１の変形例＞
上述した第２の実施形態における発振器として、パッケージ水晶発振器（ＳＰＸＯ）に適用した実施例について説明したが、本発明はこれに限定されない。例えば、温度補償型水晶発振器（ＴＣＸＯ：Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｍｐｅｎｓａｔｅｄ Ｘ’ｓｔａｌ Ｏｓｃｉｌｌａｔｏｒ），電圧制御型水晶発振器（ＶＣＸＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｘ’ｓｔａｌ Ｏｓｃｉｌｌａｔｏｒ）であってもよい。又、第２の発振回路（図３の発振回路１２，図５の発振回路１３）として音叉型水晶振動子を用いた発振回路で説明したが、抵抗とコンデンサで構成されたＲＣ発振回路であってもよい。
【００８２】
＜第２の変形例＞
又、上述した第１及び第２の実施形態の発振器おいて、発振源として、ＡＴカット型や屈曲型の水晶振動子を本発明に適用する場合について説明したが、本発明はこれに限定されない。例えば、水晶振動子としてはＳＡＷ共振子、そして、圧電セラミック，リチウムタンタレートあるいはリチウムニオベイトからなる振動子でもよい。
【００８３】
＜第３の変形例＞
又、上述した実施形態の発振回路として、ＭＯＳトランジスタを用いたインバータ型発振回路の実施例で説明したが、バイポーラトランジスタを用いたコルピッツ型の発振回路であってもよい。
【００８４】
＜第４の変形例＞
上述の実施形態においては、携帯電話装置、コンピュータ、表示装置、リモートコントローラ、計測装置などの電子機器に内蔵される発振器に限定されない。例えば、リアルタイムクロック、温度補償型水晶発振器（ＴＣＸＯ）及び電圧制御型水晶発振器（ＶＣＸＯ）に広く適用され、これらの出力信号に基づいて動作する電子機器の起動時間の短縮化を図ることができる。特に消費電力を低減するために、一部の機能を一時的に停止させる節電モード、といった予め定めた条件に従って発振器の一時停止と駆動とを行う動作モードが使われる。このような動作モードを有するコンピュータや回線接続制御装置などの電子機器に本発明に係る発振器を用いれば、起動時間を短縮できる分だけ実質的な駆動時間を短くでき、さらに低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】第１の実施形態における発振器の構成を示すブロック図である。
【図２】第１の実施形態における発振回路の一実施例としてインバータ型発振回路の構成を示す回路図である。
【図３】第１の実施形態における発振器を構成する起動検出回路と起動促進回路をそれぞれ具体的な回路で示した回路図である。
【図４】外部電源の投入からそれ以後における、第１の実施形態における発振器の各部の動作を示すタイムチャートである。
【図５】第１の実施形態における他の実施例の構成を示すブロック図である。
【図６】第１の実施形態に係る発振器を利用した電子機器の一例として回線接続制御装置の概略構成を示すブロック図である。
【図７】従来の回線接続制御装置の概要構成を示すブロック図である。
【図８】発振起動時間の短縮が図られた従来の発振器の構成を示すブロック図である。
【図９】従来の発振器を構成するメモリに格納されたスイッチの数及び状態と接続順を示す表である。
【符号の説明】
１Ａ，１Ｂ・・・発振器
１１，１２、１３・・・発振回路
４・・・電源投入検出回路
５ａ，５ｂ・・・ＩＣチップ
６・・・外部電源
２，７，８・・・起動検出回路
３，９，１０・・・起動促進回路
１５・・・出力回路
Ｘ１，Ｘ２，Ｘ３・・・水晶振動子
６０ａ，６０ｂ・・・回線接続制御装置
６２・・・ＣＰＵ
６３・・・メモリ
６４・・・ＰＣインタフェース部
６５・・・変復調部
６６・・・回線インタフェース部
６７・・・バス
６８・・・パーソナルコンピュータ
Claims (6)
- 第１の発振回路と、第２の発振回路、起動促進手段及び起動検出手段からなる少なくとも１組の発振部とを備える発振器であって、
外部電源の投入を検出し、電源投入検出信号として出力する電源投入検出手段と、
所定の周波数のクロック信号を出力する前記第１の発振回路と、
所定の周波数のクロック信号を出力し、前記第１の発振回路よりも発振起動の遅い前記第２の発振回路と、
前記電源投入検出信号により起動し、前記第１の発振回路からの出力信号により発振起動促進信号を生成して、自己が所属する前記発振部の第２の発振回路に前記発振起動促進信号を注入する前記起動促進手段と、
前記発振起動促進信号が注入された第２の発振回路からの出力信号により起動検出信号を生成し、前記起動検出信号により前記発振起動促進信号を停止させる前記起動検出手段と
を備えることを特徴とする発振器。 - 前記起動促進手段は、
前記第１の発振回路からの出力信号であるクロック信号又は前記発振起動促進信号のいずれかを分周する分周手段を備える
ことを特徴とする請求項１に記載の発振器。 - 前記起動検出手段は、
前記発振起動促進信号が注入された第２の発振回路からの出力信号であるクロック信号と前記クロック信号を遅延させた遅延クロック信号とから、前記クロック信号の立ち上がり又は立ち下がりに対応した前記起動検出信号を生成する
ことを特徴とする請求項１に記載の発振器。 - 前記発振器において、
少なくとも１つの前記第２の発振回路は音叉型水晶振動子を備える
ことを特徴とする請求項１に記載の発振器。 - 請求項１乃至請求項４のいずれかに記載の発振器を内蔵し、前記発振器の出力信号に基づいて動作することを特徴とする電子機器。
- 前記電子機器は、予め定めた条件に従って少なくとも前記発振器の一時停止と駆動とを行う動作モードを有する電子機器である
ことを特徴とする請求項５に記載の電子機器。
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2003
- 2003-03-28 JP JP2003091522A patent/JP2004304253A/ja not_active Withdrawn
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