JP3892693B2 - クロックノイズ除去回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はクロックの起動、停止時に発生するクロックノイズを除去するクロックノイズ除去回路に関する。
【０００２】
【従来の技術】
データ処理装置における半導体集積回路に使用するクロック信号はオシレータからの出力クロックを用いる。通常はシステム動作中にこのオシレータの動作を起動停止状態に切り替えることはない。しかしながら、電池を電源として使用する、例えば携帯型のデータ処理装置、例えば携帯型のパーソナル・コンピュータ、携帯端末装置等では電池の寿命を長くするため、使用しない回路のクロックを停止することが必要となる。
【０００３】
【発明が解決しようとする課題】
このように、データ処理装置の消費電力削減のために動作中のオシレータの動作・停止を切り替えるとき、そのクロック出力にノイズが乗り、システムが誤動作する問題があった。
【０００４】
したがって本発明の目的は、オシレータの動作・停止を切り替えるときに発生するクロック出力にノイズが乗ることによる影響を除去したクロックノイズ除去回路を提供することである。
【０００５】
【課題を解決するための手段】
本発明の原理を図１により説明する。図１において、１は反転端子１−１を有する論理積回路、２はＤフリップフロップである。Ｒはリセット信号が入力されるリセット端子、ＣＫは入力クロックが伝達されるクロック端子、Ｑはクロック出力端子、Ｄは入力端子である。
【０００６】
本発明の前記目的は下記（１）、（２）により達成される。
【０００７】
（１）クロックが入力されるクロック入力端子ＣＫと、
出力をリセットする第１制御信号が入力されるリセット端子Ｒと、
入力クロックに応じた出力クロックｄが出力される出力端子Ｑと、
第１制御信号を切り替えるときに出力クロックｄが入力クロックに非同期で変化しないように、入力クロックに応じて出力クロックを出力・停止制御する第２制御信号に応じた信号が入力される端子を設けたフリップ・フロップ回路２を具備し、第１制御信号によるクロック生成を非同期リセットにすることにより出力クロックの出力・停止時におけるクロックノイズの影響を除去することを特徴とするクロックノイズ除去回路。
【０００８】
（２）クロックが入力されるクロック入力端子と、
出力をセットする第１制御信号が入力されるプリセット端子ＰＲと、
入力クロックに応じた出力クロックが出力される出力端子と、
第１制御信号を切替えるときに出力クロックが入力クロックに非同期で変化しないように、入力クロックに応じて出力クロックを出力・停止制御する第２制御信号に応じた信号が入力される端子を設けたフリップ・フロップ回路５を具備し、第１制御信号によるクロック生成を非同期セットにすることにより、出力クロックの出力・停止時におけるクロックノイズの影響を除去することを特徴とするクロックノイズ除去回路。
【０００９】
これにより下記の効果を奏する。
【００１０】
（１）非同期リセット状態において、出力・停止時における出力クロックのクロックノイズの影響を除去することができ、発振器を任意に起動停止できるので省電力構成の情報処理装置を提供することができる。
【００１１】
（２）非同期セット状態において、出力・停止時における出力クロックのクロックノイズの影響を除去することができ、発振器を任意に起動停止できるので、省電力構成の情報処理装置を提供することができる。
【００１２】
【発明の実施の形態】
本発明の一実施の形態を図１〜図３により説明する。図１は本発明のクロックノイズ除去回路の一実施の形態、図２は図１の動作説明図、図３は図１に示す入力クロックの２分の１の周波数分周回路の基本構成説明図である。
【００１３】
図１において、１は論理積回路であり、反転端子１−１を有する。２はＤフリップ・フロップ（以下ＤＦＦという）であり、リセット端子Ｒ、クロック端子ＣＫ、入力端子Ｄ、出力端子Ｑを有する。また後述する第１制御信号ｃがリセット端子Ｒに入力され、第２制御信号ａが論理積回路１に入力される。図１のＤＦＦ２は、入力クロックの２分の１の周波数分周回路を構成するものである。 いま図１より第１制御信号ｃと第２制御信号ａを省略すると、図３（Ａ）の如く、ＤＦＦ１０−１、インバータ１０−２等で示すことができる。
【００１４】
従ってクロック端子ＣＫに、図３（Ｂ）に示す如きクロックｂを入力すると、２分の１に分周された出力クロックＸが出力端子Ｑより得られる。
【００１５】
図１の動作の概略を説明する。
【００１６】
第１制御信号ｃは、図１に示すクロック制御回路のＤＦＦ２の動作を非同期リセットするものであり、第２制御信号ａによりクロックに同期してＤＦＦ２の動作を制御する。
【００１７】
ＤＦＦ２のクロック端子ＣＫにクロックｂを入力する、図１では図示省略したオシレータが停止しているときは第１制御信号ｃにより、ＤＦＦ２を非同期リセットにより出力を論理０に固定させる。
【００１８】
従って、図示省略したオシレータが停止から動作に切り替わり、その過程でオシレータから出力されるクロックｂにノイズが乗っても、第１制御信号ｃによるリセットのためにＤＦＦ２の出力は論理０に固定されている。
【００１９】
オシレータを停止させるとき、停止に先立ち第２制御信号ａによりＤＦＦ２を論理０にしてクロックに同期してマスクする。これによりＤＦＦ２の出力はリセット状態と同じレベルになる。その後に第１制御信号ｃをリセット状態に遷移させ、オシレータを停止させる。このときオシレータの出力クロックにノイズが乗るが、ＤＦＦ２はすでにリセット状態に固定されているのでノイズは外部に伝播しない。
【００２０】
図１の動作を図２にもとづき詳細に説明する。図示省略したオシレータを発振・停止させるとき、出力されるクロックにノイズＮが乗る。すなわち図２のｂに示す如く、オシレータを停止状態から発振にするとき、時間ｔ0 の間ノイズＮが乗る。それ故、入力されるクロックｂを停止から発振にするときは、第１制御信号ｃと第２制御信号ａを論理０にしておく、これら第１制御信号ｃ、第２制御信号ａが論理０のときはＤＦＦ２から出力クロックｄは出力されない。
【００２１】
すなわちオシレータが、図２ｂに示す如く、停止から動作に切り替わり、その過程でクロックにノイズＮが乗ってもＤＦＦ２は第１制御信号ｃによるリセットのため、その出力は論理０に固定される。
【００２２】
そしてオシレータ動作が安定する時間ｔ0 が経過した後に、第１制御信号ｃを論理１にして第１制御信号ｃによるリセットを解除する。しかしこのとき第２制御信号ａが論理０のためＤＦＦ２は出力クロックｄを出力しない。
【００２３】
そして第２制御信号ａも論理１になると、図２に示す如く、ＤＦＦ２は、入力クロックｂに同期して、２分の１分周された出力クロックｄをＱ端子より出力する。第１制御信号ｃと第２制御信号ａが論理１の間はこの２分の１に分周された出力クロックｄが出力される。
【００２４】
オシレータを停止させるとき、まず第２制御信号ａを論理０にする。これにより図２に示す如く、入力クロックに同期してマスクされ、第２制御信号ａが論理０になったときの次の入力クロックに応じて出力クロックｄの出力が抑制され、リセット状態と同じレベルになる。
【００２５】
その後第１制御信号ｃを論理０にし、リセットレベルに遷移させる。この状態で図示省略したオシレータを停止させる。このときも図２に示す如く、オシレータからの入力クロックｂにはノイズが乗るが、ＤＦＦ２はリセット状態に固定されているので、ノイズは他の回路に伝播されない。
【００２６】
もし第２制御信号ａがなく、第１制御信号ｃのみでＤＦＦ２を制御する場合には、第１制御信号ｃが論理０になったとき、ＤＦＦ２より出力クロックｄ0 を送出している場合は、幅の狭いクロックｄ′が出力される可能性があり、これを防止するため第１制御信号ｃを非同期リセットするに先立ち、第２制御信号ａを論理０にするものである。
【００２７】
本発明の第２の実施の形態を図４及び図５にもとづき説明する。第２の実施の形態では第１制御信号ｃによりＤＦＦの出力を非同期セットするものであり、図４は第２の実施の形態を示し、図５はその動作説明図である。
【００２８】
図４において、ＤＦＦ５はクロック端子ＣＫ、入力端子Ｄ、出力端子Ｑの外に、プリセット端子ＰＲを具備している。また６は論理和回路であり、出力端子Ｑの出力クロックｄが反転入力される反転端子６−１を有する。
【００２９】
図４において図示省略したオシレータが発振動作を停止しているとき、ＤＦＦ５のプリセット端子ＰＲには論理０の第１制御信号ｃが印加され、また論理和回路６には論理１の第２制御信号ａが印加され、これによりＤＦＦ５の出力端子Ｑは論理１の出力信号を出力、すなわちＤＦＦ５はセット状態にある。
【００３０】
この状態で図示省略したオシレータを発振動作させると、最初の間オシレータからノイズＮが乗ったクロックｂが出力され、ＤＦＦ５のクロック端子ＣＫに入力されるが、ＤＦＦ５の出力端子Ｑの出力はセット状態のまま論理１を出力する。
【００３１】
そしてオシレータの動作が安定する時間ｔ0 が経過した後に第１制御信号ｃを論理０から論理１に制御し、その後に第２制御信号ａを論理１から論理０に制御すると、クロック端子ＣＫに入力される次のクロックの立上りに同期して、図５に示す如き、１／２分周されたクロック出力がＤＦＦ５の出力端子Ｑより得られる。
【００３２】
このようにして１／２分周されたクロック出力をセット状態に固定する場合、先ず第２制御信号ａを論理０から論理１に制御する。これによりＤＦＦ５の出力ｄは第２制御信号ａが論理１に切替制御された次のクロックＣＫの立上りに同期してセット状態になったとき、論理１に固定される。
【００３３】
この状態で第１制御信号ｃを論理０に切替え制御し、次いでオシレータの発振を停止すると、ＤＦＦ５にはノイズの乗ったクロックが入力されるが、第１制御信号ｃの論理０によりその出力はセット状態のまま固定されているのでノイズは出力されず、伝播しない。
【００３４】
本発明の第３の実施の形態を図６〜図８にもとづき通常ゲーテッドクロック制御回路の場合について説明する。図６は本発明を通常ゲーテッドクロック制御回路に使用した第３の実施の形態を示し、図７は図６の動作説明図である。
【００３５】
通常ゲーテッドクロック制御回路は出力クロック時間を通常ゲーテッドクロック制御信号に応じて制御するものであり、図８（Ａ）に示す如く、ＤＦＦ１０−３と論理積回路１１を具備し、図８（Ｂ）に示す如く、反転端子付きのクロック端子ＣＫに入力クロックｇが入力され、通常ゲーテッドクロック制御信号ｅが入力端子Ｄに入力されると、ＤＦＦ１０−３の出力端子Ｑより図８（Ｂ）に示す如き信号が出力され、これに応じて論理積回路１１より図８（Ｂ）に示す出力クロックＸが出力されることになる。このとき、入力クロックｇを発生停止するオシレータ出力にノイズＮが存在するとその影響を受けることになる。
【００３６】
本発明では、図示省略したオシレータの出力にノイズＮが乗らない安定状態期間ｔ0 を経過した後に、ＤＦＦ７のリセット端子Ｒに印加された第１制御信号ｈを論理１に制御し、次に論理積回路８に入力する第２制御信号ｆを論理１に制御する。それから通常ゲーテッドクロック制御信号ｅを、図７に示す如く論理１に制御する。これにもとづき論理積回路９より出力クロックｉが出力される。なおＤＦＦ７のクロック端子ＣＫは反転端子付きである。
【００３７】
そして通常ゲーテッドクロック制御信号ｅが論理０に制御されると、これに応じて出力クロックｉも出力停止となる。そして第２制御信号ｆ、第１制御信号ｈを順次論理０に制御する。
【００３８】
これにより、図７に示す如く、入力クロックｇの動作開始・動作停止時にノイズＮが乗っていても、これによる悪影響は防止される。
【００３９】
本発明の第４の実施の形態を図９及び図１０にもとづき説明する。第４の実施の形態では第１制御信号ｈにより通常ゲーテッドクロック制御回路の出力を非同期セットする通常ゲーテッドクロック制御回路を示すものであり、図９は第４の実施の形態を示し、図１０はその動作説明図である。
【００４０】
図９では、第１制御信号ｈにより、通常ゲーテッドクロック制御回路の出力ｉを非同期セットすなわち論理１にセットすることにより、ノイズの影響を阻止し、さらに第１制御信号ｈを論理０から論理１に切替えるときに出力クロックが入力クロックに非同期で変化しないように第２制御信号ｆと通常ゲーテッドクロック制御信号ｅによって同期的に出力クロックｉを発振・停止させるものである。
【００４１】
図９に示す通常ゲーテッドクロック制御回路は、ＤＦＦ１２、論理和回路１３、１４を具備しており、通常はプリセット端子ＰＲに第１制御信号ｈ論理Ｏが入力され、論理和１３の端子に第２制御信号ｆが論理１、通常ゲーテッドクロック制御信号論理１が入力されると、論理和回路１４の出力ｉは論理１を出力する。
【００４２】
図示省略したオシレータが発振動作し、その安定状態期間ｔ0 を経過した後に第１制御信号ｈを論理１に制御し、第２制御信号ｆを論理０に切替え、その後通常ゲートクロック制御信号ｅを論理０に切替えると、この通常ゲートクロック制御信号ｅに応じて論理和回路１４より出力クロックｉが出力される。
【００４３】
そして通常ゲートクロック制御信号ｅを再び論理１に切替制御するとこれに応じて出力クロックは停止し、論理和回路１４から論理１が出力される。その後第２制御信号ｆを論理１に切替え、第１制御信号ｈを論理０に切替えると、オシレータの出力クロックｇの停止時にノイズが存在していたとしてもこのノイズは第１制御信号ｈがＤＦＦ１２をプリセットしているのでその影響は出力されず、図９に示す通常ゲーテッドクロック制御回路は論理１を出力する。
【００４４】
本発明のクロックノイズ除去回路は、例えば図１１に示す如き、ＩＣカード５１と接続したり、パソコン５２と接続して使用される携帯端末５０に使用される。
【００４５】
携帯端末５０とＩＣカード５１には、それぞれ互いに接続するため電極５３−１、５３−２が設けられ、また携帯端末５０にはＩＣカード５１等に対する信号を入出力制御するＩＣカード制御回路５５が具備されている。また携帯端末５０はパソコン５２と接続するためのＲＳ２３２Ｃインタフェース規格のケーブル５４により接続され、パソコン５２に対するＲＳ２３２Ｃインタフェースの信号を入出力制御するＲＳ２３２Ｃ制御回路５９が設けられている。
【００４６】
これらのＩＣカード制御回路５５やＲＳ２３２Ｃ制御回路５９は、携帯端末５０を制御するＣＰＵ６２を動作させるシステムクロックとはそれぞれ異なる専用のクロック周波数を必要とするもので、第１発振器５６、第２発振器６０から供給されるクロックで動作される。なおＣＰＵ６２はシステムクロック発振器６３から供給されるシステムクロックにより動作される。
【００４７】
第１ノイズ除去回路５７は、第１発振器５６が起動・停止するとき出力クロックにノイズが乗ってもその悪影響を防止するものであり、前記説明した本発明の各実施の形態により構成される。また第２ノイズ除去回路６１は、第２発振器６０が起動・停止するとき出力クロックにノイズが乗ってもその悪影響を防止するものであり、これまた前記説明した本発明の各実施の形態により構成される。
【００４８】
制御用レジスタ６４は、ＣＰＵ６２が第１発振器５６、第２発振器６０を起動・停止制御したり前記第１制御信号、第２制御信号、通常ゲートクロック制御信号をオン・オフするための制御データを記入するものである。
【００４９】
またＩＣカードチップ５８は、携帯端末５０を使用するユーザの個人のＩＤ情報等が記入されるものである。
【００５０】
図１１において、ＣＰＵ６２、制御用レジスタ６４、ノイズ除去回路５７、６１、ＩＣカード制御回路５５、ＲＳ２３２Ｃ制御回路５９等は、図１２に示す如く、ＬＳＩ７０により構成される。なお図１２では、ノイズ除去回路６１、ＲＳ２３２Ｃ制御回路５９は省略している。
【００５１】
図１２の動作を、図１に示す実施の形態の場合について簡単に説明する。
【００５２】
Ｓ１．クロック停止状態から動作する場合。
【００５３】
（１）例えばＩＣカードの挿入にもとづくセンサ信号とか、他のソフト等からＣＰＵ６２に対して、ＩＣカード制御回路５５の如き内部回路にクロック供給要求があると、ＣＰＵ６２は制御用レジスタ６４を制御し、この制御用レジスタ６４に第１発振器５６に対する起動用制御信号を記入する。
【００５４】
（２）これによりＬＳＩ７０の外部にある第１発振器５６が起動して発振する。
【００５５】
（３）次にＣＰＵ６２は制御用レジスタ６４に第１制御信号を出力させる制御信号を記入し、クロックノイズ除去回路５７の非同期リセットを解除する。
【００５６】
（４）それからＣＰＵ６２は、制御用レジスタ６４に第２制御信号を出力させる制御信号を記入し、クロックノイズ除去回路５７を同期的に動作開始させる。これによりＩＣカード制御回路５５等の内部回路にクロックが供給されることになる。
【００５７】
Ｓ２．クロック動作から停止する場合。
【００５８】
（１）例えばＣＰＵ６２がジョブの終わりであって省電力モードに移行すべきであるとかＩＣカードを外す直前においてクロック停止等の省電力モードへの移行要求があるとき、ＣＰＵ６２は制御用レジスタ６４を制御して、先に記入した第２制御信号を出力させるために記入した制御信号を落とし、クロックノイズ除去回路５７を同期的に論理０にして、ＩＣカード制御回路５５等の内部回路に対するクロックの供給を停止する。
【００５９】
（２）それから制御用レジスタ６４から第１制御信号を出力させるために記入した制御信号を落とし、クロックノイズ除去回路５７を非同期リセット状態にする。
【００６０】
（３）それから第１発振器５６に対する動作停止用制御信号を記入し、ＬＳＩ７０の外部にある第１発振器５６を停止制御する。
【００６１】
携帯端末５０等では消費電力を低く抑え、電池の寿命を長くすることが重要である。このような携帯端末ではＩＣカードとの通信やパソコンとの通信を行わない状態ではそれぞれに対する制御回路は動作しなくともよく、すなわちクロックが停止していてもよい。発振器は電力を消費するので、それぞれの制御回路のクロック供給元である発振器を選択停止させることは省電力に大きな効果がある。
【００６２】
パソコン等に対するＲＳ２３２Ｃインタフェース制御の場合、初期状態では発振器は停止しており、ＲＳ２３２Ｃ制御回路５９はクロックが供給されず停止している。したがってＲＳ２３２Ｃインタフェースによりパソコン５２と通信するとき、まず、第２発振器６０を停止から発振に切り替える。これによりＲＳ２３２Ｃ制御回路５９にクロックが供給され、動作可能となり、ＣＰＵ６２がＲＳ２３２Ｃ制御回路５９を経由してパソコン５２と通信を行うことができる。この通信が終了し、ＲＳ２３２Ｃ制御回路５９にクロックを停止させてもよくなれば、第２発振器６０を停止させる。
【００６３】
ＩＣカードチップや外部のＩＣカードの場合も同様に、初期状態では第１発振器５６は停止しており、通信を始める前に第１発振器５６を発振させ、通信が終了した後に第１発振器５６を停止させる。
【００６４】
ところで情報処理装置において、データ処理状態でない場合、出力を非同期リセット状態つまり論理０に保持することも、非同期セット状態つまり論理１にすることもよく使用されている周知のことである。
【００６５】
本発明は、前記の携帯端末の外に、携帯型ＩＣカードリーダ・フィルタ、ＩＣカードチップ搭載携帯電話、その他の携帯端末等、消費電力が問題となる携帯型装置に広く使用することができる。
【００６６】
【発明の効果】
本発明により下記の効果を奏することができる。
【００６７】
（１）非同期リセット状態において、出力・停止時における出力クロックのクロックノイズの影響を除去することができ、発振器を任意に起動停止できるので省電力構成の情報処理装置を提供することができる。
【００６８】
（２）非同期セット状態において、出力・停止時における出力クロックのクロックノイズの影響を除去することができ、発振器を任意に起動停止できるので、省電力構成の情報処理装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である。
【図２】図１の動作説明図である。
【図３】従来例説明図である。
【図４】本発明の第２の実施の形態である。
【図５】図４の動作説明図である。
【図６】本発明の第３の実施の形態である。
【図７】図６の動作説明図である。
【図８】従来の通常ゲーテッドクロック制御回路及びその動作説明図である。
【図９】本発明の第４の実施の形態である。
【図１０】図９の動作説明図である。
【図１１】本発明の使用状態説明図である。
【図１２】図１１の要部説明図である。
【符号の説明】
１ 論理積回路
２ Ｄフリップ・フロップ
Ｒ リセット端子
ＣＫ クロック端子
１０−１ Ｄフリップ・フロップ
１０−２ インバータ
【発明の属する技術分野】
本発明はクロックの起動、停止時に発生するクロックノイズを除去するクロックノイズ除去回路に関する。
【０００２】
【従来の技術】
データ処理装置における半導体集積回路に使用するクロック信号はオシレータからの出力クロックを用いる。通常はシステム動作中にこのオシレータの動作を起動停止状態に切り替えることはない。しかしながら、電池を電源として使用する、例えば携帯型のデータ処理装置、例えば携帯型のパーソナル・コンピュータ、携帯端末装置等では電池の寿命を長くするため、使用しない回路のクロックを停止することが必要となる。
【０００３】
【発明が解決しようとする課題】
このように、データ処理装置の消費電力削減のために動作中のオシレータの動作・停止を切り替えるとき、そのクロック出力にノイズが乗り、システムが誤動作する問題があった。
【０００４】
したがって本発明の目的は、オシレータの動作・停止を切り替えるときに発生するクロック出力にノイズが乗ることによる影響を除去したクロックノイズ除去回路を提供することである。
【０００５】
【課題を解決するための手段】
本発明の原理を図１により説明する。図１において、１は反転端子１−１を有する論理積回路、２はＤフリップフロップである。Ｒはリセット信号が入力されるリセット端子、ＣＫは入力クロックが伝達されるクロック端子、Ｑはクロック出力端子、Ｄは入力端子である。
【０００６】
本発明の前記目的は下記（１）、（２）により達成される。
【０００７】
（１）クロックが入力されるクロック入力端子ＣＫと、
出力をリセットする第１制御信号が入力されるリセット端子Ｒと、
入力クロックに応じた出力クロックｄが出力される出力端子Ｑと、
第１制御信号を切り替えるときに出力クロックｄが入力クロックに非同期で変化しないように、入力クロックに応じて出力クロックを出力・停止制御する第２制御信号に応じた信号が入力される端子を設けたフリップ・フロップ回路２を具備し、第１制御信号によるクロック生成を非同期リセットにすることにより出力クロックの出力・停止時におけるクロックノイズの影響を除去することを特徴とするクロックノイズ除去回路。
【０００８】
（２）クロックが入力されるクロック入力端子と、
出力をセットする第１制御信号が入力されるプリセット端子ＰＲと、
入力クロックに応じた出力クロックが出力される出力端子と、
第１制御信号を切替えるときに出力クロックが入力クロックに非同期で変化しないように、入力クロックに応じて出力クロックを出力・停止制御する第２制御信号に応じた信号が入力される端子を設けたフリップ・フロップ回路５を具備し、第１制御信号によるクロック生成を非同期セットにすることにより、出力クロックの出力・停止時におけるクロックノイズの影響を除去することを特徴とするクロックノイズ除去回路。
【０００９】
これにより下記の効果を奏する。
【００１０】
（１）非同期リセット状態において、出力・停止時における出力クロックのクロックノイズの影響を除去することができ、発振器を任意に起動停止できるので省電力構成の情報処理装置を提供することができる。
【００１１】
（２）非同期セット状態において、出力・停止時における出力クロックのクロックノイズの影響を除去することができ、発振器を任意に起動停止できるので、省電力構成の情報処理装置を提供することができる。
【００１２】
【発明の実施の形態】
本発明の一実施の形態を図１〜図３により説明する。図１は本発明のクロックノイズ除去回路の一実施の形態、図２は図１の動作説明図、図３は図１に示す入力クロックの２分の１の周波数分周回路の基本構成説明図である。
【００１３】
図１において、１は論理積回路であり、反転端子１−１を有する。２はＤフリップ・フロップ（以下ＤＦＦという）であり、リセット端子Ｒ、クロック端子ＣＫ、入力端子Ｄ、出力端子Ｑを有する。また後述する第１制御信号ｃがリセット端子Ｒに入力され、第２制御信号ａが論理積回路１に入力される。図１のＤＦＦ２は、入力クロックの２分の１の周波数分周回路を構成するものである。 いま図１より第１制御信号ｃと第２制御信号ａを省略すると、図３（Ａ）の如く、ＤＦＦ１０−１、インバータ１０−２等で示すことができる。
【００１４】
従ってクロック端子ＣＫに、図３（Ｂ）に示す如きクロックｂを入力すると、２分の１に分周された出力クロックＸが出力端子Ｑより得られる。
【００１５】
図１の動作の概略を説明する。
【００１６】
第１制御信号ｃは、図１に示すクロック制御回路のＤＦＦ２の動作を非同期リセットするものであり、第２制御信号ａによりクロックに同期してＤＦＦ２の動作を制御する。
【００１７】
ＤＦＦ２のクロック端子ＣＫにクロックｂを入力する、図１では図示省略したオシレータが停止しているときは第１制御信号ｃにより、ＤＦＦ２を非同期リセットにより出力を論理０に固定させる。
【００１８】
従って、図示省略したオシレータが停止から動作に切り替わり、その過程でオシレータから出力されるクロックｂにノイズが乗っても、第１制御信号ｃによるリセットのためにＤＦＦ２の出力は論理０に固定されている。
【００１９】
オシレータを停止させるとき、停止に先立ち第２制御信号ａによりＤＦＦ２を論理０にしてクロックに同期してマスクする。これによりＤＦＦ２の出力はリセット状態と同じレベルになる。その後に第１制御信号ｃをリセット状態に遷移させ、オシレータを停止させる。このときオシレータの出力クロックにノイズが乗るが、ＤＦＦ２はすでにリセット状態に固定されているのでノイズは外部に伝播しない。
【００２０】
図１の動作を図２にもとづき詳細に説明する。図示省略したオシレータを発振・停止させるとき、出力されるクロックにノイズＮが乗る。すなわち図２のｂに示す如く、オシレータを停止状態から発振にするとき、時間ｔ0 の間ノイズＮが乗る。それ故、入力されるクロックｂを停止から発振にするときは、第１制御信号ｃと第２制御信号ａを論理０にしておく、これら第１制御信号ｃ、第２制御信号ａが論理０のときはＤＦＦ２から出力クロックｄは出力されない。
【００２１】
すなわちオシレータが、図２ｂに示す如く、停止から動作に切り替わり、その過程でクロックにノイズＮが乗ってもＤＦＦ２は第１制御信号ｃによるリセットのため、その出力は論理０に固定される。
【００２２】
そしてオシレータ動作が安定する時間ｔ0 が経過した後に、第１制御信号ｃを論理１にして第１制御信号ｃによるリセットを解除する。しかしこのとき第２制御信号ａが論理０のためＤＦＦ２は出力クロックｄを出力しない。
【００２３】
そして第２制御信号ａも論理１になると、図２に示す如く、ＤＦＦ２は、入力クロックｂに同期して、２分の１分周された出力クロックｄをＱ端子より出力する。第１制御信号ｃと第２制御信号ａが論理１の間はこの２分の１に分周された出力クロックｄが出力される。
【００２４】
オシレータを停止させるとき、まず第２制御信号ａを論理０にする。これにより図２に示す如く、入力クロックに同期してマスクされ、第２制御信号ａが論理０になったときの次の入力クロックに応じて出力クロックｄの出力が抑制され、リセット状態と同じレベルになる。
【００２５】
その後第１制御信号ｃを論理０にし、リセットレベルに遷移させる。この状態で図示省略したオシレータを停止させる。このときも図２に示す如く、オシレータからの入力クロックｂにはノイズが乗るが、ＤＦＦ２はリセット状態に固定されているので、ノイズは他の回路に伝播されない。
【００２６】
もし第２制御信号ａがなく、第１制御信号ｃのみでＤＦＦ２を制御する場合には、第１制御信号ｃが論理０になったとき、ＤＦＦ２より出力クロックｄ0 を送出している場合は、幅の狭いクロックｄ′が出力される可能性があり、これを防止するため第１制御信号ｃを非同期リセットするに先立ち、第２制御信号ａを論理０にするものである。
【００２７】
本発明の第２の実施の形態を図４及び図５にもとづき説明する。第２の実施の形態では第１制御信号ｃによりＤＦＦの出力を非同期セットするものであり、図４は第２の実施の形態を示し、図５はその動作説明図である。
【００２８】
図４において、ＤＦＦ５はクロック端子ＣＫ、入力端子Ｄ、出力端子Ｑの外に、プリセット端子ＰＲを具備している。また６は論理和回路であり、出力端子Ｑの出力クロックｄが反転入力される反転端子６−１を有する。
【００２９】
図４において図示省略したオシレータが発振動作を停止しているとき、ＤＦＦ５のプリセット端子ＰＲには論理０の第１制御信号ｃが印加され、また論理和回路６には論理１の第２制御信号ａが印加され、これによりＤＦＦ５の出力端子Ｑは論理１の出力信号を出力、すなわちＤＦＦ５はセット状態にある。
【００３０】
この状態で図示省略したオシレータを発振動作させると、最初の間オシレータからノイズＮが乗ったクロックｂが出力され、ＤＦＦ５のクロック端子ＣＫに入力されるが、ＤＦＦ５の出力端子Ｑの出力はセット状態のまま論理１を出力する。
【００３１】
そしてオシレータの動作が安定する時間ｔ0 が経過した後に第１制御信号ｃを論理０から論理１に制御し、その後に第２制御信号ａを論理１から論理０に制御すると、クロック端子ＣＫに入力される次のクロックの立上りに同期して、図５に示す如き、１／２分周されたクロック出力がＤＦＦ５の出力端子Ｑより得られる。
【００３２】
このようにして１／２分周されたクロック出力をセット状態に固定する場合、先ず第２制御信号ａを論理０から論理１に制御する。これによりＤＦＦ５の出力ｄは第２制御信号ａが論理１に切替制御された次のクロックＣＫの立上りに同期してセット状態になったとき、論理１に固定される。
【００３３】
この状態で第１制御信号ｃを論理０に切替え制御し、次いでオシレータの発振を停止すると、ＤＦＦ５にはノイズの乗ったクロックが入力されるが、第１制御信号ｃの論理０によりその出力はセット状態のまま固定されているのでノイズは出力されず、伝播しない。
【００３４】
本発明の第３の実施の形態を図６〜図８にもとづき通常ゲーテッドクロック制御回路の場合について説明する。図６は本発明を通常ゲーテッドクロック制御回路に使用した第３の実施の形態を示し、図７は図６の動作説明図である。
【００３５】
通常ゲーテッドクロック制御回路は出力クロック時間を通常ゲーテッドクロック制御信号に応じて制御するものであり、図８（Ａ）に示す如く、ＤＦＦ１０−３と論理積回路１１を具備し、図８（Ｂ）に示す如く、反転端子付きのクロック端子ＣＫに入力クロックｇが入力され、通常ゲーテッドクロック制御信号ｅが入力端子Ｄに入力されると、ＤＦＦ１０−３の出力端子Ｑより図８（Ｂ）に示す如き信号が出力され、これに応じて論理積回路１１より図８（Ｂ）に示す出力クロックＸが出力されることになる。このとき、入力クロックｇを発生停止するオシレータ出力にノイズＮが存在するとその影響を受けることになる。
【００３６】
本発明では、図示省略したオシレータの出力にノイズＮが乗らない安定状態期間ｔ0 を経過した後に、ＤＦＦ７のリセット端子Ｒに印加された第１制御信号ｈを論理１に制御し、次に論理積回路８に入力する第２制御信号ｆを論理１に制御する。それから通常ゲーテッドクロック制御信号ｅを、図７に示す如く論理１に制御する。これにもとづき論理積回路９より出力クロックｉが出力される。なおＤＦＦ７のクロック端子ＣＫは反転端子付きである。
【００３７】
そして通常ゲーテッドクロック制御信号ｅが論理０に制御されると、これに応じて出力クロックｉも出力停止となる。そして第２制御信号ｆ、第１制御信号ｈを順次論理０に制御する。
【００３８】
これにより、図７に示す如く、入力クロックｇの動作開始・動作停止時にノイズＮが乗っていても、これによる悪影響は防止される。
【００３９】
本発明の第４の実施の形態を図９及び図１０にもとづき説明する。第４の実施の形態では第１制御信号ｈにより通常ゲーテッドクロック制御回路の出力を非同期セットする通常ゲーテッドクロック制御回路を示すものであり、図９は第４の実施の形態を示し、図１０はその動作説明図である。
【００４０】
図９では、第１制御信号ｈにより、通常ゲーテッドクロック制御回路の出力ｉを非同期セットすなわち論理１にセットすることにより、ノイズの影響を阻止し、さらに第１制御信号ｈを論理０から論理１に切替えるときに出力クロックが入力クロックに非同期で変化しないように第２制御信号ｆと通常ゲーテッドクロック制御信号ｅによって同期的に出力クロックｉを発振・停止させるものである。
【００４１】
図９に示す通常ゲーテッドクロック制御回路は、ＤＦＦ１２、論理和回路１３、１４を具備しており、通常はプリセット端子ＰＲに第１制御信号ｈ論理Ｏが入力され、論理和１３の端子に第２制御信号ｆが論理１、通常ゲーテッドクロック制御信号論理１が入力されると、論理和回路１４の出力ｉは論理１を出力する。
【００４２】
図示省略したオシレータが発振動作し、その安定状態期間ｔ0 を経過した後に第１制御信号ｈを論理１に制御し、第２制御信号ｆを論理０に切替え、その後通常ゲートクロック制御信号ｅを論理０に切替えると、この通常ゲートクロック制御信号ｅに応じて論理和回路１４より出力クロックｉが出力される。
【００４３】
そして通常ゲートクロック制御信号ｅを再び論理１に切替制御するとこれに応じて出力クロックは停止し、論理和回路１４から論理１が出力される。その後第２制御信号ｆを論理１に切替え、第１制御信号ｈを論理０に切替えると、オシレータの出力クロックｇの停止時にノイズが存在していたとしてもこのノイズは第１制御信号ｈがＤＦＦ１２をプリセットしているのでその影響は出力されず、図９に示す通常ゲーテッドクロック制御回路は論理１を出力する。
【００４４】
本発明のクロックノイズ除去回路は、例えば図１１に示す如き、ＩＣカード５１と接続したり、パソコン５２と接続して使用される携帯端末５０に使用される。
【００４５】
携帯端末５０とＩＣカード５１には、それぞれ互いに接続するため電極５３−１、５３−２が設けられ、また携帯端末５０にはＩＣカード５１等に対する信号を入出力制御するＩＣカード制御回路５５が具備されている。また携帯端末５０はパソコン５２と接続するためのＲＳ２３２Ｃインタフェース規格のケーブル５４により接続され、パソコン５２に対するＲＳ２３２Ｃインタフェースの信号を入出力制御するＲＳ２３２Ｃ制御回路５９が設けられている。
【００４６】
これらのＩＣカード制御回路５５やＲＳ２３２Ｃ制御回路５９は、携帯端末５０を制御するＣＰＵ６２を動作させるシステムクロックとはそれぞれ異なる専用のクロック周波数を必要とするもので、第１発振器５６、第２発振器６０から供給されるクロックで動作される。なおＣＰＵ６２はシステムクロック発振器６３から供給されるシステムクロックにより動作される。
【００４７】
第１ノイズ除去回路５７は、第１発振器５６が起動・停止するとき出力クロックにノイズが乗ってもその悪影響を防止するものであり、前記説明した本発明の各実施の形態により構成される。また第２ノイズ除去回路６１は、第２発振器６０が起動・停止するとき出力クロックにノイズが乗ってもその悪影響を防止するものであり、これまた前記説明した本発明の各実施の形態により構成される。
【００４８】
制御用レジスタ６４は、ＣＰＵ６２が第１発振器５６、第２発振器６０を起動・停止制御したり前記第１制御信号、第２制御信号、通常ゲートクロック制御信号をオン・オフするための制御データを記入するものである。
【００４９】
またＩＣカードチップ５８は、携帯端末５０を使用するユーザの個人のＩＤ情報等が記入されるものである。
【００５０】
図１１において、ＣＰＵ６２、制御用レジスタ６４、ノイズ除去回路５７、６１、ＩＣカード制御回路５５、ＲＳ２３２Ｃ制御回路５９等は、図１２に示す如く、ＬＳＩ７０により構成される。なお図１２では、ノイズ除去回路６１、ＲＳ２３２Ｃ制御回路５９は省略している。
【００５１】
図１２の動作を、図１に示す実施の形態の場合について簡単に説明する。
【００５２】
Ｓ１．クロック停止状態から動作する場合。
【００５３】
（１）例えばＩＣカードの挿入にもとづくセンサ信号とか、他のソフト等からＣＰＵ６２に対して、ＩＣカード制御回路５５の如き内部回路にクロック供給要求があると、ＣＰＵ６２は制御用レジスタ６４を制御し、この制御用レジスタ６４に第１発振器５６に対する起動用制御信号を記入する。
【００５４】
（２）これによりＬＳＩ７０の外部にある第１発振器５６が起動して発振する。
【００５５】
（３）次にＣＰＵ６２は制御用レジスタ６４に第１制御信号を出力させる制御信号を記入し、クロックノイズ除去回路５７の非同期リセットを解除する。
【００５６】
（４）それからＣＰＵ６２は、制御用レジスタ６４に第２制御信号を出力させる制御信号を記入し、クロックノイズ除去回路５７を同期的に動作開始させる。これによりＩＣカード制御回路５５等の内部回路にクロックが供給されることになる。
【００５７】
Ｓ２．クロック動作から停止する場合。
【００５８】
（１）例えばＣＰＵ６２がジョブの終わりであって省電力モードに移行すべきであるとかＩＣカードを外す直前においてクロック停止等の省電力モードへの移行要求があるとき、ＣＰＵ６２は制御用レジスタ６４を制御して、先に記入した第２制御信号を出力させるために記入した制御信号を落とし、クロックノイズ除去回路５７を同期的に論理０にして、ＩＣカード制御回路５５等の内部回路に対するクロックの供給を停止する。
【００５９】
（２）それから制御用レジスタ６４から第１制御信号を出力させるために記入した制御信号を落とし、クロックノイズ除去回路５７を非同期リセット状態にする。
【００６０】
（３）それから第１発振器５６に対する動作停止用制御信号を記入し、ＬＳＩ７０の外部にある第１発振器５６を停止制御する。
【００６１】
携帯端末５０等では消費電力を低く抑え、電池の寿命を長くすることが重要である。このような携帯端末ではＩＣカードとの通信やパソコンとの通信を行わない状態ではそれぞれに対する制御回路は動作しなくともよく、すなわちクロックが停止していてもよい。発振器は電力を消費するので、それぞれの制御回路のクロック供給元である発振器を選択停止させることは省電力に大きな効果がある。
【００６２】
パソコン等に対するＲＳ２３２Ｃインタフェース制御の場合、初期状態では発振器は停止しており、ＲＳ２３２Ｃ制御回路５９はクロックが供給されず停止している。したがってＲＳ２３２Ｃインタフェースによりパソコン５２と通信するとき、まず、第２発振器６０を停止から発振に切り替える。これによりＲＳ２３２Ｃ制御回路５９にクロックが供給され、動作可能となり、ＣＰＵ６２がＲＳ２３２Ｃ制御回路５９を経由してパソコン５２と通信を行うことができる。この通信が終了し、ＲＳ２３２Ｃ制御回路５９にクロックを停止させてもよくなれば、第２発振器６０を停止させる。
【００６３】
ＩＣカードチップや外部のＩＣカードの場合も同様に、初期状態では第１発振器５６は停止しており、通信を始める前に第１発振器５６を発振させ、通信が終了した後に第１発振器５６を停止させる。
【００６４】
ところで情報処理装置において、データ処理状態でない場合、出力を非同期リセット状態つまり論理０に保持することも、非同期セット状態つまり論理１にすることもよく使用されている周知のことである。
【００６５】
本発明は、前記の携帯端末の外に、携帯型ＩＣカードリーダ・フィルタ、ＩＣカードチップ搭載携帯電話、その他の携帯端末等、消費電力が問題となる携帯型装置に広く使用することができる。
【００６６】
【発明の効果】
本発明により下記の効果を奏することができる。
【００６７】
（１）非同期リセット状態において、出力・停止時における出力クロックのクロックノイズの影響を除去することができ、発振器を任意に起動停止できるので省電力構成の情報処理装置を提供することができる。
【００６８】
（２）非同期セット状態において、出力・停止時における出力クロックのクロックノイズの影響を除去することができ、発振器を任意に起動停止できるので、省電力構成の情報処理装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である。
【図２】図１の動作説明図である。
【図３】従来例説明図である。
【図４】本発明の第２の実施の形態である。
【図５】図４の動作説明図である。
【図６】本発明の第３の実施の形態である。
【図７】図６の動作説明図である。
【図８】従来の通常ゲーテッドクロック制御回路及びその動作説明図である。
【図９】本発明の第４の実施の形態である。
【図１０】図９の動作説明図である。
【図１１】本発明の使用状態説明図である。
【図１２】図１１の要部説明図である。
【符号の説明】
１ 論理積回路
２ Ｄフリップ・フロップ
Ｒ リセット端子
ＣＫ クロック端子
１０−１ Ｄフリップ・フロップ
１０−２ インバータ
Claims (2)
- クロックが入力されるクロック入力端子と、
出力をリセットする第１制御信号が入力されるリセット端子と、
入力クロックに応じた出力クロックが出力される出力端子と、
第１制御信号を切替えるときに出力クロックが入力クロックに非同期で変化しないように、入力クロックに応じて出力クロックを出力・停止制御する第２制御信号に応じた信号が入力される端子を設けたフリップ・フロップ回路を具備し、
第１制御信号によるクロック生成を非同期リセットにすることにより、出力クロックの出力・停止時におけるクロックノイズの影響を除去することを特徴とするクロックノイズ除去回路。 - クロックが入力されるクロック入力端子と、
出力をセットする第１制御信号が入力されるプリセット端子と、
入力クロックに応じた出力クロックが出力される出力端子と、
第１制御信号を切替えるときに出力クロックが入力クロックに非同期で変化しないように、入力クロックに応じて出力クロックを出力・停止制御する第２制御信号に応じた信号が入力される端子を設けたフリップ・フロップ回路を具備し、
第１制御信号によるクロック生成を非同期セットにすることにより、出力クロックの出力・停止時におけるクロックノイズの影響を除去することを特徴とするクロックノイズ除去回路。
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