JP2003108259A

JP2003108259A - クロックノイズ除去回路

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Publication number: JP2003108259A
Application number: JP2001295815A
Authority: JP
Inventors: Hideo Yamazaki; 英男山崎
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2001-09-27
Filing date: 2001-09-27
Publication date: 2003-04-11
Anticipated expiration: 2021-09-27
Also published as: JP3892693B2

Abstract

(57)【要約】【課題】システムの動作中に他のシステムのクロック発
振器を起動・停止しても、この起動・停止時に発生する
ノイズが動作中のシステムに対する悪影響がないよう
に、これを除去するクロックノイズ除去回路を提供する
こと。【解決手段】このため、本発明では、クロックが入力さ
れるクロック入力端子ＣＫと、出力をリセットする第１
制御信号が入力されるリセット端子Ｒと、入力クロック
に応じた出力クロックｄが出力される出力端子Ｑと、第
１制御信号を切替えるときに出力クロックが入力クロッ
クに非同期で変化しないように、入力クロックに応じて
出力クロックを出力・停止制御する第２制御信号に応じ
た信号が入力される端子を設けたフリップ・フロップ回
路２を具備し、第１制御信号によるクロック生成を非同
期リセットにすることにより、出力クロックの出力・停
止時におけるクロックノイズの影響を除去することを特
徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はクロックの起動、停
止時に発生するクロックノイズを除去するクロックノイ
ズ除去回路に関する。

【０００２】

【従来の技術】データ処理装置における半導体集積回路
に使用するクロック信号はオシレータからの出力クロッ
クを用いる。通常はシステム動作中にこのオシレータの
動作を起動停止状態に切り替えることはない。しかしな
がら、電池を電源として使用する、例えば携帯型のデー
タ処理装置、例えば携帯型のパーソナル・コンピュー
タ、携帯端末装置等では電池の寿命を長くするため、使
用しない回路のクロックを停止することが必要となる。

【０００３】

【発明が解決しようとする課題】このように、データ処
理装置の消費電力削減のために動作中のオシレータの動
作・停止を切り替えるとき、そのクロック出力にノイズ
が乗り、システムが誤動作する問題があった。

【０００４】したがって本発明の目的は、オシレータの
動作・停止を切り替えるときに発生するクロック出力に
ノイズが乗ることによる影響を除去したクロックノイズ
除去回路を提供することである。

【０００５】

【課題を解決するための手段】本発明の原理を図１によ
り説明する。図１において、１は反転端子１−１を有す
る論理積回路、２はＤフリップフロップである。Ｒはリ
セット信号が入力されるリセット端子、ＣＫは入力クロ
ックが伝達されるクロック端子、Ｑはクロック出力端
子、Ｄは入力端子である。

【０００６】本発明の前記目的は下記（１）、（２）に
より達成される。

【０００７】（１）クロックが入力されるクロック入力
端子ＣＫと、出力をリセットする第１制御信号が入力さ
れるリセット端子Ｒと、入力クロックに応じた出力クロ
ックｄが出力される出力端子Ｑと、第１制御信号を切り
替えるときに出力クロックｄが入力クロックに非同期で
変化しないように、入力クロックに応じて出力クロック
を出力・停止制御する第２制御信号に応じた信号が入力
される端子を設けたフリップ・フロップ回路２を具備
し、第１制御信号によるクロック生成を非同期リセット
にすることにより出力クロックの出力・停止時における
クロックノイズの影響を除去することを特徴とするクロ
ックノイズ除去回路。

【０００８】（２）クロックが入力されるクロック入力
端子と、出力をセットする第１制御信号が入力されるプ
リセット端子ＰＲと、入力クロックに応じた出力クロッ
クが出力される出力端子と、第１制御信号を切替えると
きに出力クロックが入力クロックに非同期で変化しない
ように、入力クロックに応じて出力クロックを出力・停
止制御する第２制御信号に応じた信号が入力される端子
を設けたフリップ・フロップ回路５を具備し、第１制御
信号によるクロック生成を非同期セットにすることによ
り、出力クロックの出力・停止時におけるクロックノイ
ズの影響を除去することを特徴とするクロックノイズ除
去回路。

【０００９】これにより下記の効果を奏する。

【００１０】（１）非同期リセット状態において、出力
・停止時における出力クロックのクロックノイズの影響
を除去することができ、発振器を任意に起動停止できる
ので省電力構成の情報処理装置を提供することができ
る。

【００１１】（２）非同期セット状態において、出力・
停止時における出力クロックのクロックノイズの影響を
除去することができ、発振器を任意に起動停止できるの
で、省電力構成の情報処理装置を提供することができ
る。

【００１２】

【発明の実施の形態】本発明の一実施の形態を図１〜図
３により説明する。図１は本発明のクロックノイズ除去
回路の一実施の形態、図２は図１の動作説明図、図３は
図１に示す入力クロックの２分の１の周波数分周回路の
基本構成説明図である。

【００１３】図１において、１は論理積回路であり、反
転端子１−１を有する。２はＤフリップ・フロップ（以
下ＤＦＦという）であり、リセット端子Ｒ、クロック端
子ＣＫ、入力端子Ｄ、出力端子Ｑを有する。また後述す
る第１制御信号ｃがリセット端子Ｒに入力され、第２制
御信号ａが論理積回路１に入力される。図１のＤＦＦ２
は、入力クロックの２分の１の周波数分周回路を構成す
るものである。いま図１より第１制御信号ｃと第２制
御信号ａを省略すると、図３（Ａ）の如く、ＤＦＦ１０
−１、インバータ１０−２等で示すことができる。

【００１４】従ってクロック端子ＣＫに、図３（Ｂ）に
示す如きクロックｂを入力すると、２分の１に分周され
た出力クロックＸが出力端子Ｑより得られる。

【００１５】図１の動作の概略を説明する。

【００１６】第１制御信号ｃは、図１に示すクロック制
御回路のＤＦＦ２の動作を非同期リセットするものであ
り、第２制御信号ａによりクロックに同期してＤＦＦ２
の動作を制御する。

【００１７】ＤＦＦ２のクロック端子ＣＫにクロックｂ
を入力する、図１では図示省略したオシレータが停止し
ているときは第１制御信号ｃにより、ＤＦＦ２を非同期
リセットにより出力を論理０に固定させる。

【００１８】従って、図示省略したオシレータが停止か
ら動作に切り替わり、その過程でオシレータから出力さ
れるクロックｂにノイズが乗っても、第１制御信号ｃに
よるリセットのためにＤＦＦ２の出力は論理０に固定さ
れている。

【００１９】オシレータを停止させるとき、停止に先立
ち第２制御信号ａによりＤＦＦ２を論理０にしてクロッ
クに同期してマスクする。これによりＤＦＦ２の出力は
リセット状態と同じレベルになる。そ後に第１制御信号
１ｃをリセット状態に遷移させ、オシレータを停止させ
る。このときオシレータの出力クロックにノイズが乗る
が、ＤＦＦ２はすでにリセット状態に固定されているの
でノイズは外部に伝播しない。

【００２０】図１の動作を図２にもとづき詳細に説明す
る。図示省略したオシレータを発振・停止させるとき、
出力されるクロックにノイズＮが乗る。すなわち図２の
ｂに示す如く、オシレータを停止状態から発振にすると
き、時間ｔ₀の間ノイズＮが乗る。それ故、入力される
クロックｂを停止から発振にするときは、第１制御信号
ｃと第２制御信号ａを論理０にしておく、これら第１制
御信号ｃ、第２制御信号ａが論理０のときはＤＦＦ２か
ら出力クロックｄは出力されない。

【００２１】すなわちオシレータが、図２ｂに示す如
く、停止から動作に切り替わり、その過程でクロックに
ノイズＮが乗ってもＤＦＦ２は第１制御信号ｃによるリ
セットのため、その出力は論理０に固定される。

【００２２】そしてオシレータ動作が安定する時間ｔ₀
が経過した後に、第１制御信号ｃを論理１にして第１制
御信号ｃによるリセットを解除する。しかしこのとき第
２制御信号ａが論理０のためＤＦＦ２は出力クロックｄ
を出力しない。

【００２３】そして第２制御信号ａも論理１になると、
図２に示す如く、ＤＦＦ２は、入力クロックｂに同期し
て、２分の１分周された出力クロックｄをＱ端子より出
力する。第１制御信号ｃと第２制御信号ａが論理１の間
はこの２分の１に分周された出力クロックｄが出力され
る。

【００２４】オシレータを停止させるとき、まず第２制
御信号ａを論理０にする。これにより図２に示す如く、
入力クロックに同期してマスクされ、第２制御信号ａが
論理０になったときの次の入力クロックに応じて出力ク
ロックｄの出力が抑制され、リセット状態と同じレベル
になる。

【００２５】その後第１制御信号ｃを論理０にし、リセ
ットレベルに遷移させる。この状態で図示省略したオシ
レータを停止させる。このときも図２に示す如く、オシ
レータからの入力クロックｂにはノイズが乗るが、ＤＦ
Ｆ２はリセット状態に固定されているので、ノイズは他
の回路に伝播されない。

【００２６】もし第２制御信号ａがなく、第１制御信号
ｃのみでＤＦＦ２を制御する場合には、第１制御信号ｃ
が論理０になったとき、ＤＦＦ２より出力クロックｄ₀
を送出している場合は、幅の狭いクロックｄ′が出力さ
れる可能性があり、これを防止するため第１制御信号ｃ
を非同期リセットするに先立ち、第２制御信号ａを論理
０にするものである。

【００２７】本発明の第２の実施の形態を図４及び図５
にもとづき説明する。第２の実施の形態では第１制御信
号ｃによりＤＦＦの出力を非同期セットするものであ
り、図４は第２の実施の形態を示し、図５はその動作説
明図である。

【００２８】図４において、ＤＦＦ５はクロック端子Ｃ
Ｋ、入力端子Ｄ、出力端子Ｑの外に、プリセット端子Ｐ
Ｒを具備している。また６は論理和回路であり、出力端
子Ｑの出力クロックｄが反転入力される反転端子６−１
を有する。

【００２９】図４において図示省略したオシレータが発
振動作を停止しているとき、ＤＦＦ５のプリセット端子
ＰＲには論理０の第１制御信号ｃが印加され、また論理
和回路６には論理１の第２制御信号ａが印加され、これ
によりＤＦＦ５の出力端子Ｑは論理１の出力信号を出
力、すなわちＤＦＦ５はセット状態にある。

【００３０】この状態で図示省略したオシレータを発振
動作させると、最初の間オシレータからノイズＮが乗っ
たクロックｂが出力され、ＤＦＦ５のクロック端子ＣＫ
に入力されるが、ＤＦＦ５の出力端子Ｑの出力はセット
状態のまま論理１を出力する。

【００３１】そしてオシレータの動作が安定する時間ｔ
₀が経過した後に第１制御信号ｃを論理０から論理１に
制御し、その後に第２制御信号ａを論理１から論理０に
制御すると、クロック端子ＣＫに入力される次のクロッ
クの立上りに同期して、図５に示す如き、１／２分周さ
れたクロック出力がＤＦＦ５の出力端子Ｑより得られ
る。

【００３２】このようにして１／２分周されたクロック
出力をセット状態に固定する場合、先ず第２制御信号ａ
を論理０から論理１に制御する。これによりＤＦＦ５の
出力ｄは第２制御信号ａが論理１に切替制御された次の
クロックＣＫの立上りに同期してセット状態になったと
き、論理１に固定される。

【００３３】この状態で第１制御信号ｃを論理０に切替
え制御し、次いでオシレータの発振を停止すると、ＤＦ
Ｆ５にはノイズの乗ったクロックが入力されるが、第１
制御信号ｃの論理０によりその出力はセット状態のまま
固定されているのでノイズは出力されず、伝播しない。

【００３４】本発明の第３の実施の形態を図６〜図８に
もとづき通常ゲーテッドクロック制御回路の場合につい
て説明する。図６は本発明を通常ゲーテッドクロック制
御回路に使用した第３の実施の形態を示し、図７は図６
の動作説明図である。

【００３５】通常ゲーテッドクロック制御回路は出力ク
ロック時間を通常ゲーテッドクロック制御信号に応じて
制御するものであり、図８（Ａ）に示す如く、ＤＦＦ１
０−３と論理積回路１０−４を具備し、図８（Ｂ）に示
す如く、反転端子付きのクロック端子ＣＫに入力クロッ
クｇが入力され、通常ゲーテッドクロック制御信号ｅが
入力端子Ｄに入力されると、ＤＦＦ１０−３の出力端子
Ｑより図８（Ｂ）に示す如き信号が出力され、これに応
じて論理積回路１０−４より図８（Ｂ）に示す出力クロ
ックＸが出力されることになる。このとき、入力クロッ
クｇを発生停止するオシレータ出力にノイズＮが存在す
るとその影響を受けることになる。

【００３６】本発明では、図示省略したオシレータの出
力にノイズＮが乗らない安定状態期間ｔ₀を経過した後
に、ＤＦＦ７のリセット端子Ｒに印加された第１制御信
号ｈを論理１に制御し、次に論理積回路８に入力する第
２制御信号ｆを論理１に制御する。それから通常ゲート
クロック制御信号ｅを、図７に示す如く論理１に制御す
る。こにもとづき論理積回路９より出力クロックｉが出
力される。なおＤＦＦ７のクロック端子ＣＫは反転端子
付きである。

【００３７】そして通常ゲーテッドクロック制御信号ｅ
が論理０に制御されると、これに応じて出力クロックｉ
も出力停止となる。そして第２制御信号ｆ、第１制御信
号ｈを順次論理０に制御する。

【００３８】これにより、図７に示す如く、入力クロッ
クｇの動作開始・動作停止時にノイズＮが乗っていて
も、これによる悪影響は防止される。

【００３９】本発明の第４の実施の形態を図９及び図１
０にもとづき説明する。第４の実施の形態では第１制御
信号ｃにより通常ゲーテッドクロック制御回路の出力を
非同期セットする通常ゲーテッドクロック制御回路を示
すものであり、図９は第４の実施の形態を示し、図１０
はその動作説明図である。

【００４０】図９では、第１制御信号ｈにより、通常ゲ
ーテッドクロック制御回路の出力ｉを非同期セットすな
わち論理１にセットすることにより、ノイズの影響を阻
止し、さらに第１制御信号ｈを論理０から論理１に切替
えるときに出力クロックが入力クロックに非同期で変化
しないように第２制御信号ｆと通常ゲーテッドクロック
制御信号ｅによって同期的に出力クロックｉを発振・停
止させるものである。

【００４１】図９に示す通常ゲーテッドクロック制御回
路は、ＤＦＦ１２、論理和回路１３、１４を具備してお
り、通常はプリセット端子ＰＲに第１制御信号ｈ論理Ｏ
が入力され、論理和１３の端子に第２制御信号ｆが論理
１、通常ゲーテッドクロック制御信号論理１が入力され
ると、論理和回路１４の出力ｉは論理１を出力する。

【００４２】図示省略したオシレータが発振動作し、そ
の安定状態期間ｔ₀を経過した後に第１制御信号ｈを論
理１に制御し、第２制御信号ｆを論理０に切替え、その
後通常ゲートクロック制御信号ｅを論理０に切替える
と、この通常ゲートクロック制御信号ｅに応じて論理和
回路１４より出力クロックｉが出力される。

【００４３】そして通常ゲートクロック制御信号ｅを再
び論理１に切替制御するとこれに応じて出力クロックは
停止し、論理和回路１４から論理１が出力される。その
後第２制御信号ｆを論理１に切替え、第１制御信号ｈを
論理０に切替えると、オシレータの出力クロックｇの停
止時にノイズが存在していたとしてもこのノイズは第１
制御信号ｈがＤＦＦ１２をプリセットしているのでその
影響は出力されず、図９に示す通常ゲーテッドクロック
制御回路は論理１を出力する。

【００４４】本発明のクロックノイズ除去回路は、例え
ば図１１に示す如き、ＩＣカード５１と接続したり、パ
ソコン５２と接続して使用される携帯端末５０に使用さ
れる。

【００４５】携帯端末５０とＩＣカード５１には、それ
ぞれ互いに接続するため電極５３−１、５３−２が設け
られ、また携帯端末５０にはＩＣカード５１等に対する
信号を入出力制御するＩＣカード制御回路５５が具備さ
れている。また携帯端末５０はパソコン５２と接続する
ためのＲＳ２３２Ｃインタフェース規格のケーブル５４
により接続され、パソコン５２に対するＲＳ２３２Ｃイ
ンタフェースの信号を入出力制御するＲＳ２３２Ｃ制御
回路５９が設けられている。

【００４６】これらのＩＣカード制御回路５５やＲＳ２
３２Ｃ制御回路５９は、携帯端末５０を制御するＣＰＵ
６２を動作させるシステムクロックとはそれぞれ異なる
専用のクロック周波数を必要とするもので、第１発振器
５６、第２発振器６０から供給されるクロックで動作さ
れる。なおＣＰＵ６２はシステムクロック発振器６３か
ら供給されるシステムクロックにより動作される。

【００４７】第１ノイズ除去回路５７は、第１発振器５
６が起動・停止するとき出力クロックにノイズが乗って
もその悪影響を防止するものであり、前記説明した本発
明の各実施の形態により構成される。また第２ノイズ除
去回路６１は、第２発振器６０が起動・停止するとき出
力クロックにノイズが乗ってもその悪影響を防止するも
のであり、これまた前記説明した本発明の各実施の形態
により構成される。

【００４８】制御用レジスタ６４は、ＣＰＵ６２が第１
発振器５６、第２発振器６０を起動・停止制御したり前
記第１制御信号、第２制御信号、通常ゲートクロック制
御信号をオン・オフするための制御データを記入するも
のである。

【００４９】またＩＣカードチップ５８は、携帯端末５
０を使用するユーザの個人のＩＤ情報等が記入されるも
のである。

【００５０】図１１において、ＣＰＵ６２、制御用レジ
スタ６４、ノイズ除去回路５７、６１、ＩＣカード制御
回路５５、ＲＳ２３２Ｃ制御回路５９等は、図１２に示
す如く、ＬＳＩ７０により構成される。なお図１２で
は、ノイズ除去回路６１、ＲＳ２３２Ｃ制御回路５９は
省略している。

【００５１】図１２の動作を、図１に示す実施の形態の
場合について簡単に説明する。

【００５２】Ｓ１．クロック停止状態から動作する場
合。

【００５３】（１）例えばＩＣカードの挿入にもとづく
センサ信号とか、他のソフト等からＣＰＵ６２に対し
て、ＩＣカード制御回路５５の如き内部回路にクロック
供給要求があると、ＣＰＵ６２は制御用レジスタ６４を
制御し、この制御用レジスタ６４に第１発振器５６に対
する起動用制御信号を記入する。

【００５４】（２）これによりＬＳＩ７０の外部にある
第１発振器５６が起動して発振する。

【００５５】（３）次にＣＰＵ６２は制御用レジスタ６
４に第１制御信号を出力させる制御信号を記入し、クロ
ックノイズ除去回路５７の非同期リセットを解除する。

【００５６】（４）それからＣＰＵ６２は、制御用レジ
スタ６４に第２制御信号を出力させる制御信号を記入
し、クロックノイズ除去回路５７を同期的に動作開始さ
せる。これによりＩＣカード制御回路５５等の内部回路
にクロックが供給されることになる。

【００５７】Ｓ２．クロック動作から停止する場合。

【００５８】（１）例えばＣＰＵ６２がジョブの終わり
であって省電力モードに移行すべきであるとかＩＣカー
ドを外す直前においてクロック停止等の省電力モードへ
の移行要求があるとき、ＣＰＵ６２は制御用レジスタ６
４を制御して、先に記入した第２制御信号を出力させる
ために記入した制御信号を落とし、クロックノイズ除去
回路５７を同期的に論理０にして、ＩＣカード制御回路
５５等の内部回路に対するクロックの供給を停止する。

【００５９】（２）それから制御用レジスタ６４から第
１制御信号を出力させるために記入した制御信号を落と
し、クロックノイズ除去回路５７を非同期リセット状態
にする。

【００６０】（３）それから第１発振器５６に対する動
作停止用制御信号を記入し、ＬＳＩ７０の外部にある第
１発振器５６を停止制御する。

【００６１】携帯端末５０等では消費電力を低く抑え、
電池の寿命を長くすることが重要である。このような携
帯端末ではＩＣカードとの通信やパソコンとの通信を行
わない状態ではそれぞれに対する制御回路は動作しなく
ともよく、すなわちクロックが停止していてもよい。発
振器は電力を消費するので、それぞれの制御回路のクロ
ック供給元である発振器を選択停止させることは省電力
に大きな効果がある。

【００６２】パソコン等に対するＲＳ２３２Ｃインタフ
ェース制御の場合、初期状態では発振器は停止してお
り、ＲＳ２３２Ｃ制御回路５９はクロックが供給されず
停止している。したがってＲＳ２３２Ｃインタフェース
によりパソコン５２と通信するとき、まず、第２発振器
６０を停止から発振に切り替える。これによりＲＳ２３
２Ｃ制御回路５９にクロックが供給され、動作可能とな
り、ＣＰＵ６２がＲＳ２３２Ｃ制御回路５９を経由して
パソコン５２と通信を行うことができる。この通信が終
了し、ＲＳ２３２Ｃ制御回路５９にクロックを停止させ
てもよくなれば、第２発振器６０を停止させる。

【００６３】ＩＣカードチップや外部のＩＣカードの場
合も同様に、初期状態では第１発振器５６は停止してお
り、通信を始める前に第１発振器５６を発振させ、通信
が終了した後に第１発振器５６を停止させる。

【００６４】ところで情報処理装置において、データ処
理状態でない場合、出力を非同期リセット状態つまり論
理０に保持することも、非同期セット状態つまり論理１
にすることもよく使用されている周知のことである。

【００６５】本発明は、前記の携帯端末の外に、携帯型
ＩＣカードリーダ・フィルタ、ＩＣカードチップ搭載携
帯電話、その他の携帯端末等、消費電力が問題となる携
帯型装置に広く使用することができる。

【００６６】

【発明の効果】本発明により下記の効果を奏することが
できる。

【００６７】（１）非同期リセット状態において、出力
・停止時における出力クロックのクロックノイズの影響
を除去することができ、発振器を任意に起動停止できる
ので省電力構成の情報処理装置を提供することができ
る。

【００６８】（２）非同期セット状態において、出力・
停止時における出力クロックのクロックノイズの影響を
除去することができ、発振器を任意に起動停止できるの
で、省電力構成の情報処理装置を提供することができ
る。

【図面の簡単な説明】

【図１】本発明の一実施の形態である。

【図２】図１の動作説明図である。

【図３】従来例説明図である。

【図４】本発明の第２の実施の形態である。

【図５】図４の動作説明図である。

【図６】本発明の第３の実施の形態である。

【図７】図６の動作説明図である。

【図８】従来の通常ゲーテッドクロック制御回路及びそ
の動作説明図である。

【図９】本発明の第４の実施の形態である。

【図１０】図９の動作説明図である。

【図１１】本発明の使用状態説明図である。

【図１２】図１１の要部説明図である。

【符号の説明】

１論理積回路２Ｄフリップ・フロップＲリセット端子ＣＫクロック端子１０−１Ｄフリップ・フロップ１０−２インバータ

Claims

【特許請求の範囲】

【請求項１】クロックが入力されるクロック入力端子
と、出力をリセットする第１制御信号が入力されるリセット
端子と、入力クロックに応じた出力クロックが出力される出力端
子と、第１制御信号を切替えるときに出力クロックが入力クロ
ックに非同期で変化しないように、入力クロックに応じ
て出力クロックを出力・停止制御する第２制御信号に応
じた信号が入力される端子を設けたフリップ・フロップ
回路を具備し、第１制御信号によるクロック生成を非同期リセットにす
ることにより、出力クロックの出力・停止時におけるク
ロックノイズの影響を除去することを特徴とするクロッ
クノイズ除去回路。
【請求項２】クロックが入力されるクロック入力端子
と、出力をセットする第１制御信号が入力されるプリセット
端子と、入力クロックに応じた出力クロックが出力される出力端
子と、第１制御信号を切替えるときに出力クロックが入力クロ
ックに非同期で変化しないように、入力クロックに応じ
て出力クロックを出力・停止制御する第２制御信号に応
じた信号が入力される端子を設けたフリップ・フロップ
回路を具備し、第１制御信号によるクロック生成を非同期セットにする
ことにより、出力クロックの出力・停止時におけるクロ
ックノイズの影響を除去することを特徴とするクロック
ノイズ除去回路。