JP2722920B2 - クロック発振停止制御回路 - Google Patents
クロック発振停止制御回路Info
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Landscapes
- Power Sources (AREA)
Description
【０００１】
【産業上の利用分野】本発明はクロック発振停止制御回
路に関し、特に大規模集積回路に内蔵され内部回路に対
するクロックの発振停止等を制御するクロック発振停止
制御回路に関する。
路に関し、特に大規模集積回路に内蔵され内部回路に対
するクロックの発振停止等を制御するクロック発振停止
制御回路に関する。
【０００２】
【従来の技術】近年、マイクロコンピュータ等の大規模
集積回路（以下ＬＳＩという）の進歩に伴って、ハンデ
ィ・ターミナルや電子手帳等の携帯用機器が多く開発さ
れている。これらの機器は、その用途から軽量化と長時
間動作が必要であり、これらの機器に搭載されるＬＳＩ
に対しては低消費電力化が要求される。
集積回路（以下ＬＳＩという）の進歩に伴って、ハンデ
ィ・ターミナルや電子手帳等の携帯用機器が多く開発さ
れている。これらの機器は、その用途から軽量化と長時
間動作が必要であり、これらの機器に搭載されるＬＳＩ
に対しては低消費電力化が要求される。
【０００３】この低消費電力化を計るため、キー入力待
ち等でＬＳＩが動作していない時には、内部クロックを
発生する発振器を持つＬＳＩではこの発振器を停止さ
せ、内部クロックを一時的に停止させるクロック発振停
止制御回路を持つＬＳＩが多くなっている。
ち等でＬＳＩが動作していない時には、内部クロックを
発生する発振器を持つＬＳＩではこの発振器を停止さ
せ、内部クロックを一時的に停止させるクロック発振停
止制御回路を持つＬＳＩが多くなっている。
【０００４】通常、この発振器を内蔵するＬＳＩでは、
水晶発振子やセラミック共振子を接続する発振子用端子
が２端子必要となる。また外部クロックで動作する時は
この発振子用端子にそれぞれ逆相の信号を入力する。
水晶発振子やセラミック共振子を接続する発振子用端子
が２端子必要となる。また外部クロックで動作する時は
この発振子用端子にそれぞれ逆相の信号を入力する。
【０００５】これらのＬＳＩで発振器や内部クロックを
停止させるクロック発振停止制御回路としては、ＬＳＩ
の動作を制御する命令の一つとしてストップ命令を持
ち、この命令を実行してクロックを停止させるソフトウ
ェア・ストップによるものや、外部ストップ端子を設け
て外部信号により内部クロックを停止させるハードウェ
ア・ストップによるものや、外部クロックを入力してい
る場合には外部クロックを直接停止させる方法のものが
ある。
停止させるクロック発振停止制御回路としては、ＬＳＩ
の動作を制御する命令の一つとしてストップ命令を持
ち、この命令を実行してクロックを停止させるソフトウ
ェア・ストップによるものや、外部ストップ端子を設け
て外部信号により内部クロックを停止させるハードウェ
ア・ストップによるものや、外部クロックを入力してい
る場合には外部クロックを直接停止させる方法のものが
ある。
【０００６】
【発明が解決しようとする課題】この従来のクロック発
振停止制御回路において、ソフトウェア・ストップによ
るものでは、外部から任意のタイミングでＬＳＩの動作
を停止できないという問題点がある。また、ハードウェ
ア・ストップによるものでは、外部から任意のタイミン
グでＬＳＩの動作を停止できるが、端子が一本増加する
欠点がある。また発振子用端子を一方を外部クロック入
力にし、もう一方をストップ信号入力にする方法もある
がこの方法は、このＬＳＩを使用したシステムが水晶発
振をするのか外部クロックを使用するのかをシステム・
イニシャライズ以前に切換える事ができないため、ＬＳ
Ｉ内蔵発振器による内部クロックと外部クロックとに対
して兼用できない。
振停止制御回路において、ソフトウェア・ストップによ
るものでは、外部から任意のタイミングでＬＳＩの動作
を停止できないという問題点がある。また、ハードウェ
ア・ストップによるものでは、外部から任意のタイミン
グでＬＳＩの動作を停止できるが、端子が一本増加する
欠点がある。また発振子用端子を一方を外部クロック入
力にし、もう一方をストップ信号入力にする方法もある
がこの方法は、このＬＳＩを使用したシステムが水晶発
振をするのか外部クロックを使用するのかをシステム・
イニシャライズ以前に切換える事ができないため、ＬＳ
Ｉ内蔵発振器による内部クロックと外部クロックとに対
して兼用できない。
【０００７】また、外部クロックを直接停止する方法の
ものでは次のような問題点が生じる。
ものでは次のような問題点が生じる。
【０００８】通常、マイクロコンピュータ等のＬＳＩで
は内部にダイナミック回路を多用してトランジスタ数を
削減しチップ・サイズを縮小している。これによりＬＳ
Ｉのコスト低減を計っている。しかしダイナミック回路
は、サンプリング・タイミングでクロックを停止すると
保持していた電荷がリーク電流により抜けてしまいデー
タ等が破壊されてしまう。これを避けるにはＬＳＩの内
部回路にスタティック回路を使用すれば良いが、ＣＭＯ
Ｓを使用した場合、スタティック回路ではダイナミック
回路に比べてほぼ２倍のトランジスタ数が必要になりチ
ップ・サイズの増大からコスト・アップになる。又、Ｌ
ＳＩ内部のバス・サイクルやマシン・サイクルには機能
上の制約から途中でクロックを停止できないタイミング
がある。更にセンス・アンプやチャージ・ポンプ等では
クロック停止前後で所定手順を必要としクロックを直接
停止できないものもある。
は内部にダイナミック回路を多用してトランジスタ数を
削減しチップ・サイズを縮小している。これによりＬＳ
Ｉのコスト低減を計っている。しかしダイナミック回路
は、サンプリング・タイミングでクロックを停止すると
保持していた電荷がリーク電流により抜けてしまいデー
タ等が破壊されてしまう。これを避けるにはＬＳＩの内
部回路にスタティック回路を使用すれば良いが、ＣＭＯ
Ｓを使用した場合、スタティック回路ではダイナミック
回路に比べてほぼ２倍のトランジスタ数が必要になりチ
ップ・サイズの増大からコスト・アップになる。又、Ｌ
ＳＩ内部のバス・サイクルやマシン・サイクルには機能
上の制約から途中でクロックを停止できないタイミング
がある。更にセンス・アンプやチャージ・ポンプ等では
クロック停止前後で所定手順を必要としクロックを直接
停止できないものもある。
【０００９】
【課題を解決するための手段】本発明のクロック発振停
止制御回路は、第１及び第２の発振子用端子と、これら
第１及び第２の発振子用端子のレベルが所定の関係にあ
るときアクティブレベルの停止信号を発生する停止信号
発生回路と、前記停止信号がインアクティブレベルのと
き活性化し、前記第１及び第２の発振子用端子に供給さ
れた信号を内部クロックとして出力し前記第１及び第２
の発振子用端子に発振子が接続されているときは発振し
てこの発振信号を内部クロックとして出力し、前記停止
信号がアクティブレベルになると非活性化して前記内部
クロックの出力を停止する発振回路とを有している。
止制御回路は、第１及び第２の発振子用端子と、これら
第１及び第２の発振子用端子のレベルが所定の関係にあ
るときアクティブレベルの停止信号を発生する停止信号
発生回路と、前記停止信号がインアクティブレベルのと
き活性化し、前記第１及び第２の発振子用端子に供給さ
れた信号を内部クロックとして出力し前記第１及び第２
の発振子用端子に発振子が接続されているときは発振し
てこの発振信号を内部クロックとして出力し、前記停止
信号がアクティブレベルになると非活性化して前記内部
クロックの出力を停止する発振回路とを有している。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１１】図１は本発明の第１の実施例の回路図であ
る。
る。
【００１２】この実施例は、第１及び第２の発振子用端
子ＴＸ１，ＴＸ２と、第１及び第２の入力端を第１及び
第２の発振子用端子ＴＸ１，ＴＸ２とそれぞれ対応して
接続し第３の入力端にシステムリセット信号ＲＥＳを入
力して出力端から停止信号ＳＴＯＰを出力する３入力型
のＮＯＲゲートＮＯＧ１を備え、これら第１及び第２の
発振子用端子ＴＸ１，ＴＸ２のレベルが共に低レベルで
システムリセット信号ＲＥＳが低レベルであるときアク
ティブレベル（高レベル）の停止信号ＳＴＯＰを発生す
る停止信号発生回路１と、入力端を発振子用端子ＴＸ１
と接続し出力端を発振子用端子ＴＸ２と接続し停止信号
ＳＴＯＰにより活性化するクロックドインバータＣＩＶ
１及びこのクロックドインバータＣＩＶ１の入力端，出
力端間に接続された抵抗Ｒ１を備え、停止信号ＳＴＯＰ
がインアクティブレベル（低レベル）のとき活性化し、
発振子用端子ＴＸ１，ＴＸ２に供給された信号を内部ク
ロックＣＫとして出力し、発振子用端子ＴＸ１，ＴＸ２
に発振子が接続されているときは発振してこの発振信号
を内部クロックＣＫとして出力し、停止信号ＳＴＯＰが
アクティブレベル（高レベル）になると非活性化して内
部クロックＣＫの出力を停止する発振回路２と、この発
振回路２の出力信号を緩衝増幅するバッファ回路ＢＡ１
とを有する構成となっている。
子ＴＸ１，ＴＸ２と、第１及び第２の入力端を第１及び
第２の発振子用端子ＴＸ１，ＴＸ２とそれぞれ対応して
接続し第３の入力端にシステムリセット信号ＲＥＳを入
力して出力端から停止信号ＳＴＯＰを出力する３入力型
のＮＯＲゲートＮＯＧ１を備え、これら第１及び第２の
発振子用端子ＴＸ１，ＴＸ２のレベルが共に低レベルで
システムリセット信号ＲＥＳが低レベルであるときアク
ティブレベル（高レベル）の停止信号ＳＴＯＰを発生す
る停止信号発生回路１と、入力端を発振子用端子ＴＸ１
と接続し出力端を発振子用端子ＴＸ２と接続し停止信号
ＳＴＯＰにより活性化するクロックドインバータＣＩＶ
１及びこのクロックドインバータＣＩＶ１の入力端，出
力端間に接続された抵抗Ｒ１を備え、停止信号ＳＴＯＰ
がインアクティブレベル（低レベル）のとき活性化し、
発振子用端子ＴＸ１，ＴＸ２に供給された信号を内部ク
ロックＣＫとして出力し、発振子用端子ＴＸ１，ＴＸ２
に発振子が接続されているときは発振してこの発振信号
を内部クロックＣＫとして出力し、停止信号ＳＴＯＰが
アクティブレベル（高レベル）になると非活性化して内
部クロックＣＫの出力を停止する発振回路２と、この発
振回路２の出力信号を緩衝増幅するバッファ回路ＢＡ１
とを有する構成となっている。
【００１３】次にこの実施例の動作について説明する。
【００１４】まずＬＳＩのクロックとして外部クロック
信号を使用する場合について説明する。ＬＳＩをシステ
ムリセットすると、システムリセット信号ＲＥＳが高レ
ベルになり、ＮＯＲゲートＮＯＧ１は低レベルとなるの
で、停止信号ＳＴＯＰがインアクティブレベルになると
共にクロックドインバータＣＩＶ１は活性化する。この
時、発振子用端子ＴＸ１，ＴＸ２に逆相の外部クロック
信号を入力すれば、発振子用端子ＴＸ２と同相の内部ク
ロック信号ＣＫが出力される。
信号を使用する場合について説明する。ＬＳＩをシステ
ムリセットすると、システムリセット信号ＲＥＳが高レ
ベルになり、ＮＯＲゲートＮＯＧ１は低レベルとなるの
で、停止信号ＳＴＯＰがインアクティブレベルになると
共にクロックドインバータＣＩＶ１は活性化する。この
時、発振子用端子ＴＸ１，ＴＸ２に逆相の外部クロック
信号を入力すれば、発振子用端子ＴＸ２と同相の内部ク
ロック信号ＣＫが出力される。
【００１５】システムリセット解除後、内部クロックＣ
Ｋを停止させるには、発振使用端子ＴＸ１，ＴＸ２を共
に低レベルにすればよい。するとＮＯＲゲートＮＯＧ１
の出力は高レベルになり、停止信号ＳＴＯＰがアクティ
ブレベルになると共にクロックドインバータＣＩＶ１の
出力端はハイインピーダンスになり、クロックドインバ
ータＣＩＶ１の出力端と発振子用端子ＴＸ２の信号の衝
突が避けられる。またＬＳＩ内部では停止信号ＳＴＯＰ
により整然とストップ状態になる。ストップ状態を解除
する時は発振子用端子ＴＸ１，ＴＸ２に逆相の外部クロ
ック信号を入力すれば良い。
Ｋを停止させるには、発振使用端子ＴＸ１，ＴＸ２を共
に低レベルにすればよい。するとＮＯＲゲートＮＯＧ１
の出力は高レベルになり、停止信号ＳＴＯＰがアクティ
ブレベルになると共にクロックドインバータＣＩＶ１の
出力端はハイインピーダンスになり、クロックドインバ
ータＣＩＶ１の出力端と発振子用端子ＴＸ２の信号の衝
突が避けられる。またＬＳＩ内部では停止信号ＳＴＯＰ
により整然とストップ状態になる。ストップ状態を解除
する時は発振子用端子ＴＸ１，ＴＸ２に逆相の外部クロ
ック信号を入力すれば良い。
【００１６】次に水晶発振子やセラミック共振子を利用
して発振回路２を発振させる場合について説明する。
して発振回路２を発振させる場合について説明する。
【００１７】システムリセット中は前述と同様にクロッ
クドインバータＣＩＶ１は活性化するので、発振回路２
は発振を開始する。一旦発振すれば発振子用端子ＴＸ
１，ＴＸ２は逆相の正弦波になるので、リセット解除後
もＮＯＲゲートＮＯＧ１の出力は低レベルの信号を出力
し停止信号ＳＴＯＰはインアクティブのままになる。
クドインバータＣＩＶ１は活性化するので、発振回路２
は発振を開始する。一旦発振すれば発振子用端子ＴＸ
１，ＴＸ２は逆相の正弦波になるので、リセット解除後
もＮＯＲゲートＮＯＧ１の出力は低レベルの信号を出力
し停止信号ＳＴＯＰはインアクティブのままになる。
【００１８】内部クロックＣＫを停止させるには、発振
子用端子ＴＸ１，ＴＸ２を外部のプルダウン・トランジ
スタにより低レベルにすればよい。
子用端子ＴＸ１，ＴＸ２を外部のプルダウン・トランジ
スタにより低レベルにすればよい。
【００１９】また、ストップ状態を解除するには、プル
ダウン・トランジスタをオフしシステムリセットをすれ
ば、ＬＳＩを通常の動作状態に戻す事ができる。
ダウン・トランジスタをオフしシステムリセットをすれ
ば、ＬＳＩを通常の動作状態に戻す事ができる。
【００２０】こうして、外部端子を新たに設けることな
く、外部クロック，内部の発振回路による何れの場合に
も使用でき、しかも任意のタイミングで内部クロックの
停止及び内部回路の動作停止を整然と行うことができ
る。
く、外部クロック，内部の発振回路による何れの場合に
も使用でき、しかも任意のタイミングで内部クロックの
停止及び内部回路の動作停止を整然と行うことができ
る。
【００２１】図２は本発明の第２の実施例の回路図であ
る。
る。
【００２２】この実施例は、停止信号発生回路１ａが、
第１及び第２の発振子用端子ＴＸ１，ＴＸ２の信号を入
力する２入力型のＮＯＲゲートＮＯＧ２と、第２の発振
子用端子ＴＸ２の信号の反転信号及び第１の発振子用端
子ＴＸ１の信号を入力する２入力型ＡＮＤゲートＡＧ１
と、このＡＮＤゲートＡＧ１の出力信号及びシステムリ
セット信号ＲＥＳを入力する２入力型のＯＲゲートＯＧ
１と、セット入力端（Ｓ）にＮＯＲゲートＮＯＧ２の出
力信号を入力しリセット入力端（Ｒ）にＯＲゲートＯＧ
１の出力信号を入力し出力端（Ｑ）から停止信号ＳＴＯ
Ｐを出力するＲ−ＳフリップフロップＦＦ１とを備えた
構成となっている以外は第１の実施例と同様である。
第１及び第２の発振子用端子ＴＸ１，ＴＸ２の信号を入
力する２入力型のＮＯＲゲートＮＯＧ２と、第２の発振
子用端子ＴＸ２の信号の反転信号及び第１の発振子用端
子ＴＸ１の信号を入力する２入力型ＡＮＤゲートＡＧ１
と、このＡＮＤゲートＡＧ１の出力信号及びシステムリ
セット信号ＲＥＳを入力する２入力型のＯＲゲートＯＧ
１と、セット入力端（Ｓ）にＮＯＲゲートＮＯＧ２の出
力信号を入力しリセット入力端（Ｒ）にＯＲゲートＯＧ
１の出力信号を入力し出力端（Ｑ）から停止信号ＳＴＯ
Ｐを出力するＲ−ＳフリップフロップＦＦ１とを備えた
構成となっている以外は第１の実施例と同様である。
【００２３】次にこの実施例の動作について説明する。
【００２４】システムリセット後、外部クロック信号で
ＬＳＩの内部クロックが供給されるのは第１の実施例と
同じである。発振子用端子ＴＸ１，ＴＸ２を共に低レベ
ルにすると、ＮＯＲゲートＮＯＧ２の出力は高レベルと
なりＲ−ＳフリップフロップＦＦ１がセットされ停止信
号ＳＴＯＰがアクティブレベルになりクロックドインバ
ータＣＩＶ１の出力はハイインピーダンスになる。
ＬＳＩの内部クロックが供給されるのは第１の実施例と
同じである。発振子用端子ＴＸ１，ＴＸ２を共に低レベ
ルにすると、ＮＯＲゲートＮＯＧ２の出力は高レベルと
なりＲ−ＳフリップフロップＦＦ１がセットされ停止信
号ＳＴＯＰがアクティブレベルになりクロックドインバ
ータＣＩＶ１の出力はハイインピーダンスになる。
【００２５】Ｒ−ＳフリップフロップＦＦ１は一旦セッ
トされると発振子用端子ＴＸ１が高レベルでかつ発振子
用端子ＴＸ２が低レベルになるまでリセットされない。
これにより停止信号ＳＴＯＰがアクティブレベルになっ
た後にも、発振子用端子ＴＸ２から外部クロックを供給
できるため、ストップ状態への移行処理に内部クロック
を必要とするＬＳＩ内部ハードウェアがある場合にも対
応できる。
トされると発振子用端子ＴＸ１が高レベルでかつ発振子
用端子ＴＸ２が低レベルになるまでリセットされない。
これにより停止信号ＳＴＯＰがアクティブレベルになっ
た後にも、発振子用端子ＴＸ２から外部クロックを供給
できるため、ストップ状態への移行処理に内部クロック
を必要とするＬＳＩ内部ハードウェアがある場合にも対
応できる。
【００２６】ストップ状態を解除するには発振子用端子
ＴＸ１を高レベルに、発振子用端子ＴＸ２を低レベルに
すれば良い。
ＴＸ１を高レベルに、発振子用端子ＴＸ２を低レベルに
すれば良い。
【００２７】それ以外の動作及び効果は第１の実施例と
同じであるのでその説明は省略する。
同じであるのでその説明は省略する。
【００２８】図３は本発明の第３の実施例の回路図であ
る。
る。
【００２９】この実施例は、第１の実施例の３入力型の
ＮＯＲゲートＮＯＧ１に換えて４入力型のＮＯＲゲート
ＮＯＧ３とし、発振子用端子ＴＸ１の信号を遅延する遅
延回路ＤＬ１を設け、この遅延回路ＤＬ１の出力信号を
ＮＯＲゲートＮＯＧ３の第４の入力端に供給するように
したもので、これ以外は第１の実施例と同様である。
ＮＯＲゲートＮＯＧ１に換えて４入力型のＮＯＲゲート
ＮＯＧ３とし、発振子用端子ＴＸ１の信号を遅延する遅
延回路ＤＬ１を設け、この遅延回路ＤＬ１の出力信号を
ＮＯＲゲートＮＯＧ３の第４の入力端に供給するように
したもので、これ以外は第１の実施例と同様である。
【００３０】遅延回路ＤＬ１の遅延時間は、発振回路２
で内部発振している場合はクロクドインバータＣＩＶ１
の出力遅延時間以上、また外部クロック信号を使用した
場合は発振子用端子ＴＸ１の信号から発振子用端子ＴＸ
２の信号を生成する外部インバータの出力遅延時間以上
に設定する。
で内部発振している場合はクロクドインバータＣＩＶ１
の出力遅延時間以上、また外部クロック信号を使用した
場合は発振子用端子ＴＸ１の信号から発振子用端子ＴＸ
２の信号を生成する外部インバータの出力遅延時間以上
に設定する。
【００３１】次にこの実施例の動作について説明する。
【００３２】発振子用端子ＴＸ１が高レベルから低レベ
ルに変化した時、発振子用端子ＴＸ２は逆相の低レベル
から高レベルに変化するが、発振子用端子ＴＸ２の変化
はクロクドインバータＣＩＶ１または外部インバータの
出力遅延時間分だけ遅れる。その結果、発振子用端子Ｔ
Ｘ１と発振子用端子ＴＸ２の信号は両方共低レベルにな
るタイミングが発生する。
ルに変化した時、発振子用端子ＴＸ２は逆相の低レベル
から高レベルに変化するが、発振子用端子ＴＸ２の変化
はクロクドインバータＣＩＶ１または外部インバータの
出力遅延時間分だけ遅れる。その結果、発振子用端子Ｔ
Ｘ１と発振子用端子ＴＸ２の信号は両方共低レベルにな
るタイミングが発生する。
【００３３】この時、第１の実施例ではＮＯＲゲートＮ
ＯＧ１からアクティブレベルの停止信号ＳＴＯＰが一瞬
出力され、発振回路２及びＬＳＩ内部回路が誤動作する
危険性があるが、この実施例では、新たに追加した遅延
時間ＤＬ１が発振子用端子ＴＸ１が高レベルから低レベ
ルに変化した後、一定の遅延時間後に高レベルから低レ
ベルに変化するため、発振子用端子ＴＸ１，ＴＸ２の信
号の切換わり時にＮＯＲゲートＮＯＧ３からアクティブ
レベウの停止信号ＳＴＯＰが出力される事はなく安定し
た動作が得られる。
ＯＧ１からアクティブレベルの停止信号ＳＴＯＰが一瞬
出力され、発振回路２及びＬＳＩ内部回路が誤動作する
危険性があるが、この実施例では、新たに追加した遅延
時間ＤＬ１が発振子用端子ＴＸ１が高レベルから低レベ
ルに変化した後、一定の遅延時間後に高レベルから低レ
ベルに変化するため、発振子用端子ＴＸ１，ＴＸ２の信
号の切換わり時にＮＯＲゲートＮＯＧ３からアクティブ
レベウの停止信号ＳＴＯＰが出力される事はなく安定し
た動作が得られる。
【００３４】それ以外の動作及び効果は第１の実施例と
同じであるのでその説明は省略する。
同じであるのでその説明は省略する。
【００３５】
【発明の効果】以上説明したように本発明は、第１及び
第２の発振子用端子の信号が特定の条件のときアクティ
ブレベルとなる停止信号を発生する停止信号発生回路を
設けたので、内蔵発振回路による内部クロックを発生す
る場合でも、また外部クロックを使用した場合でも特別
な外部端子を設ける事なく任意のタイミングでＬＳＩの
内部回路を整然と停止させる事ができる効果があり、ま
た従来は直接外部クロック信号を停止する事ができなか
ったダイナミック回路等をＬＳＩ内部回路に使用できる
ためコスト低減できる効果もある。
第２の発振子用端子の信号が特定の条件のときアクティ
ブレベルとなる停止信号を発生する停止信号発生回路を
設けたので、内蔵発振回路による内部クロックを発生す
る場合でも、また外部クロックを使用した場合でも特別
な外部端子を設ける事なく任意のタイミングでＬＳＩの
内部回路を整然と停止させる事ができる効果があり、ま
た従来は直接外部クロック信号を停止する事ができなか
ったダイナミック回路等をＬＳＩ内部回路に使用できる
ためコスト低減できる効果もある。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】本発明の第３の実施例の回路図である。
１，１ａ，１ｂ 停止信号発生回路 ２ 発振回路 ＡＧ１ ＡＮＤゲート ＢＡ１ バッファ回路 ＣＩＶ１ クロックドインバータ ＤＬ１ 遅延回路 ＦＦ１ Ｒ−Ｓフリップフロップ ＮＯＧ１〜ＮＯＧ３ ＮＯＲゲート ＯＧ１ ＯＲゲート Ｒ１ 抵抗 ＴＸ１，ＴＸ２ 発振子用端子
Claims (4)
- 【請求項１】 第１及び第２の発振子用端子と、これら
第１及び第２の発振子用端子のレベルが所定の関係にあ
るときアクティブレベルの停止信号を発生する停止信号
発生回路と、前記停止信号がインアクティブレベルのと
き活性化し、前記第１及び第２の発振子用端子に供給さ
れた信号を内部クロックとして出力し前記第１及び第２
の発振子用端子に発振子が接続されているときは発振し
てこの発振信号を内部クロックとして出力し、前記停止
信号がアクティブレベルになると非活性化して前記内部
クロックの出力を停止する発振回路とを有するクロック
発振停止制御回路。 - 【請求項２】 停止信号発生回路が、第１及び第２の入
力端を第１及び第２の発振子用端子とそれぞれ対応して
接続し第３の入力端にシステムリセット信号を入力して
出力端から停止信号を出力する３入力ＮＯＲゲートを備
えて構成された請求項１記載のクロック発振停止制御回
路。 - 【請求項３】 停止信号発生回路が、第１及び第２の発
振子用端子の信号を入力する２入力ＮＯＲゲートと、前
記第２の発振子用端子の信号の反転信号及び第１の発振
子用端子の信号を入力する２入力ＡＮＤゲートと、この
２入力ＡＮＤゲートの出力信号及びシステムリセット信
号を入力する２入力ＯＲゲートと、セット入力端に前記
２入力ＮＯＲゲートの出力信号を入力しリセット入力端
に前記２入力ＯＲゲートの出力信号を入力し出力端から
停止信号を出力するＲ−Ｓフリップフロップとを備えて
構成された請求項１記載のクロック発振停止制御回路。 - 【請求項４】 停止信号発生回路が、入力端を第１の発
振子用端子と接続する遅延回路と、第１及び第２の入力
端を前記第１の発振子用端子及び第２の発振子用端子と
それぞれ対応して接続し第３の入力端を前記遅延回路の
出力端と接続し第４の入力端にシステムリセット信号を
入力して出力端から停止信号を出力する４入力ＮＯＲゲ
ートとを備えて構成された請求項１記載のクロック発振
停止制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4051180A JP2722920B2 (ja) | 1992-03-10 | 1992-03-10 | クロック発振停止制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4051180A JP2722920B2 (ja) | 1992-03-10 | 1992-03-10 | クロック発振停止制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05250063A JPH05250063A (ja) | 1993-09-28 |
| JP2722920B2 true JP2722920B2 (ja) | 1998-03-09 |
Family
ID=12879643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4051180A Expired - Lifetime JP2722920B2 (ja) | 1992-03-10 | 1992-03-10 | クロック発振停止制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2722920B2 (ja) |
-
1992
- 1992-03-10 JP JP4051180A patent/JP2722920B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05250063A (ja) | 1993-09-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971028 |