JP2007281642A - 半導体集積回路 - Google Patents

Abstract

【課題】外部からクロック信号と非同期にリセット信号等の入力信号が入力される半導体集積回路において、入力信号に混入したノイズを高精度に除去する。
【解決手段】この半導体集積回路は、入力回路から出力される外部入力信号が活性化されたときにシステムクロック信号の生成を開始するシステムクロック信号生成回路と、システムクロック信号に同期して、外部入力信号を初段のフリップフロップにおいてサンプリングし、サンプリングによって得られた信号を順に伝播する従属接続された複数のフリップフロップ、及び、入力回路から出力される外部入力信号と終段のフリップフロップの出力信号とが活性化されているときに、内部回路に供給する内部入力信号を活性化する論理回路を含むサンプリング回路と、内部入力信号に基づいて、外部入力信号がノイズにより活性化されたのか否かを判定する制御回路とを具備する。
【選択図】図２

Description

本発明は、ＭＣＵ（Micro Controller Unit：マイクロ・コントローラ・ユニット）の外部リセット信号、又は、特定の活性化レベルを有する入力信号に混入したノイズを除去するノイズ除去回路を含む半導体集積回路に関する。

一般に、電子機器においては、電源ラインや信号ラインにノイズが発生し、ノイズの影響によって、電子機器に搭載されている半導体集積回路が誤動作するという問題がある。特に、半導体集積回路のリセット端子にノイズが印加されて半導体集積回路が誤動作すると、内部回路が初期化されてしまうので、電子機器に大きな支障が生じてしまう。

例えば、音声又は映像機器等の電子機器に使用されているＭＣＵには、演算処理を行うＣＰＵ（Central Processing Unit：中央演算処理装置）と、プログラムやデータを格納するメモリと、外部回路の制御等を行う周辺回路とが搭載されており、電源投入時等に内部回路をリセットするために、外部からリセット信号が入力されるリセット端子が設けられている。

半導体集積回路の入力端子にノイズが印加され、入力端子が接続されている入出力セルにおいて入力信号の論理レベルが反転しても、内部回路がクロック信号に同期して動作する場合には、内部回路の論理動作によってノイズの影響を排除することも可能であるが、リセット信号や割り込み信号等に対しては、内部回路がクロック信号と非同期に動作するので、そのような信号の論理レベルがノイズによって反転すると、ノイズの影響が内部回路に伝播して半導体集積回路が誤動作してしまうという問題がある。

このような問題に対処するために、様々な技術が開発されている。例えば、パルス的ノイズを除去するために、抵抗とコンデンサとによって構成されたアナログフィルタを付加することが行われている。また、リセット信号が正論理の場合には、外部から供給されるリセット信号と、これを遅延させて得られた遅延リセット信号との論理積を求めたり、リセット信号が負論理の場合には、リセット信号と遅延リセット信号との論理和を求めたりすることにより、短期間（１ナノ秒程度）のノイズパルスを除去することができる。しかしながら、パルス幅が大きくなるとノイズを除去できなくなるし、アナログフィルタや遅延回路の面積が大きいのでチップ面積が増加してしまう。

あるいは、クロック信号を用いてリセット信号や割り込み信号をサンプリングするようにすればノイズを除去することもできるが、半導体集積回路が節電モード等の待機状態にあるときには、クロック信号が停止するのでサンプリングを行うことができない。

関連する技術として、下記の特許文献１には、ノイズ除去回路のフィルタリング時間をリングオシレータ及び分周回路を用いて変化させることにより、マイクロプロセッサのリセット信号等に印加されるノイズを除去するノイズ除去回路、及び、これを利用したチップリセット信号発生回路が開示されている。

このチップリセット信号発生回路は、リセットバー信号を入力して第１ノードに反転された信号を出力する第１インバータと、第１ノードの信号に含まれたノイズを除去するため、第１ノードから受信された信号を分周させた信号を第２ノードに出力するノイズ除去部と、第１ノードの信号を反転させて出力する第２インバータと、第１ノードの信号と第２ノードの信号とをＡＮＤ論理演算して出力するＡＮＤゲートと、第２インバータの出力信号をセット信号として、ＡＮＤゲートの出力信号をリセット信号として入力し、出力端子にチップリセット信号を発生するＤフリップフロップ回路部とを備えている。

このチップリセット信号発生回路によれば、リセットバー信号に印加されるノイズの期間がフィルタリング時間より小さくなるようにリングオシレータ部及び分周回路部を調節してノイズを除去することにより、ノイズによる誤動作を防止することができる。しかしながら、このチップリセット信号発生回路は、２つの時点におけるリセットバー信号の状態に基づいてチップリセット信号を発生しているに過ぎず、これら２つの時点においてパルスノイズが印加された場合には誤動作する。また、このチップリセット信号発生回路は、ノイズを除去する対象となる入力信号が複数存在する場合には対応していない。
特開２００２−３１４３８６号公報（第１、４頁、図６）

そこで、上記の点に鑑み、本発明は、外部からクロック信号と非同期にリセット信号等の入力信号が入力される半導体集積回路において、入力信号に混入したパルスノイズ等のノイズを高精度に除去することが可能で、かつ、複数の入力信号にも対応できるノイズ除去回路を実現することを目的とする。

上記課題を解決するため、本発明の１つの観点に係る半導体集積回路は、外部からシステムクロック信号と非同期に外部入力信号が入力され、該外部入力信号をバッファして出力する入力回路と、通常動作モードにおいて、システムクロック信号を生成し、待機モードにおいて、入力回路から出力される外部入力信号が活性化されたときにシステムクロック信号の生成を開始するシステムクロック信号生成回路と、システムクロック信号生成回路によって生成されるシステムクロック信号に同期して、入力回路から出力される外部入力信号を初段のフリップフロップにおいてサンプリングし、サンプリングによって得られた信号を順に伝播する従属接続された複数のフリップフロップ、及び、少なくとも入力回路から出力される外部入力信号と終段のフリップフロップの出力信号とが活性化されているときに、内部回路に供給する内部入力信号を活性化する論理回路を含むサンプリング回路と、入力回路から出力される外部入力信号が活性化されたときに、サンプリング回路から供給される内部入力信号に基づいて、外部入力信号がノイズにより活性化されたのか否かを判定すると共に、待機モードにおいて、外部入力信号がノイズにより活性化されたと判定したときに、システムクロック信号の生成を停止するようにシステムクロック信号生成回路に信号を供給する制御回路とを具備する。

また、この半導体集積回路は、外部からシステムクロック信号と非同期に複数の外部入力信号がそれぞれ入力される複数の入力回路と、複数の入力回路からそれぞれ出力される複数の外部入力信号に基づいて、内部回路に供給する複数の内部入力信号をそれぞれ活性化する複数のサンプリング回路と、少なくとも１つの入力回路から出力される外部入力信号が活性化されたときに、対応するサンプリング回路から供給される内部入力信号に基づいて、外部入力信号がノイズにより活性化されたのか否かを判定すると共に、待機モードにおいて、外部入力信号がノイズにより活性化されたと判定したときに、システムクロック信号の生成を停止するようにシステムクロック信号生成回路に信号を供給する制御回路とを具備するようにしても良い。

以上において、システムクロック信号生成回路が、半導体集積回路の外部の発振用素子が接続されたときに発振動作を行ってシステムクロック信号を生成するようにしても良いし、発振動作を行ってシステムクロック信号を生成する発振回路を含むようにしても良い。

本発明によれば、外部入力信号が活性化されたときでも、制御回路が、サンプリング回路から供給される内部入力信号に基づいて、外部入力信号がノイズにより活性化されたのか否かを判定することにより、入力信号に混入したパルスノイズ等のノイズを高精度に除去することが可能で、かつ、複数の入力信号にも対応できるノイズ除去回路を実現することができる。

以下に、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１〜２の実施形態に係る半導体集積回路の概略構成を示すブロック図である。以下の実施形態においては、本発明をＭＣＵ（Micro Controller Unit：マイクロ・コントローラ・ユニット）に適用した例について説明する。

図１に示すように、ＭＣＵ１００は、複数の入出力セルが形成された入出力セル領域１と、ノイズ除去回路２と、内部領域３とを含む１チップ化されたＭＣＵであって、これらの入出力セルに接続された複数の入出力端子を有している。内部領域３は、演算処理を行うと共に制御回路としても機能するＣＰＵ３１と、プログラムやデータを格納するメモリが形成されたメモリ領域３２と、外部回路の制御等を行う周辺回路が形成された周辺回路領域３３とを含んでいる。

実際のレイアウトにおいては、複数の入出力セルがチップの周辺部に形成され、複数の入出力端子がチップの４辺に沿って配置される。なお、複数の入出力端子及び入出力セルは、入力専用と出力専用とに分けて設けられても良いし、入出力兼用として設けられても良い。以下においては、入力専用の入力端子及び入力セルが設けられている場合について説明する。

図２は、本発明の第１の実施形態に係る半導体集積回路に内蔵されているノイズ除去回路の構成例を示す回路図である。ノイズ除去回路は、システムクロック信号生成回路２１と、サンプリング回路２２とを含んでいる。一般に、システムクロック信号とは、ＣＰＵと周辺回路との間の同期を確立するために使用されるクロック信号のことをいう。

入力端子（パッド）ＰＤ１には、外部からシステムクロック信号ＳＣＬＫと非同期にリセット信号等の入力信号が入力される。本実施形態においては、負論理（ローアクティブ）の外部入力信号ＳＩＧ１１が入力端子ＰＤ１に入力される場合について説明する。外部入力信号ＳＩＧ１１は、入力セル内に設けられた入力バッファ１１を介して、システムクロック信号生成回路２１及びサンプリング回路２２に入力される。

システムクロック信号生成回路２１は、発振用素子２１１と、ＮＡＮＤ回路２１２と、Ｄフリップフロップ２１３とによって構成される。ここで、発振用素子２１１とＮＡＮＤ回路２１２とは、発振回路を形成している。例えば、発振用素子２１１は、水晶等の振動子と抵抗とコンデンサとを含んでおり、半導体集積回路の外部に配置され、発振用素子接続端子Ｐ１及びＰ２を介してＮＡＮＤ回路２１２の出力端子と一方の入力端子との間に接続される。あるいは、発振用素子２１１として、半導体集積回路の内部に配置され、直列接続された複数のバッファを用いることにより、発振用素子２１１とＮＡＮＤ回路２１２とがリングオシレータを形成しても良い。

本実施形態に係る半導体集積回路は、システムクロック信号が生成されて通常の動作を行う通常動作モードと、消費電力を低減するためにシステムクロック信号の生成が一旦停止される待機モードとを有している。例えば、有効な外部入力信号が最後に供給されてからの経過時間を、ＣＰＵ３１に接続されたタイマー回路によって計測し、計測された時間が所定の値に達したら、通常動作モードから待機モードへの移行が行われる。あるいは、外部回路からの指示によって、通常動作モードから待機モードへの移行が行われるようにしても良い。待機モードにおいて、外部入力信号が活性化されると、システムクロック信号の生成が開始される。

ＮＡＮＤ回路２１２の他方の入力端子には、フリップフロップ２１３の反転データ出力端子Ｑバーから出力される外部入力検出信号ＳＩＧＤＥＴが入力される。発振用素子２１１とＮＡＮＤ回路２１２とによって形成される発振回路は、外部入力検出信号ＳＩＧＤＥＴがハイレベルに活性化されたときに、所定の周波数で発振する。これにより、ＮＡＮＤ回路２１２の出力端子から、システムクロック信号ＳＣＬＫが出力される。

フリップフロップ２１３のデータ入力端子Ｄには、ＣＰＵ３１から出力されるポート出力信号ＰＯＵＴが入力され、クロック信号入力端子には、システムクロック信号ＳＣＬＫが入力される。フリップフロップ２１３は、システムクロック信号ＳＣＬＫの立上がりエッジに同期してポート出力信号ＰＯＵＴを保持し、反転されたポート出力信号ＰＯＵＴを外部入力検出信号ＳＩＧＤＥＴ（正論理）として反転データ出力端子Ｑバーから出力する。フリップフロップ２１３から出力される外部入力検出信号ＳＩＧＤＥＴは、ＮＡＮＤ回路２１２の他方の入力端子に入力される他に、ＣＰＵ３１にも入力される。

サンプリング回路２２は、複数のＤフリップフロップ２２１〜２２３と、ＯＲ回路２２４とによって構成される。ここでは、３つのフリップフロップを示しているが、フリップフロップの数は２つ以上であれば良く、望ましくは３つ以上とする。バッファ１１から出力される外部入力信号ＳＩＧ１１は、フリップフロップ２２１のデータ入力端子Ｄと、ＯＲ回路２２４の一方の入力端子とに入力される。また、ＮＡＮＤ回路２１２から出力されるシステムクロック信号ＳＣＬＫは、ＣＰＵ３１のシステムクロック信号入力端子と、フリップフロップ２２１〜２２３のクロック信号入力端子とに入力される。

電源投入時には、通常動作モードとなって、ＣＰＵ３１がフリップフロップ２１３を強制リセットすることによって、その後は、ＣＰＵ３１がローレベルのポート出力信号ＰＯＵＴを出力することによって、外部入力検出信号ＳＩＧＤＥＴがハイレベルに活性化される。その結果、システムクロック信号生成回路２１においてシステムクロック信号ＳＣＬＫが生成され、システムクロック信号ＳＣＬＫがサンプリング回路２２のフリップフロップ２２１〜２２３に供給される。

一方、待機モードにおいて、外部入力信号ＳＩＧ１１がハイレベルに非活性化されている間は、外部入力検出信号ＳＩＧＤＥＴがローレベルに非活性化される。なお、通常動作モードから待機モードに移行する際に外部入力検出信号ＳＩＧＤＥＴがハイレベルであったとしても、ＣＰＵ３１がハイレベルのポート出力信号ＰＯＵＴを出力することによって、外部入力検出信号ＳＩＧＤＥＴがローレベルとなる。その結果、システムクロック信号生成回路２１においてシステムクロック信号ＳＣＬＫが生成されず、サンプリング回路２２のフリップフロップ２２１〜２２３には、システムクロック信号ＳＣＬＫが供給されない。

外部入力信号ＳＩＧ１１がローレベルに活性化されると、フリップフロップ２１３のリセット端子Ｒバー（負論理）が活性化されて、外部入力検出信号ＳＩＧＤＥＴがハイレベルに活性化される。その結果、システムクロック信号生成回路２１においてシステムクロック信号ＳＣＬＫが生成されて、サンプリング回路２２のフリップフロップ２２１〜２２３に、システムクロック信号ＳＣＬＫが供給される。システムクロック信号ＳＣＬＫに含まれている第１のパルスの立上がりエッジに同期して、フリップフロップ２２１が、外部入力信号ＳＩＧ１１をサンプリングして、その結果をデータＱ１としてデータ出力端子Ｑから出力する。

システムクロック信号ＳＣＬＫに含まれている第２のパルスの立上がりエッジに同期して、フリップフロップ２２２が、フリップフロップ２２１から出力されたデータＱ１を保持して、その結果をデータＱ２としてデータ出力端子Ｑから出力する。また、フリップフロップ２２１が、外部入力信号ＳＩＧ１１をサンプリングして、その結果を新たなデータＱ１としてデータ出力端子Ｑから出力する。

システムクロック信号ＳＣＬＫに含まれている第３のパルスの立上がりエッジに同期して、フリップフロップ２２３が、フリップフロップ２２２から出力されたデータＱ２を保持して、その結果をデータＱ３としてデータ出力端子Ｑから出力する。同様に、フリップフロップ２２２が、フリップフロップ２２１から出力された新たなデータＱ１を保持して、その結果を新たなデータＱ２としてデータ出力端子Ｑから出力する。また、フリップフロップ２２１が、外部入力信号ＳＩＧ１１をサンプリングして、その結果をさらに新たなデータＱ１としてデータ出力端子Ｑから出力する。

フリップフロップ２２３のデータ出力端子Ｑから出力されるデータＱ３は、ＯＲ回路２２４の他方の入力端子に入力される。これにより、ＯＲ回路２２４は、外部入力信号ＳＩＧ１１がローレベルに活性化されていて、かつ、フリップフロップ２２３から出力されるデータＱ３がローレベルであるときに限り、内部入力信号ＳＩＧ１２をローレベルに活性化する。ここでは、ＯＲ回路２２４が、入力バッファ１１から出力される外部入力信号ＳＩＧ１１とフリップフロップ２２３から出力されるデータＱ３との論理和を求めているが、さらに、フリップフロップ２２１から出力されるデータＱ１及び／又はフリップフロップ２２２から出力されるデータＱ２を多入力のＯＲ回路に入力して、該ＯＲ回路が、３つ以上の入力信号の論理和を求めるようにしても良い。

次に、図２に示すノイズ除去回路の動作について、図２〜図４を参照しながら説明する。ここでは、待機モードにおける動作について説明するが、通常動作モードにおいても、システムクロック信号ＳＣＬＫが常に生成されている他は、同様の動作が行われる。

図３は、外部入力信号が活性化された場合の各信号の波形を示すタイミングチャートである。外部入力信号ＳＩＧ１１は、ハイレベルに非活性化された状態から、所定の期間、ローレベルに活性化される。システムクロック信号生成回路２１において、外部入力信号ＳＩＧ１１がハイレベルに非活性化されているときに、フリップフロップ２１３から出力される外部入力検出信号ＳＩＧＤＥＴがローレベルとなって、ＮＡＮＤ回路２１２の他方の入力端子に入力される。従って、ＮＡＮＤ回路２１２の出力信号は、ハイレベルに固定されて、クロック信号を形成しない。

外部入力信号ＳＩＧ１１がローレベルに活性化されると、フリップフロップ２１３から出力される外部入力検出信号ＳＩＧＤＥＴがハイレベルとなって、ＮＡＮＤ回路２１２の他方の入力端子に入力される。従って、ＮＡＮＤ回路２１２がインバータとして機能するので、ＮＡＮＤ回路２１２の出力信号は、所定の時間間隔で反転を繰り返し、システムクロック信号ＳＣＬＫを形成する。

その結果、図３に示すように、外部入力信号ＳＩＧ１１がハイレベルに非活性化されているときには、システムクロック信号ＳＣＬＫが発生せずに、外部入力信号ＳＩＧ１１がローレベルに活性化されたときに、システムクロック信号ＳＣＬＫが発生する。図３においては、システムクロック信号ＳＣＬＫの１周期を「Ｔ」で表している。

サンプリング回路２２において、フリップフロップ２２１が、外部入力信号ＳＩＧ１１を入力し、システムクロック信号ＳＣＬＫの立上がりエッジに同期してデータＱ１の状態をローレベルに変移させる。同様に、フリップフロップ２２２が、データＱ１を入力し、システムクロック信号ＳＣＬＫの立上がりエッジに同期してデータＱ２の状態をローレベルに変移させる。また、フリップフロップ２２３が、データＱ２を入力し、システムクロック信号ＳＣＬＫの立上がりエッジに同期してデータＱ３の状態をローレベルに変移させる。

即ち、図３に示すように、データＱ２は、データＱ１よりも１クロック周期Ｔだけ遅れてローレベルに変移する。同様に、データＱ３は、データＱ２よりも１クロック周期Ｔだけ遅れてローレベルに変移する。従って、データＱ３は、外部入力信号ＳＩＧ１１が活性化された直後のシステムクロック信号の立上がりエッジから２クロック周期分だけ遅れてローレベルに変移する。

ＯＲ回路２２４は、外部入力信号ＳＩＧ１１とデータＱ３との論理和を内部入力信号ＳＩＧ１２として出力するので、図３に示すように、内部入力信号ＳＩＧ１２は、外部入力信号ＳＩＧ１１が活性化された直後のシステムクロック信号の立上がりエッジから２クロック周期分だけ遅れてローレベルに変移し、外部入力信号ＳＩＧ１１が再び非活性化されるとハイレベルに変移する。

図４は、外部入力信号に短いパルス幅のパルスノイズが混入した場合の各信号の波形を示すタイミングチャートである。ノイズによって外部入力信号ＳＩＧ１１が短い期間ローレベルに変化すると、ＮＡＮＤ回路２１２は、システムクロック信号ＳＣＬＫの出力を開始する。

フリップフロップ２２１は、外部入力信号ＳＩＧ１１を入力し、システムクロック信号ＳＣＬＫの立上がりエッジに同期して、データＱ１の状態をローレベルに変移させる。同様に、フリップフロップ２２２は、データＱ１を入力し、システムクロック信号ＳＣＬＫの立上がりエッジに同期して、データＱ２の状態をローレベルに変移させる。

データＱ２は、データＱ１の変移から１クロック周期Ｔだけ遅れてローレベルに変移する。同様に、データＱ３は、データＱ２の変移から１クロック周期Ｔだけ遅れてローレベルに変移する。外部入力信号ＳＩＧ１１に混入したノイズは、２クロック周期に満たない短いパルスノイズであるので、外部入力信号ＳＩＧ１１は、データＱ３がローレベルに変移する前にハイレベルに戻っている。従って、ＯＲ回路２２４から出力される内部入力信号ＳＩＧ１２は、ローレベルに変移せず、ハイレベルを維持する。即ち、外部入力信号ＳＩＧ１１に混入したノイズは、フィルタリングされて、内部領域３（図１）に伝播しない。

ここで、ノイズをフィルタリングする期間は、システムクロック信号生成回路２１における発振周波数と、サンプリング回路２２におけるフリップフロップの段数とによって調節することができる。

内部入力信号ＳＩＧ１２は、ＣＰＵ３１のリセット信号入力端子等に入力される他に、ＣＰＵ３１の汎用ポート入力端子にも入力される。また、外部入力検出信号ＳＩＧＤＥＴが、ＣＰＵ３１の割込み入力端子に入力される。従って、ＣＰＵ３１は、割込み入力とポート入力とに基づいて、入力信号が真正なものであるかノイズによるものであるかを判定することができる。

例えば、外部入力検出信号ＳＩＧＤＥＴが一旦活性化されると、ＣＰＵ３１は、システムクロック信号ＳＣＬＫを継続させるためにポート出力信号ＰＯＵＴをローレベルにすると共に、予めプログラミングされた割込みルーチンを起動させることにより、ポート入力レベルに基づいて入力信号の判定を行う。

外部入力信号ＳＩＧ１１がローレベルである期間が短ければ、内部入力信号ＳＩＧ１２がローレベルになることはないので、ＣＰＵ３１は、入力信号がノイズによるものであると判定し、再びシステムクロック信号ＳＣＬＫを停止させるために、ポート出力信号ＰＯＵＴをハイレベルにする。

一方、外部入力信号ＳＩＧ１１が設定期間以上にローレベルを維持する場合には、内部入力信号ＳＩＧ１２がローレベルになるので、ＣＰＵ３１は、入力信号が真正なものであると判定する。例えば、入力信号がリセット信号である場合には、ＣＰＵ３１が半導体集積回路内の各回路をリセットし、ＣＰＵ３１に対する割込み信号が機能しなくなり、ＣＰＵ３１がリブート動作を行う。

以上説明したように、本実施形態によれば、待機モードにおいてシステムクロック信号ＳＣＬＫが停止している状態であっても、外部入力信号ＳＩＧ１１が活性化されると、システムクロック信号ＳＣＬＫが生成されて、ＣＰＵ３１が内部入力信号ＳＩＧ１２に基づいて入力信号の判定を行うので、誤動作を防止することができる。

また、待機モードにおいて、入力信号がノイズによるものと判定された場合には、ＣＰＵ３１がポート出力信号ＰＯＵＴをハイレベルにするので、システムクロック信号生成回路２１の発振動作が停止して、余分な消費電流の発生を抑えることができる。一方、通常動作モードにおいては、入力信号がノイズによるものと判定された場合でも、ＣＰＵ３１がポート出力信号ＰＯＵＴをローレベルに維持するので、システムクロック信号生成回路２１の発振動作は停止しない。なお、外部入力信号ＳＩＧ１１が正論理（ハイアクティブ）の場合であっても、それに合わせて論理回路を変更することにより、本実施形態におけるのと同様の効果を奏するノイズ除去回路を実現することができる。

次に、本発明の第２の実施形態について説明する。
図５は、本発明の第２の実施形態に係る半導体集積回路に内蔵されているノイズ除去回路の構成例を示す回路図である。第２の実施形態においては、複数の外部入力信号（例として、２つの外部入力信号ＳＩＧ１１及びＳＩＧ２１を示す）が、ノイズ除去回路に入力される。ノイズ除去回路は、システムクロック信号生成回路５１と、複数のサンプリング回路（例として、第１及び第２のサンプリング回路２２ａ及び２２ｂを示す）とを含んでいる。各々のサンプリング回路２２ａ及び２２ｂの構成は、図２に示す第１の実施形態におけるサンプリング回路２２と同一である。

複数の外部入力信号ＳＩＧ１１及びＳＩＧ２１が、入力端子ＰＤ１及びＰＤ２、及び、入力セル内に設けられた入力バッファ１１及び１２をそれぞれ介して、システムクロック信号生成回路５１及び対応するサンプリング回路２２ａ〜２２ｂに入力される。ここで、外部入力信号ＳＩＧ１１及びＳＩＧ２１は負論理であるものとする。

システムクロック信号生成回路５１は、発振用素子２１１と、ＮＡＮＤ回路２１２と、Ｄフリップフロップ２１３と、ＡＮＤ回路５１１とによって構成される。発振用素子２１１とＮＡＮＤ回路２１２とは、図２に示すシステムクロック信号生成回路２１におけるのと同様に、発振回路を構成している。

ＡＮＤ回路５１１は、いずれかの外部入力信号が活性化されているときに、外部入力検出信号ＳＩＧＤＥＴをハイレベルに活性化する。外部入力検出信号ＳＩＧＤＥＴが活性化されると、発振用素子２１１とＮＡＮＤ回路２１２とによって構成される発振回路が発振動作を開始する。ＮＡＮＤ回路２１２から出力される発振信号は、システムクロック信号ＳＣＬＫとして、ＣＰＵ３１と第１及び第２のサンプリング回路２２ａ及び２２ｂに供給される。

第１及び第２のサンプリング回路２２ａ及び２２ｂは、第１の実施形態において説明をしたのと同様に、それぞれの外部入力信号ＳＩＧ１１及びＳＩＧ２１に混入しているノイズを、所定の期間においてフィルタリングして、第１及び第２の内部入力信号ＳＩＧ１２及びＳＩＧ２２をそれぞれ出力する。

本実施形態においては、例えば、第１の内部入力信号ＳＩＧ１２が、ＣＰＵ３１のリセット信号として用いられ、第２の内部入力信号ＳＩＧ２２が、ＣＰＵ３１に対する割込み信号として用いられるものとする。第１及び第２の内部入力信号ＳＩＧ１２及びＳＩＧ２２は、ＣＰＵ３１のリセット信号入力端子及び割込み信号入力端子の他に、汎用ポート入力端子にそれぞれ入力される。

また、外部入力検出信号ＳＩＧＤＥＴが、ＣＰＵ３１の割込み入力端子に入力される。従って、ＣＰＵ３１は、割込み入力とポート入力とに基づいて、それぞれの入力信号が真正なものであるかノイズによるものであるかを判定することができる。

例えば、外部入力検出信号ＳＩＧＤＥＴが一旦活性化されると、ＣＰＵ３１は、システムクロック信号ＳＣＬＫを継続させるためにポート出力信号ＰＯＵＴをローレベルにすると共に、予めプログラミングされた割込みルーチンを起動させることにより、ポート入力レベルに基づいてそれぞれの入力信号の判定を行う。

第１又は第２の外部入力信号ＳＩＧ１１又はＳＩＧ２１が設定期間以上にローレベルを維持する場合には、第１又は第２の内部入力信号ＳＩＧ１２又はＳＩＧ２２がローレベルになるので、ＣＰＵ３１は、入力信号が真正なものであると判定する。例えば、ＣＰＵ３１は、第１の内部入力信号ＳＩＧ１２が活性化されると、半導体集積回路内の各回路をリセットし、第２の内部入力信号ＳＩＧ２２が活性化されると、第２の内部入力信号ＳＩＧ２２に対応する割込み動作を開始する。

一方、第１及び第２の外部入力信号ＳＩＧ１１及びＳＩＧ２１のいずれかがローレベルになったとしても、その期間が短ければ、第１及び第２の内部入力信号ＳＩＧ１２及びＳＩＧ２２のいずれもローレベルになることはないので、ＣＰＵ３１は、入力信号がノイズによるものであると判定し、再びシステムクロック信号ＳＣＬＫを停止させるために、ポート出力信号ＰＯＵＴをハイレベルにする。

本実施形態によれば、待機モードにおいてシステムクロック信号ＳＣＬＫが停止している状態であっても、第１の外部入力信号ＳＩＧ１１にリセット信号が印加された場合や、又は、第２の外部入力信号ＳＩＧ２１に割込み信号が印加された場合には、システムクロック信号ＳＣＬＫが生成されて、ＣＰＵ３１に対して、リセット動作、又は、割込み動作が実行される。

また、第１の外部入力信号ＳＩＧ１１、又は、第２の外部入力信号ＳＩＧ２１にノイズが混入した場合にも、システムクロック信号ＳＣＬＫが生成される。しかしながら、ＣＰＵ３１が、第１又は第２の内部入力信号ＳＩＧ１２又はＳＩＧ２２と外部入力検出信号ＳＩＧＤＥＴとを比較し、ノイズを検出することによって、システムクロック信号ＳＣＬＫが再度停止するようにポート出力信号ＰＯＵＴを出力する。

従って、ＣＰＵ３１は、ノイズによって初期化や誤動作することなく、また、待機モードにおいて、余分なシステムクロック信号ＳＣＬＫによって発生する消費電流を抑制することができる。一方、通常動作モードにおいては、入力信号がノイズによるものと判断された場合でも、ＣＰＵ３１がポート出力信号ＰＯＵＴをローレベルに維持するので、システムクロック信号生成回路５１の発振動作は停止しない。

本実施形態によれば、複数の外部入力信号が入力される場合でもシステムクロック信号生成回路５１を共有できるので、回路規模の増大を抑えることができる。また、負論理（ローアクティブ）の外部入力信号と正論理（ハイアクティブ）の外部入力信号とが混在する場合には、ＡＮＤ回路５１１の前段にインバータを配置する等して論理調整を行うことにより、これらの外部入力信号に対応することができる。

また、本実施形態においては、２つの外部入力信号ＳＩＧ１１及びＳＩＧ２１が用いられているが、３つ以上の外部入力信号が用いられても良い。その場合には、３つ以上の外部入力信号がＡＮＤ回路５１１のそれぞれの入力端子に接続され、また、サンプリング回路２２ａ又は２２ｂと同じ構成の３つ以上のサンプリング回路が配置され、それらのサンプリング回路の出力がＣＰＵ３１に入力される。

第１〜２の実施形態に係る半導体集積回路の概略構成を示すブロック図。 第１の実施形態におけるノイズ除去回路の構成例を示す回路図。 外部入力信号が活性化された場合の各信号の波形を示すタイミングチャート。 パルスノイズが混入した場合の各信号の波形を示すタイミングチャート。 第２の実施形態におけるノイズ除去回路の構成例を示す回路図。

符号の説明

１ 入出力セル領域、 ２ ノイズ除去回路、 ３ 内部領域、 １１、１２ 入力バッファ、 ２１、５１ システムクロック信号生成回路、 ２２、２２ａ、２２ｂ サンプリング回路、 ３１ ＣＰＵ、 ３２ メモリ領域、 ３３ 周辺回路領域、 １００ ＭＣＵ、 ２１１ 発振用素子、 ２１２ ＮＡＮＤ回路、 ２１３、２２１〜２２３ フリップフロップ、 ２２４ ＯＲ回路、 ５１１ ＡＮＤ回路、 ＰＤ１、ＰＤ２ 入力端子、 Ｐ１、Ｐ２ 発振用素子接続端子

Claims (4)

1. 外部からシステムクロック信号と非同期に外部入力信号が入力され、該外部入力信号をバッファして出力する入力回路と、
   通常動作モードにおいて、システムクロック信号を生成し、待機モードにおいて、前記入力回路から出力される外部入力信号が活性化されたときにシステムクロック信号の生成を開始するシステムクロック信号生成回路と、
   前記システムクロック信号生成回路によって生成されるシステムクロック信号に同期して、前記入力回路から出力される外部入力信号を初段のフリップフロップにおいてサンプリングし、サンプリングによって得られた信号を順に伝播する従属接続された複数のフリップフロップ、及び、少なくとも前記入力回路から出力される外部入力信号と終段のフリップフロップの出力信号とが活性化されているときに、内部回路に供給する内部入力信号を活性化する論理回路を含むサンプリング回路と、
   前記入力回路から出力される外部入力信号が活性化されたときに、前記サンプリング回路から供給される内部入力信号に基づいて、外部入力信号がノイズにより活性化されたのか否かを判定すると共に、待機モードにおいて、外部入力信号がノイズにより活性化されたと判定したときに、システムクロック信号の生成を停止するように前記システムクロック信号生成回路に信号を供給する制御回路と、
   を具備する半導体集積回路。
2. 外部からシステムクロック信号と非同期に複数の外部入力信号がそれぞれ入力される複数の前記入力回路と、
   前記複数の入力回路からそれぞれ出力される複数の外部入力信号に基づいて、内部回路に供給する複数の内部入力信号をそれぞれ活性化する複数の前記サンプリング回路と、
   少なくとも１つの入力回路から出力される外部入力信号が活性化されたときに、対応するサンプリング回路から供給される内部入力信号に基づいて、外部入力信号がノイズにより活性化されたのか否かを判定すると共に、待機モードにおいて、外部入力信号がノイズにより活性化されたと判定したときに、システムクロック信号の生成を停止するように前記システムクロック信号生成回路に信号を供給する前記制御回路と、
   を具備する請求項１記載の半導体集積回路。
3. 前記システムクロック信号生成回路が、前記半導体集積回路の外部の発振用素子が接続されたときに発振動作を行ってシステムクロック信号を生成する、請求項１又は２記載の半導体集積回路。
4. 前記システムクロック信号生成回路が、発振動作を行ってシステムクロック信号を生成する発振回路を含む、請求項１又は２記載の半導体集積回路。
   

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