JP2008311767A - 半導体装置 - Google Patents
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Abstract
【解決手段】異なる電源ブロックに配置され、クロックに同期して動作する第1及び第2の記憶回路と、一方の記憶回路の出力端子と他方の記憶回路の入力端子との間に接続される第1及び第2の遅延回路と、記憶回路の入力信号及び出力信号に基づいて誤動作が生じ得る状態であるか否かを判定し、判定結果をエラー検出信号として出力する判定回路とを備え、第1及び第2の記憶回路に異なる初期値を与えて、記憶回路間においてトグル状態で信号が送受信されているか否かをモニターすることにより、誤動作が生じ得る状態になったことを簡便かつ速やかに検出できるようにする。
【選択図】図2
Description
前記構成によれば、第1及び第2の記憶回路に異なる初期値を与えることで、正常な動作が実現されている場合には、記憶回路間においてトグル状態で信号が送受信され、記憶回路の入力信号と出力信号とが異なる状態となる。一方、瞬間的な電源ノイズや電圧低下等により誤動作が生じ得る状態が発生すると、遅延回路の遅延量が正常に動作しているときよりも大きくなり、記憶回路間で送受信される信号のトグル状態がくずれ、記憶回路の入力信号と出力信号が同じ状態となり、誤動作が生じ得る状態の発生を検出することができる。
本発明の第1の実施形態について説明する。
そして、リセット信号RSTをネゲートして記憶回路22、26におけるリセット状態を同時に解除すると、クロック信号CLKに同期した動作が開始される。このとき、誤動作が生じ得る状態でない(正常な動作が実現されている)場合には、記憶回路22、26間においては、トグル状態で信号が送受信される(トグル信号が行き交う)。
図2に示した誤動作検出回路20は、記憶回路22、26の間でトグルしながら信号が送受信されるが、トランジスタ等の回路素子によっては信号の立ち上がり時と立下り時とで遅延量が異なる場合がある。また、電源ブロックによって電圧低下や電源ノイズ等が及ぼす影響も異なる。
次に、本発明の第2の実施形態について説明する。
次に、本発明の第3の実施形態について説明する。
図6は、第3の実施形態に係る半導体装置の動作の一例を示すタイミングチャートである。なお、誤動作検出回路20から出力されるエラー検出信号ERR及びエラー情報保持回路68から出力されるクロック制御信号CKCTLは、アサートされているとき、ハイレベルであり、ネゲートされているとき、ローレベルである。また、クロック生成回路69が生成するクロック信号CLK1はCPUコアに供給されるクロック信号であるとし、クロック信号CLK2はオンチップバスに係るクロック信号であるとする。
次に、本発明の第4の実施形態について説明する。
図7は、第4の実施形態に係る半導体装置の構成例を示す図である。この図7において、図2、図4、及び図5に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
次に、本発明の第5の実施形態について説明する。
第5の実施形態に係る半導体装置は、上述した第4の実施形態における半導体装置において、第1及び第2の電源ブロックにそれぞれ供給される電源電位の差の変化を基づいて、誤動作が生じ得る状態になったことを検出するようにしたものである。
次に、本発明の第6の実施形態について説明する。
PLL(Phase Locked Loop)やDLL(Delay Locked Loop)を用いた回路では、何らかの原因により電源ノイズや電圧低下等が発生すると、それによりロックが外れて、出力クロックの周波数が過渡的に高い周波数となることがある。これにより回路に供給されるクロック信号の周波数が高くなりすぎて誤動作を引き起こすことがある。
エラー情報保持回路92は、エラー情報保持回路68に相当し、エラー検出信号ERRA、ERRBの値を保持して出力する。
図10は、第6の実施形態に係る半導体装置の動作の一例を示すタイミングチャートである。なお、クロック生成回路95が生成するクロック信号CLK1はCPUコアに供給されるクロック信号であるとし、クロック信号CLK2はオンチップバスに係るクロック信号であるとする。
次に、本発明の第7の実施形態について説明する。
第7の実施形態は、チップ内にCPUコアとしての機能を実現する回路が含まれる電源ブロックを複数有し、誤動作検出回路が電源ノイズや電圧低下等により誤動作が生じ得る状態になったことを検出した場合に、CPUコアとして機能する複数の電源ブロックに割込み要求を行い、CPUコアとして機能する電源ブロック間の通信(CPU通信)等により、各電源ブロックの状態を確認する。そして、CPUコアとして機能する電源ブロックのうち、正常に動作している電源ブロックあるいは電力制御等を担う電源ブロックにより、動作周波数や動作電圧の制御を行い、より安全な動作が可能となるように制御するものである。
本発明の諸態様を付記として以下に示す。
第1の電源ブロックに配置され、クロックに同期して動作する第1の記憶回路と、
第2の電源ブロックに配置され、前記クロックに同期して動作する第2の記憶回路と、
前記第1の記憶回路の出力端子と前記第2の記憶回路の入力端子との間に接続される第1の遅延回路と、
前記第2の記憶回路の出力端子と前記第1の記憶回路の入力端子との間に接続される第2の遅延回路と、
前記第1及び第2の記憶回路における入力信号及び出力信号に基づいて、誤動作が生じ得る状態であるか否かを判定し、判定結果をエラー検出信号として出力する判定回路とを備えることを特徴とする半導体装置。
(付記2)前記第1の記憶回路と、前記第2の記憶回路と、前記第1の遅延回路と、前記第2の遅延回路との組を複数設け、
前記第1の遅延回路を構成する複数の回路素子、及び前記第2の遅延回路を構成する複数の回路素子を、各組毎に配置を異ならせて前記第1の電源ブロック及び前記第2の電源ブロックに配置したことを特徴とする付記1記載の半導体装置。
(付記3)前記第1及び第2の記憶回路の各々は、フリップフロップであり、
前記第1及び第2の遅延回路の各々は、直列接続された複数のバッファ又は偶数個のインバータであることを特徴とする付記1記載の半導体装置。
(付記4)前記判定回路は、前記第1及び第2の記憶回路における入力信号と出力信号とを用いて論理演算を行うロジック回路であることを特徴とする付記3記載の半導体装置。
(付記5)PLL回路又はDLL回路を備え、
前記判定回路は、前記PLL回路又はDLL回路の出力信号に基づいて、前記PLL回路又はDLL回路の出力クロックが安定しているか否かを判定し、判定結果に応じて誤動作が生じ得る状態であるか否かを示すエラー検出信号を出力することを特徴とする付記1記載の半導体装置。
(付記6)前記判定回路から出力されるエラー検出信号に応じて、データ転送を同期転送で行うか非同期転送で行うかを切り替える選択回路を備えることを特徴とする付記1記載の半導体装置。
(付記7)前記選択回路は、データ転送を非同期で行うための非同期バス・ブリッジ回路と、
前記非同期バス・ブリッジ回路を介してデータ転送を行うか否かを、前記エラー検出信号に応じて切り替えるセレクタとを有することを特徴とする付記6記載の半導体装置。
(付記8)前記判定回路から出力されるエラー検出信号に応じて、前記第1の電源ブロック及び前記第2の電源ブロックの少なくとも一方の電源ブロックにおける動作電圧及び動作周波数の少なくとも一方を制御することを特徴とする付記1記載の半導体装置。
(付記9)前記エラー検出信号により誤動作が生じ得る状態を検出したことが通知された場合に、前記第1の電源ブロック及び前記第2の電源ブロックの少なくとも一方の電源ブロックにおける動作周波数を低くすることを特徴とする付記1記載の半導体装置。
(付記10)前記エラー検出信号により誤動作が生じ得る状態を検出したことが通知された場合に、前記第1の電源ブロック及び前記第2の電源ブロックの少なくとも一方の電源ブロックについて、供給するクロック信号の周波数を低下させる、又はクロック信号の供給を一時的に停止させることを特徴とする付記1記載の半導体装置。
(付記11)前記エラー検出信号により誤動作が生じ得る状態を検出したことが通知された場合に、前記第1の電源ブロック及び前記第2の電源ブロックの少なくとも一方の電源ブロックの動作を一時的に停止させることを特徴とする付記1記載の半導体装置。
(付記12)カウンタを有するリセット生成回路と、
前記第1の電源ブロック及び前記第2の電源ブロックの少なくとも一方の電源ブロックに対する割込み要求を発生させる割込み生成回路とを備え、
前記エラー検出信号により誤動作が生じ得る状態を検出したことが通知された場合に、前記リセット生成回路がカウント動作を行い、かつ前記割込み生成回路が前記割込み要求を発生させ、前記リセット生成回路におけるカウント値が所定の値に達するまでに前記割込み要求に応じたカウンタ値のクリア動作が実行されないときには、前記リセット生成回路は、前記第1の電源ブロック及び前記第2の電源ブロックを初期化することを特徴とする付記1記載の半導体装置。
(付記13)前記判定回路から出力されるエラー検出信号に係るエラー情報を保持するレジスタを備えることを特徴とする付記1記載の半導体装置。
(付記14)動作電圧及び動作周波数を制御可能な電源ブロックを含む複数の電源ブロックを有する半導体装置であって、
第1の電源ブロックにおける第1の電源電位及び第2の電源ブロックにおける第2の電源電位が入力され、前記第1の電源電位と前記第2の電源電位の電位差を検知する電位差検知回路と、
前記電位差検知回路の検知結果に基づいて、前記第1の電源電位と前記第2の電源電位の電位差が所定の範囲から逸脱しているか否かを判定し、判定結果に応じて誤動作が生じ得る状態であるか否かを示すエラー検出信号を出力する判定回路とを備えることを特徴とする半導体装置。
(付記15)前記判定回路から出力されるエラー検出信号に応じて、データ転送を同期転送で行うか非同期転送で行うかを切り替える選択回路を備えることを特徴とする付記14記載の半導体装置。
(付記16)前記判定回路から出力されるエラー検出信号に応じて、前記第1の電源ブロック及び前記第2の電源ブロックの少なくとも一方の電源ブロックにおける動作電圧及び動作周波数の少なくとも一方を制御することを特徴とする付記14記載の半導体装置。
(付記17)前記エラー検出信号により誤動作が生じ得る状態を検出したことが通知された場合に、前記第1の電源ブロック及び前記第2の電源ブロックの少なくとも一方の電源ブロックにおける動作周波数を低くすることを特徴とする付記14記載の半導体装置。
(付記18)前記エラー検出信号により誤動作が生じ得る状態を検出したことが通知された場合に、前記第1の電源ブロック及び前記第2の電源ブロックの少なくとも一方の電源ブロックについて、供給するクロック信号の周波数を低下させる、又はクロック信号の供給を一時的に停止させることを特徴とする付記14記載の半導体装置。
(付記19)前記エラー検出信号により誤動作が生じ得る状態を検出したことが通知された場合に、前記第1の電源ブロック及び前記第2の電源ブロックの少なくとも一方の電源ブロックの動作を一時的に停止させることを特徴とする付記14記載の半導体装置。
(付記20)カウンタを有するリセット生成回路と、
前記第1の電源ブロック及び前記第2の電源ブロックの少なくとも一方の電源ブロックに対する割込み要求を発生させる割込み生成回路とを備え、
前記エラー検出信号により誤動作が生じ得る状態を検出したことが通知された場合に、前記リセット生成回路がカウント動作を行い、かつ前記割込み生成回路が前記割込み要求を発生させ、前記リセット生成回路におけるカウント値が所定の値に達するまでに前記割込み要求に応じたカウンタ値のクリア動作が実行されないときには、前記リセット生成回路は、前記第1の電源ブロック及び前記第2の電源ブロックを初期化することを特徴とする付記14記載の半導体装置。
(付記21)前記判定回路から出力されるエラー検出信号に係るエラー情報を保持するレジスタを備えることを特徴とする付記14記載の半導体装置。
(付記22)動作電圧及び動作周波数を制御可能な電源ブロックを含む複数の電源ブロックを有し、かつPLL回路又はDLL回路を有する半導体装置であって、
前記PLL回路又はDLL回路の出力信号に基づいて、前記PLL回路又はDLL回路の出力クロックが安定しているか否かを判定し、判定結果に応じて誤動作が生じ得る状態であるか否かを示すエラー検出信号を出力する判定回路と、
前記判定回路から出力されるエラー検出信号に応じて、データ転送を同期転送で行うか非同期転送で行うかを切り替える選択回路とを備えることを特徴とする半導体装置。
(付記23)前記判定回路から出力されるエラー検出信号に応じて、前記第1の電源ブロック及び前記第2の電源ブロックの少なくとも一方の電源ブロックにおける動作電圧及び動作周波数の少なくとも一方を制御することを特徴とする付記22記載の半導体装置。
(付記24)カウンタを有するリセット生成回路と、
前記第1の電源ブロック及び前記第2の電源ブロックの少なくとも一方の電源ブロックに対する割込み要求を発生させる割込み生成回路とを備え、
前記エラー検出信号により誤動作が生じ得る状態を検出したことが通知された場合に、前記リセット生成回路がカウント動作を行い、かつ前記割込み生成回路が前記割込み要求を発生させ、前記リセット生成回路におけるカウント値が所定の値に達するまでに前記割込み要求に応じたカウンタ値のクリア動作が実行されないときには、前記リセット生成回路は、前記第1の電源ブロック及び前記第2の電源ブロックを初期化することを特徴とする付記22記載の半導体装置。
(付記25)前記判定回路から出力されるエラー検出信号に係るエラー情報を保持するレジスタを備えることを特徴とする付記22記載の半導体装置。
21、25、31、41 モニター回路
22、26、32、42 記憶回路
23、27、33、34、43、44 遅延回路
24、28、35、45 判定回路
29、51 エラー検出信号出力回路
62 バスインタフェース回路部
64 オンチップバス
65 同期/非同期選択回路
66 非同期バス・ブリッジ
67 セレクタ
68 エラー情報保持回路
69 クロック生成回路
71 割込み生成回路
72 エラーモニターレジスタ
73 ウォッチドッグタイマー
ERR エラー検出信号
INT 割込み要求信号
Claims (10)
- 動作電圧及び動作周波数を制御可能な電源ブロックを含む複数の電源ブロックを有する半導体装置であって、
第1の電源ブロックに配置され、クロックに同期して動作する第1の記憶回路と、
第2の電源ブロックに配置され、前記クロックに同期して動作する第2の記憶回路と、
前記第1の記憶回路の出力端子と前記第2の記憶回路の入力端子との間に接続される第1の遅延回路と、
前記第2の記憶回路の出力端子と前記第1の記憶回路の入力端子との間に接続される第2の遅延回路と、
前記第1及び第2の記憶回路における入力信号及び出力信号に基づいて、誤動作が生じ得る状態であるか否かを判定し、判定結果をエラー検出信号として出力する判定回路とを備えることを特徴とする半導体装置。 - 前記第1の記憶回路と、前記第2の記憶回路と、前記第1の遅延回路と、前記第2の遅延回路との組を複数設け、
前記第1の遅延回路を構成する複数の回路素子、及び前記第2の遅延回路を構成する複数の回路素子を、各組毎に配置を異ならせて前記第1の電源ブロック及び前記第2の電源ブロックに配置したことを特徴とする請求項1記載の半導体装置。 - PLL回路又はDLL回路を備え、
前記判定回路は、前記PLL回路又はDLL回路の出力信号に基づいて、前記PLL回路又はDLL回路の出力クロックが安定しているか否かを判定し、判定結果に応じて誤動作が生じ得る状態であるか否かを示すエラー検出信号を出力することを特徴とする請求項1又は2記載の半導体装置。 - 動作電圧及び動作周波数を制御可能な電源ブロックを含む複数の電源ブロックを有する半導体装置であって、
第1の電源ブロックにおける第1の電源電位及び第2の電源ブロックにおける第2の電源電位が入力され、前記第1の電源電位と前記第2の電源電位の電位差を検知する電位差検知回路と、
前記電位差検知回路の検知結果に基づいて、前記第1の電源電位と前記第2の電源電位の電位差が所定の範囲から逸脱しているか否かを判定し、判定結果に応じて誤動作が生じ得る状態であるか否かを示すエラー検出信号を出力する判定回路とを備えることを特徴とする半導体装置。 - 前記判定回路から出力されるエラー検出信号に応じて、データ転送を同期転送で行うか非同期転送で行うかを切り替える選択回路を備えることを特徴とする請求項1〜4の何れか1項に記載の半導体装置。
- 前記判定回路から出力されるエラー検出信号に応じて、前記第1の電源ブロック及び前記第2の電源ブロックの少なくとも一方の電源ブロックにおける動作電圧及び動作周波数の少なくとも一方を制御することを特徴とする請求項1〜5の何れか1項に記載の半導体装置。
- 前記エラー検出信号により誤動作が生じ得る状態を検出したことが通知された場合に、前記第1の電源ブロック及び前記第2の電源ブロックの少なくとも一方の電源ブロックにおける動作周波数を低くすることを特徴とする請求項1〜5の何れか1項に記載の半導体装置。
- カウンタを有するリセット生成回路と、
前記第1の電源ブロック及び前記第2の電源ブロックの少なくとも一方の電源ブロックに対する割込み要求を発生させる割込み生成回路とを備え、
前記エラー検出信号により誤動作が生じ得る状態を検出したことが通知された場合に、前記リセット生成回路がカウント動作を行い、かつ前記割込み生成回路が前記割込み要求を発生させ、前記リセット生成回路におけるカウント値が所定の値に達するまでに前記割込み要求に応じたカウンタ値のクリア動作が実行されないときには、前記リセット生成回路は、前記第1の電源ブロック及び前記第2の電源ブロックを初期化することを特徴とする請求項1〜5の何れか1項に記載の半導体装置。 - 前記判定回路から出力されるエラー検出信号に係るエラー情報を保持するレジスタを備えることを特徴とする請求項1〜5、8の何れか1項に記載の半導体装置。
- 動作電圧及び動作周波数を制御可能な電源ブロックを含む複数の電源ブロックを有し、かつPLL回路又はDLL回路を有する半導体装置であって、
前記PLL回路又はDLL回路の出力信号に基づいて、前記PLL回路又はDLL回路の出力クロックが安定しているか否かを判定し、判定結果に応じて誤動作が生じ得る状態であるか否かを示すエラー検出信号を出力する判定回路と、
前記判定回路から出力されるエラー検出信号に応じて、データ転送を同期転送で行うか非同期転送で行うかを切り替える選択回路とを備えることを特徴とする半導体装置。
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