TWI489245B - 具有能預測因製程與環境變異所造成時序錯誤的嵌入式脈衝時序電路系統 - Google Patents

Description

具有能預測因製程與環境變異所造成時序錯誤的嵌入式脈衝時序電路系統

　　本發明係有關於一種具有能預測因製程與環境變異所造成時序錯誤的嵌入式脈衝時序電路系統，尤其是指一種使用轉態偵測器與脈衝寬度來取代傳統之預測正反器，達到時序錯誤預測的特性，同時亦增加了錯誤偵測的功能，使得時序訊號即使超過的判斷時間寬度仍能即時得知資料是否發生錯誤，使其可適用於支援動態電壓與頻率調整的處理器上，以作為動態電壓調整判斷機制之嵌入式脈衝時序電路系統。

　　按，隨著先進製程的微縮，使得製程、電壓、溫度（ＰＶＴ）的變異明顯地增加，而這些皆有可能導致運行中的微處理器發生時序錯誤；一般在傳統的設計中，積體電路設計者會考慮所有最壞的情況並加入大量的安全區域去容忍製程、電壓、溫度變異的影響，但是系統設計考量在如此悲觀的假設下，將同時帶來不合預期的功率消耗及額外面積佔據，尤其在超低電壓的電路設計之下，製程變異會導致電路的操作時間有相當大的變異性；而傳統上，為了能夠符合在所有的變異下都能夠正常的運作，會讓電路操作在符合最差情況的電壓下，確保電路的功能可以正確地執行，然而，這會使得電路的能源效益變差；因此，解決方式係藉由偵測製程變異的機制，適應性調整操作電壓，以避免永遠操作在最差情況。

　　一般而言，嵌入式偵測機制可依照錯誤時序資料的擷取形式主要分為兩種，一種是資料已經擷取後，再去偵測是否因為時序錯誤而造成擷取資料的錯誤，可稱為錯誤偵測機制（ｅｒｒｏｒ　ｄｅｔｅｃｔｉｏｎ）；舉例而言，請參閱美國專利第８‚１８５‚８１２號中揭示了一種單一事件擾動容忍正反器，其結合一種稱之為剃刀（Ｒａｚｏｒ）的技術，允許電壓安全餘裕量，用於消除或降低矽及周遭狀況中的不確定性；概言之，剃刀技術係牽涉到調整一積體電路的操作參數，例如時脈頻率、操作電壓、本體偏壓電壓、溫度及類似者，藉以利用增加整體效能的方式維持一有限的非零錯誤率，並藉由比較一未延遲的資料值與一延遲的資料值來偵測在該等處理平台上的錯誤；其中，單一事件擾動容忍正反器牽涉到在一序列儲存元件內儲存一取樣的輸入信號，然後使用組合邏輯來偵測於一合法轉換期間之外的時間所發生由該序列儲存元件儲存的該信號之轉換錯誤；然，上述方法之缺點在於僅在錯誤產生後才能偵測到錯誤且其隨後需要恢復期，因此一旦錯誤發生即存在顯著效能負擔。

　　而另外一種嵌入式偵測機制則是錯誤預測機制（ｅｒｒｏｒ　ｐｒｅｄｉｃｔｉｏｎ），顧名思義就是在錯誤有可能發生前，先行預測是否即將發生時序錯誤；一般之錯誤預測機制係由一個主要正反器加上一個預測正反器（ｃａｎａｒｙ）所構成，僅僅只能在設計者自訂的判斷時間寬度上做輸入訊號的比較；再者，錯誤預測電路在先天的概念上會遇到預測失誤的情形，因此，當時序訊號超過設計者自訂的判斷時間寬度便無法得知資料是否發生錯誤。

　　今，發明人即是鑑於上述現有因製程與環境變異所造成時序錯誤的嵌入式偵測電路系統於實際實施時產生多處缺失，於是乃一本孜孜不倦之精神，並藉由其豐富之專業知識及多年之實務經驗所輔佐，而加以改善，並據此研創出本發明。

　　本發明主要目的為提供一種使用轉態偵測器與脈衝寬度來取代傳統之預測正反器，達到時序錯誤預測的特性，同時亦增加了錯誤偵測的功能，使得時序訊號即使超過的判斷時間寬度仍能即時得知資料是否發生錯誤，使其可適用於支援動態電壓與頻率調整的處理器上，以作為動態電壓調整判斷機制之嵌入式脈衝時序電路系統。

　　為了達到上述實施目的，本發明人提出一種具有能預測因製程與環境變異所造成時序錯誤的嵌入式脈衝時序電路系統，其可適用於動態電壓與頻率調整（ＤＶＦＳ）機制調整依據之嵌入式脈衝時序電路系統，係包括有一主從循序儲存器、一轉態偵測器以及一警告訊號產生器；其中，主從循序儲存器包含有分別接收時脈輸入之一主儲存器及一從屬儲存器，而主儲存器具有一資料輸入，從屬儲存器具有一資料輸出，且於主儲存器與從屬儲存器電連接路徑上具有一節點；轉態偵測器電連接上述節點，並將主儲存器之輸出延遲緩衝以形成一警告區域，同時根據資料輸入的轉態以產生一對應脈衝寬度輸出；而警告訊號產生器則電連接轉態偵測器，於資料輸入抵達警告區域時，警告訊號產生器可經由脈衝寬度和時脈輸入之邏輯動作產生一警告訊號。

　　在本發明的一實施例中，轉態偵測器包括有一電連接節點用以形成上述警告區域之延遲單元，以及一分別電連接節點與延遲單元之脈衝寬度產生單元，其中延遲單元具有至少一個緩衝器，且於延遲單元具有二個以上之緩衝器時，該等緩衝器可分別連接一多工器，以使延遲單元能具有可調整輸出警告區域寬度之功效；而脈衝寬度產生單元係分別接收警告區域之輸出以及主儲存器傳輸之資料以輸出脈衝寬度，其中脈衝寬度產生單元較佳為一互斥或閘。

　　在本發明的一實施例中，警告訊號產生器包含有一第一動態及閘以及一可接收第一動態及閘輸出之第一反向器，而第一動態及閘可例如為一多米諾邏輯電路。

　　在本發明的一實施例中，主從循序儲存器可為栓鎖器或正反器其中之一。

　　藉此，當時脈輸入在負緣時，主儲存器開始傳輸資料，延遲單元將主儲存器傳出之資料延遲緩衝來增長脈衝的寬度，此寬度即是警告區域，再藉由脈衝寬度產生單元對資料輸入的轉態做相對應的脈衝寬度輸出，使得當資料輸入抵達警告區域時，脈衝寬度和正緣時脈經過第一動態及閘的邏輯動作，便可產生警告訊號，以預測靜態製程變異以及動態環境變異所造成的時序錯誤，與傳統之預測正反器相較下，可具有較少的付出（ｏｖｅｒｈｅａｄ），例如是面積、時脈負載、功率消耗和時脈到輸出資料的時間。

　　此外，如上所述之具有能預測因製程與環境變異所造成時序錯誤的嵌入式脈衝時序電路系統進一步可設有一分別接收時脈輸入與脈衝寬度之時脈閘控器，以及一分別接收時脈閘控器輸出與資料輸入之栓鎖器，時脈閘控器藉由脈衝寬度對時脈輸入進行時脈閘控，以延長栓鎖器的讀取時間，並以邏輯動作（例如為互斥或閘）比較主儲存器與栓鎖器之輸出而產生一錯誤訊號；其中，時脈閘控器包含有一可接收時脈輸入之第二動態及閘、一接收脈衝寬度並輸出至第二動態及閘之第二反向器，以及一接收第二動態及閘輸出並輸出至栓鎖器之第三反向；藉此，本發明之嵌入式脈衝時序電路系統可產生警告訊號與錯誤訊號而同時具有錯誤預測與錯誤偵測功能，使得時序訊號即使超過的判斷時間寬度仍能即時得知資料是否發生錯誤，不僅加強錯誤預測的完整性，亦同時解決傳統預測電路無法在特定時序延遲後察覺錯誤發生的問題。

　　再者，由於本發明在錯誤預測機制中（輸出警告訊號）加入具有動態錯誤偵測（輸出錯誤訊號）的能力，不僅可適用於支援動態電壓與頻率調整機制（ＤＶＦＳ）的處理器上，作為動態電壓與頻率調整的判斷機制，且因為同時具有預測與偵測的機制，對於動態電壓的調整上亦具有較佳的彈性，亦能協助ＩＣ設計廠商設計具有能夠預測因製程與環境變異所造成時序錯誤的電路系統，像是中央處理器以及微控制器等，使得系統能夠操作在適當的電壓與頻率，並且達到具有最佳能源效益的目標。

　　本發明之目的及其電路設計功能上的優點，將依據以下圖面所示之電路圖，配合具體實施例予以說明，俾使審查委員能對本發明有更深入且具體之瞭解。

　　首先，請參閱第一圖與第三圖所示，分別為本發明電路系統之電性關係配置方塊圖與本發明其一較佳實施例之錯誤預測時序示意圖，其電路系統可適用於動態電壓與頻率調整（ｄｙｎａｍｉｃ ｖｏｌｔａｇｅ　ａｎｄ　ｆｒｅｑｕｅｎｃｙ　ｓｃａｌｉｎｇ，ＤＶＦＳ）機制調整依據之嵌入式脈衝時序電路系統，係包括有：

　　一主從循序儲存器（１），包含有可分別接收時脈輸入Ｓ１之一主儲存器（１１）及一從屬儲存器（１２），主儲存器（１１）具有一資料輸入Ｓ２，從屬儲存器（１２）具有一資料輸出Ｓ３，且於主儲存器（１１）與從屬儲存器（１２）電連接路徑上具有一節點（１１１）；其中，主從循序儲存器（１）可為栓鎖器（ｌａｔｃｈ）或正反器（ｆｌｉｐ－ｆｌｏｐ）其中之一；

　　一轉態偵測器（２），係電連接節點（１１１），接收主儲存器（１１）之輸出並藉由延遲緩衝以形成一警告區域ＷＭ（請一併參閱第三圖所示），並根據資料輸入Ｓ２的轉態產生一對應脈衝寬度Ｓ４輸出；以及

　　一警告訊號產生器（３），係電連接轉態偵測器（２），於資料輸入Ｓ２抵達警告區域ＷＭ時，警告訊號產生器（３）經由脈衝寬度Ｓ４和時脈輸入Ｓ１之邏輯動作產生一警告訊號Ｓ５；其中，時脈閘控（ｃｌｏｃｋ　ｇａｔｉｎｇ）係在數位電路設計上常用以降低功率損耗的方法，其原理為將一時脈訊號分為數個獨立的時脈訊號以個別地控制晶片內不需作動的功能方塊，使得尚不需啟動的運算單元可經由隔絕（ｇａｔｅ）其時脈訊號輸入該運算單元以避免不必要的功率消耗，亦即轉換該時脈訊號成為一固定邏輯準位（１或０）的訊號；舉例來說，對於一方波的時脈訊號而言，其於一高電壓之邏輯準位”１”與另一低電壓之邏輯準位”０”之間交互地變動，因此為了隔絕該時脈訊號，可轉換該時脈訊號恆保持為邏輯準位”１”或邏輯準位”０”，由於邏輯運算電路提供一固定邏輯準位的時脈訊號可中斷其運算單元的運作，因此邏輯運算電路的總功率消耗也進一步地減低。

　　此外，請參閱第二圖所示，為本發明其一較佳實施例可產生警告訊號而具有錯誤預測功能之電路圖，上述之轉態偵測器（２）係包括有一電連接節點（１１１）而用以形成警告區域ＷＭ之延遲單元（２１），以及一分別電連接節點（１１１）與延遲單元（２１）之脈衝寬度產生單元（２２），且脈衝寬度產生單元（２２）係分別接收具警告區域ＷＭ之輸出以及主儲存器（１１）傳輸之資料藉以輸出脈衝寬度Ｓ４；其中，延遲單元（２１）係具有至少一個緩衝器（２１１），於本實施例中，係具有二個相互串接之緩衝器（２１１），且二緩衝器（２１１）分別連接一多工器（２３），以使延遲單元（２１）能調整輸出警告區域ＷＭ之寬度，而脈衝寬度產生單元（２２）則為一互斥或閘（６）（ＸＯＲ　ｇａｔｅ）。

　　再者，警告訊號產生器（３）於本實施例中係包含有一第一動態及閘（３１）（ｄｙｎａｍｉｃ　ＡＮＤ　ｇａｔｅ）以及一接收第一動態及閘（３１）輸出之第一反向器（３２），其中第一動態及閘（３１）可為一多米諾（ｄｏｍｉｎｏ）邏輯電路。

　　根據上述之具有能預測因製程與環境變異所造成時序錯誤的嵌入式脈衝時序電路系統於實施使用時，並請一併參閱第三圖所示，其電路工作原理為時脈輸入Ｓ１在負緣時，主儲存器（１１）開始傳輸資料，延遲單元（２１）接收主儲存器（１１）傳出之資料並藉由延遲緩衝來增長脈衝的寬度，此寬度即是警告區域ＷＭ，再藉由脈衝寬度產生單元（２２）對資料輸入Ｓ２的轉態做相對應的脈衝寬度Ｓ４輸出，使得當資料輸入Ｓ２抵達警告區域ＷＭ時，脈衝寬度Ｓ４和正緣時脈經過警告訊號產生器（３）之第一動態及閘（３１）的邏輯動作，便可產生警告訊號Ｓ５；反之，資料輸入Ｓ２若未達警告區域ＷＭ，因第一動態及閘（３１）在做充電的動作，脈衝寬度Ｓ４不影響警告訊號Ｓ５，且若時脈輸入Ｓ１在正緣時，主儲存器（１１）則可隔絕任何輸入轉態，藉而降低延遲單元（２１）所帶來的轉態功率消耗。

　　此外，請參閱第四圖所示，為本發明其二較佳實施例可產生警告訊號與錯誤訊號而同時具有錯誤預測與錯誤偵測功能之電路圖，其係進一步設有一分別可接收時脈輸入Ｓ１與脈衝寬度Ｓ４之時脈閘控器（４），以及一分別接收時脈閘控器（４）輸出與資料輸入Ｓ２之栓鎖器（５），時脈閘控器（４）藉由脈衝寬度Ｓ４對時脈輸入Ｓ１進行時脈閘控並輸出閘控時脈Ｓ８，以延長栓鎖器（５）的讀取時間，並以邏輯動作比較主儲存器（１１）與栓鎖器（５）之輸出而產生一錯誤訊號Ｓ７；藉此，在錯誤預測機制中加入具有動態錯誤偵測的能力，使得時序訊號即使超過判斷時間寬度仍能即時得知資料是否發生錯誤，以解決傳統預測電路無法在特定時序延遲後察覺錯誤發生的情形；其中，上述之邏輯動作係以一互斥或閘（６）接收主儲存器（１１）與栓鎖器（５）之輸出；再者，於本較佳實施例中，時脈閘控器（４）包含有一可接收時脈輸入Ｓ１之第二動態及閘（４１）、一接收脈衝寬度Ｓ４並輸出至第二動態及閘（４１）之第二反向器（４２），以及一接收第二動態及閘（４１）輸出並輸出至栓鎖器（５）之第三反向器（４３）；請一併配合參閱第五圖所示，為本發明其二較佳實施例之錯誤預測與偵測時序示意圖，其電路工作原理為時脈在負緣時，若資料輸入Ｓ２的轉態時間過長，脈衝寬度產生單元（２２）便會對資料輸入Ｓ２的轉態做相對應的脈衝寬度Ｓ４輸出，再利用脈衝寬度Ｓ４經過第二反向器（４２）處理和正緣時脈做動態及閘的邏輯動作，便能完成時脈閘控的行為，藉此拉長栓鎖器（５）的讀取時間，進而獲取正確的資料；接著，再將主儲存器（１１）的輸出和栓鎖器輸出Ｓ６資料做互斥或閘（６）的邏輯動作，拉起錯誤偵測的訊號線；反之，當資料輸入Ｓ２的轉態時間符合主從循序儲存器（１）的讀取限制，脈衝寬度Ｓ４則不影響時脈閘控的行為，因此時第二動態及閘（４１）係執行充電的動作，產生的時脈和原時脈相同，若時脈在正緣時，不會有任何脈衝寬度Ｓ４產生，因此第二動態及閘（４１）在做放電的動作，產生的時脈也和原時脈相同。

　　由上述之具有能預測因製程與環境變異所造成時序錯誤的嵌入式脈衝時序電路系統之實施說明可知，本發明具有以下優點：

1. 本發明利用轉態偵測器偵測主儲存器的資料轉態來產生脈衝寬度，並經由警告訊號產生器產生一警告訊號，藉以預測靜態製程變異以及動態環境變異所造成的時序錯誤，與傳統之預測正反器相較下，可具有較少的付出（ｏｖｅｒｈｅａｄ），例如是面積、時脈負載、功率消耗和時脈到輸出資料的時間。
2. 本發明在錯誤預測機制中（輸出警告訊號）加入具有動態錯誤偵測（輸出錯誤訊號）的能力，使得時序訊號即使超過的判斷時間寬度仍能即時得知資料是否發生錯誤，不僅加強錯誤預測的完整性，亦同時解決傳統預測電路無法在特定時序延遲後察覺錯誤的發生情形。
3. 本發明同時具有錯誤預測與偵測的嵌入式脈衝時序電路系統不僅可適用於支援動態電壓與頻率調整機制（ＤＶＦＳ）的處理器上，作為動態電壓與頻率調整的判斷機制，且因為具有預測與偵測的機制，對於動態電壓的調整上亦具有較佳的彈性，藉以協助ＩＣ設計廠商設計具有能夠預測因製程與環境變異所造成時序錯誤的電路系統，像是中央處理器以及微控制器等，使得系統能夠操作在適當的電壓與頻率，並且達到具有最佳能源效益的目標。

　　綜上所述，本發明之具有能預測因製程與環境變異所造成時序錯誤的嵌入式脈衝時序電路系統，的確能藉由上述所揭露之實施例，達到所預期之使用功效，且本發明亦未曾公開於申請前，誠已完全符合專利法之規定與要求。爰依法提出發明專利之申請，懇請惠予審查，並賜准專利，則實感德便。

　　惟，上述所揭之圖示及說明，僅為本發明之較佳實施例，非為限定本發明之保護範圍；大凡熟悉該項技藝之人士，其所依本發明之特徵範疇，所作之其它等效變化或修飾，皆應視為不脫離本發明之設計範疇。

(1)．．．主從循序儲存器

(11)．．．主儲存器

(12)．．．從屬儲存器

(111)．．．節點

(2)．．．轉態偵測器

(21)．．．延遲單元

(211)．．．緩衝器

(22)．．．脈衝寬度產生單元

(23)．．．多工器

(3)．．．警告訊號產生器

(31)．．．第一動態及閘

(32)．．．第一反向器

(4)．．．時脈閘控器

(41)．．．第二動態及閘

(42)．．．第二反向器

(43)．．．第三反向器

(5)．．．栓鎖器

(6)．．．互斥或閘

S1．．．時脈輸入

S2．．．資料輸入

S3．．．資料輸出

WM．．．警告區域

S4．．．脈衝寬度

S5．．．警告訊號

S6．．．栓鎖器輸出

S7．．．錯誤訊號

S8．．．閘控時脈

第一圖：本發明電路系統之電性關係配置方塊圖

第二圖：本發明其一較佳實施例可產生警告訊號而具有錯誤預測功能之電路圖

第三圖：本發明其一較佳實施例之錯誤預測時序示意圖

第四圖：本發明其二較佳實施例可產生警告訊號與錯誤訊號而同時具有錯誤預測與錯誤偵測功能之電路圖

第五圖：本發明其二較佳實施例之錯誤預測與偵測時序示意圖

(1)．．．主從循序儲存器

(11)．．．主儲存器

(12)．．．從屬儲存器

(111)．．．節點

(2)．．．轉態偵測器

(21)．．．延遲單元

(22)．．．脈衝寬度產生單元

(3)．．．警告訊號產生器

S1．．．時脈輸入

S2．．．資料輸入

S3．．．資料輸出

S4．．．脈衝寬度

S5．．．警告訊號

Claims (11)

1. 一種具有能預測因製程與環境變異所造成時序錯誤的嵌入式脈衝時序電路系統，包括有：
   　　一主從循序儲存器，包含有分別接收時脈輸入之一主儲存器及一從屬儲存器，該主儲存器具有一資料輸入，該從屬儲存器具有一資料輸出，且該主儲存器與該從屬儲存器之電連接上具有一節點；
   　　一轉態偵測器，係電連接該節點，接收該主儲存器之輸出藉由延遲緩衝以形成一警告區域，並根據該資料輸入的轉態產生一對應脈衝寬度輸出；以及
   　　一警告訊號產生器，係電連接該轉態偵測器，於該資料輸入抵達該警告區域，該警告訊號產生器經由該脈衝寬度和該時脈輸入之邏輯動作產生一警告訊號。
2. 依據申請專利範圍第1項所述之具有能預測因製程與環境變異所造成時序錯誤的嵌入式脈衝時序電路系統，其中該轉態偵測器包括有一電連接該節點用以形成該警告區域之延遲單元，以及一分別電連接該節點與該延遲單元之脈衝寬度產生單元，該脈衝寬度產生單元分別接收該警告區域之輸出以及該主儲存器傳輸之資料以輸出該脈衝寬度。
3. 依據申請專利範圍第2項所述之具有能預測因製程與環境變異所造成時序錯誤的嵌入式脈衝時序電路系統，其中該延遲單元具有至少一個緩衝器。
4. 依據申請專利範圍第3項所述之具有能預測因製程與環境變異所造成時序錯誤的嵌入式脈衝時序電路系統，其中於該延遲單元具有二個以上之緩衝器，該等緩衝器分別連接一多工器，以使該延遲單元能調整輸出該警告區域之寬度。
5. 依據申請專利範圍第2項所述之具有能預測因製程與環境變異所造成時序錯誤的嵌入式脈衝時序電路系統，其中該脈衝寬度產生單元係為一互斥或閘（ＸＯＲ　ｇａｔｅ）。
6. 依據申請專利範圍第1項所述之具有能預測因製程與環境變異所造成時序錯誤的嵌入式脈衝時序電路系統，其中該警告訊號產生器包含有一第一動態及閘（ｄｙｎａｍｉｃ　ＡＮＤ　ｇａｔｅ）以及一接收該第一動態及閘輸出之第一反向器。
7. 依據申請專利範圍第6項所述之具有能預測因製程與環境變異所造成時序錯誤的嵌入式脈衝時序電路系統，其中該動態及閘係為一多米諾（ｄｏｍｉｎｏ）邏輯電路。
8. 依據申請專利範圍第1項所述之具有能預測因製程與環境變異所造成時序錯誤的嵌入式脈衝時序電路系統，其中該主從循序儲存器係為栓鎖器（ｌａｔｃｈ）或正反器（ｆｌｉｐ－ｆｌｏｐ）其中之一。
9. 依據申請專利範圍第1至8項中任意一項所述之具有能預測因製程與環境變異所造成時序錯誤的嵌入式脈衝時序電路系統，其中進一步設有一分別接收該時脈輸入與該脈衝寬度之時脈閘控器，以及一分別接收該時脈閘控器輸出與該資料輸入之栓鎖器，該時脈閘控器使用該脈衝寬度對該時脈輸入進行時脈閘控，以延長該栓鎖器的讀取時間，並以邏輯動作比較該主儲存器與該栓鎖器之輸出產生一錯誤訊號。
10. 依據申請專利範圍第9項所述之具有能預測因製程與環境變異所造成時序錯誤的嵌入式脈衝時序電路系統，其中該時脈閘控器包含有一接收該時脈輸入之第二動態及閘、一接收該脈衝寬度並輸出至該第二動態及閘之第二反向器，以及一接收該第二動態及閘輸出並輸出至該栓鎖器之第三反向器。
11. 依據申請專利範圍第9項所述之具有能預測因製程與環境變異所造成時序錯誤的嵌入式脈衝時序電路系統，其中該邏輯動作係以一互斥或閘接收該主儲存器與該栓鎖器之輸出。