CN103856192A - 一种嵌入式脉冲时序电路系统 - Google Patents
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- 230000015654 memory Effects 0.000 claims abstract description 29
- 230000007704 transition Effects 0.000 claims abstract description 29
- 230000009471 action Effects 0.000 claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 claims abstract description 16
- 239000000872 buffer Substances 0.000 claims abstract description 11
- 238000001208 nuclear magnetic resonance pulse sequence Methods 0.000 claims description 27
- 230000007613 environmental effect Effects 0.000 claims description 8
- 230000004048 modification Effects 0.000 claims description 8
- 238000012986 modification Methods 0.000 claims description 8
- 230000005540 biological transmission Effects 0.000 claims description 2
- 230000003068 static effect Effects 0.000 abstract description 3
- 230000001934 delay Effects 0.000 abstract 1
- 230000007246 mechanism Effects 0.000 description 19
- 238000001514 detection method Methods 0.000 description 13
- 230000006870 function Effects 0.000 description 10
- 238000013461 design Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 230000008901 benefit Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 230000006399 behavior Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 208000034657 Convalescence Diseases 0.000 description 1
- 241000287219 Serinus canaria Species 0.000 description 1
- 230000004308 accommodation Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000004064 recycling Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000013518 transcription Methods 0.000 description 1
- 230000035897 transcription Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Debugging And Monitoring (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
本发明提供一种嵌入式脉冲时序电路系统，包括一由主储存器及从属储存器构成的主从循序储存器、一与主、从属储存器电连接路径上一节点电连接的转态检测器，以及一电连接转态检测器的警告信号产生器；其中，转态检测器将主储存器的输出延迟缓冲以形成一警告区域，并根据数据输入的转态以产生一对应脉冲宽度输出，使得当数据输入抵达警告区域时，警告信号产生器可经由脉冲宽度和时钟脉冲输入的逻辑动作产生一警告信号。因此，本发明可以预测静态制造工艺变异以及动态环境变异所造成的时序错误。
Description
技术领域
本发明是有关于一种嵌入式脉冲时序电路系统，尤其是指一种使用转态检测器与脉冲宽度来取代传统的预测触发器(flip-flop)，达到时序错误预测的特性，同时也增加了错误检测的功能，使得时序信号即使超过判断时间宽度仍能实时得知数据是否发生错误，使其可适用于支持动态电压与频率调整的处理器上，以作为动态电压调整判断机制的嵌入式脉冲时序电路系统。
背景技术
随着先进制造工艺的微缩，制造工艺、电压、温度(PVT)的变异明显地增加，而这些皆有可能导致运行中的微处理器发生时序错误；一般在传统的设计中，集成电路设计者会考虑所有最坏的情况并加入大量的安全区域去容忍制造工艺、电压、温度变异的影响，但是系统设计考虑在如此悲观的假设下，将同时带来不合预期的功率消耗及额外面积占据，尤其在超低电压的电路设计之下，制造工艺变异会导致电路的操作时间有相当大的变异性；而传统上，为了能够符合在所有的变异下都能够正常的运作，会让电路操作在符合最差情况的电压下，确保电路的功能可以正确地执行，然而，这会使得电路的能源效益变差；因此，解决方式是通过检测制造工艺变异的机制，适应性调整操作电压，以避免永远操作在最差情况。
一般而言，嵌入式检测机制可依照错误时序数据的获取形式主要分为两种，一种是数据已经撷取后，再去检测是否因为时序错误而造成获取数据的错误，可称为错误检测机制(error detection)；举例而言，请参阅美国专利第8,185,812号中揭示了一种单一事件扰动容忍触发器，其结合一种称之为剃刀(Razor)的技术，允许电压安全余裕量，用于消除或降低硅及周遭状况中的不确定性；概言之，剃刀技术是牵涉到调整一集成电路的操作参数，例如时钟脉冲频率（时脉频率）、操作电压、本体偏压电压、温度及类似者，用以利用增加整体效能的方式维持一有限的非零错误率，并通过比较一未延迟的数据值与一延迟的数据值来检测在该等处理平台上的错误；其中，单一事件扰动容忍触发器牵涉到在一序列储存组件内储存一取样的输入信号，然后使用组合逻辑来检测于一合法转换期间之外的时间所发生由该序列储存组件储存的该信号的转换错误；然，上述方法的缺点在于仅在错误产生后才能检测到错误且其随后需要恢复期，因此一旦错误发生即存在显着效能负担。
而另外一种嵌入式检测机制则是错误预测机制(error prediction)，顾名思义就是在错误有可能发生前，先行预测是否即将发生时序错误；一般的错误预测机制是由一个主要触发器加上一个预测正反器(canary)所构成，仅仅只能在设计者自订的判断时间宽度上做输入信号的比较；再者，错误预测电路在先天的概念上会遇到预测失误的情形，因此，当时序信号超过设计者自订的判断时间宽度便无法得知数据是否发生错误。
发明内容
本发明主要目的为，提供一种使用转态检测器与脉冲宽度来取代传统的预测正反器，达到时序错误预测的特性，同时也增加了错误检测的功能，使得时序信号即使超过判断时间宽度仍能实时得知数据是否发生错误，使其可适用于支持动态电压与频率调整的处理器上，以作为动态电压调整判断机制的嵌入式脉冲时序电路系统。
为了达到上述实施目的，本发明提出一种具有能预测因制造工艺与环境变异所造成时序错误的嵌入式脉冲时序电路系统，其可适用于动态电压与频率调整(DVFS)机制调整依据的嵌入式脉冲时序电路系统，是包括有一主从循序储存器、一转态检测器以及一警告信号产生器；其中，主从循序储存器包含有分别接收时钟脉冲输入的一主储存器及一从属储存器，而主储存器具有一数据输入，从属储存器具有一数据输出，且于主储存器与从属储存器电连接路径上具有一节点；转态检测器电连接上述节点，并将主储存器的输出延迟缓冲以形成一警告区域，同时根据数据输入的转态以产生一对应脉冲宽度输出；而警告信号产生器则电连接转态检测器，于数据输入抵达警告区域时，警告信号产生器可经由脉冲宽度和时钟脉冲输入的逻辑动作产生一警告信号。
在本发明的一实施例中，转态检测器包括有一电连接节点用以形成上述警告区域的延迟单元，以及一分别电连接节点与延迟单元的脉冲宽度产生单元，其中延迟单元具有至少一个缓冲器，且于延迟单元具有二个以上的缓冲器时，该等缓冲器可分别连接一多任务器，以使延迟单元能具有可调整输出警告区域宽度的功效；而脉冲宽度产生单元是分别接收警告区域的输出以及主储存器传输的数据以输出脉冲宽度，其中脉冲宽度产生单元较佳为一异或门(XOR gate)。
在本发明的一实施例中，警告信号产生器包含有一第一动态与门(dynamicAND gate)以及一可接收第一动态与门输出的第一反向器，而第一动态与门可例如为一多米诺(domino)逻辑电路。
在本发明的一实施例中，主从循序储存器可为栓锁器(latch)或触发器其中之一。
因此，当时钟脉冲输入在负缘时，主储存器开始传输数据，延迟单元将主储存器传出的数据延迟缓冲来增长脉冲的宽度，此宽度即是警告区域，再通过脉冲宽度产生单元对数据输入的转态做相对应的脉冲宽度输出，使得当数据输入抵达警告区域时，脉冲宽度和正缘时钟脉冲经过第一动态与门的逻辑动作，便可产生警告信号，以预测静态制造工艺变异以及动态环境变异所造成的时序错误，与传统的预测正反器相较下，可具有较少的付出(overhead)，例如是面积、时钟脉冲负载、功率消耗和时钟脉冲到输出数据的时间。
此外，如上所述的具有能预测因制造工艺与环境变异所造成时序错误的嵌入式脉冲时序电路系统进一步可设有一分别接收时钟脉冲输入与脉冲宽度的门控时钟器，以及一分别接收门控时钟器输出与数据输入的栓锁器，门控时钟器通过脉冲宽度对时钟脉冲输入进行门控时钟，以延长栓锁器的读取时间，并以逻辑动作(例如为异或门)比较主储存器与栓锁器的输出而产生一错误信号；其中，门控时钟器包含有一可接收时钟脉冲输入的第二动态与门、一接收脉冲宽度并输出至第二动态与门的第二反向器，以及一接收第二动态与门输出并输出至栓锁器的第三反向；因此，本发明的嵌入式脉冲时序电路系统可产生警告信号与错误信号而同时具有错误预测与错误检测功能，使得时序信号即使超过的判断时间宽度仍能实时得知数据是否发生错误，不仅加强错误预测的完整性，也同时解决传统预测电路无法在特定时序延迟后察觉错误发生的问题。
本发明的上述技术方案的有益技术效果在于：
由于本发明在错误预测机制中(输出警告信号)加入具有动态错误检测(输出错误信号)的能力，不仅可适用于支持动态电压与频率调整机制(DVFS)的处理器上，作为动态电压与频率调整的判断机制，且因为同时具有预测与检测的机制，对于动态电压的调整上也具有较佳的弹性，也能协助IC设计厂商设计具有能够预测因制造工艺与环境变异所造成时序错误的电路系统，像是中央处理器以及微控制器等，使得系统能够操作在适当的电压与频率，并且达到具有最佳能源效益的目标。
附图说明
图1为本发明电路系统的电性关系配置方块图；
图2为本发明其一较佳实施例可产生警告信号而具有错误预测功能的电路图；
图3为本发明其一较佳实施例的错误预测时序示意图；
图4为本发明其二较佳实施例可产生警告信号与错误信号而同时具有错误预测与错误检测功能的电路图；
图5为本发明其二较佳实施例的错误预测与检测时序示意图。
附图标记
1主从循序储存器 11主储存器
12从属储存器 111节点
2转态检测器 21延迟单元
211缓冲器 22脉冲宽度产生单元
23多任务器 3警告信号产生器
31第一动态与门 32第一反向器
4门控时钟器 41第二动态与门
42第二反向器 43第三反向器
5栓锁器 6异或门
S1时钟脉冲输入 S2数据输入
S3数据输出 WM警告区域
S4脉冲宽度 S5警告信号
S6栓锁器输出 S7错误信号
S8闸控时钟脉冲
具体实施方式
本发明的目的及其电路设计功能上的优点，将依据以下图所示的电路图，配合具体实施例予以说明，以使审查委员能对本发明有更深入且具体的了解。
首先，请参阅图1与图3所示，分别为本发明电路系统的电性关系配置方块图与本发明其一较佳实施例的错误预测时序示意图，其电路系统可适用于动态电压与频率调整(dynamic voltage and frequency scaling，DVFS)机制调整依据的嵌入式脉冲时序电路系统，是包括有：
一主从循序储存器1，包含有可分别接收时钟脉冲输入S1的一主储存器11及一从属储存器12，主储存器11具有一数据输入S2，从属储存器12具有一数据输出S3，且于主储存器11与从属储存器12电连接路径上具有一节点111；其中，主从循序储存器1可为栓锁器(latch)或触发器flip-flop；
一转态检测器2，是电连接节点111，接收主储存器11的输出并通过延迟缓冲以形成一警告区域WM(请一并参阅图3所示)，并根据数据输入S2的转态产生一对应脉冲宽度S4输出；以及
一警告信号产生器3，是电连接转态检测器2，于数据输入S2抵达警告区域WM时，警告信号产生器3经由脉冲宽度S4和时钟脉冲输入S1的逻辑动作产生一警告信号S5；其中，门控时钟(clock gating)是在数字电路设计上常用以降低功率损耗的方法，其原理为将一时钟脉冲信号分为数个独立的时钟脉冲信号以个别地控制芯片内不需作动的功能方块，使得尚不需启动的运算单元可经由隔绝(gate)其时钟脉冲信号输入该运算单元以避免不必要的功率消耗，也即转换该时钟脉冲信号成为一固定逻辑准位(1或0)的信号；举例来说，对于一方波的时钟脉冲信号而言，其于一高电压的逻辑准位“1”与另一低电压的逻辑准位“0”之间交互地变动，因此为了隔绝该时钟脉冲信号，可转换该时钟脉冲信号恒保持为逻辑准位“1＂或逻辑准位“0”，由于逻辑运算电路提供一固定逻辑准位的时钟脉冲信号可中断其运算单元的运作，因此逻辑运算电路的总功率消耗也进一步地减低。
此外，请参阅图2所示，为本发明其一较佳实施例可产生警告信号而具有错误预测功能的电路图，上述的转态检测器2是包括有一电连接节点111而用以形成警告区域WM的延迟单元21，以及一分别电连接节点111与延迟单元21的脉冲宽度产生单元22，且脉冲宽度产生单元22是分别接收具警告区域WM的输出以及主储存器11传输的数据以此输出脉冲宽度S4（请参阅图1）；其中，延迟单元21是具有至少一个缓冲器211，于本实施例中，是具有二个相互串接的缓冲器211，且二缓冲器211分别连接一多任务器23，以使延迟单元21能调整输出警告区域WM的宽度，而脉冲宽度产生单元22则为一异或门(XORgate)。
再者，警告信号产生器3于本实施例中是包含有一第一动态与门31(dynamic AND gate)以及一接收第一动态与门31输出的第一反向器32，其中第一动态与门31可为一多米诺(domino)逻辑电路。
根据上述的具有能预测因制造工艺与环境变异所造成时序错误的嵌入式脉冲时序电路系统于实施使用时，并请一并参阅图3所示，其电路工作原理为时钟脉冲输入S1在负缘时，主储存器11开始传输数据，延迟单元21接收主储存器11传出的数据并通过延迟缓冲来增长脉冲的宽度，此宽度即是警告区域WM，再通过脉冲宽度产生单元22对数据输入S2的转态做相对应的脉冲宽度S4输出，使得当数据输入S2抵达警告区域WM时，脉冲宽度S4和正缘时钟脉冲经过警告信号产生器3的第一动态与门31的逻辑动作，便可产生警告信号S5；反之，数据输入S2若未达警告区域WM，因第一动态与门31在做充电的动作，脉冲宽度S4不影响警告信号S5，且若时钟脉冲输入S1在正缘时，主储存器11则可隔绝任何输入转态，以此降低延迟单元21所带来的转态功率消耗。
此外，请参阅图4所示，为本发明其二较佳实施例可产生警告信号与错误信号而同时具有错误预测与错误检测功能的电路图，其是进一步设有一分别可接收时钟脉冲输入S1与脉冲宽度S4的门控时钟器4，以及一分别接收门控时钟器4输出与数据输入S2的栓锁器5，门控时钟器4通过脉冲宽度S4对时钟脉冲输入S1进行门控时钟并输出闸控时钟脉冲S8，以延长栓锁器5的读取时间，并以逻辑动作比较主储存器11与栓锁器5的输出而产生一错误信号S7；以此，在错误预测机制中加入具有动态错误检测的能力，使得时序信号即使超过判断时间宽度仍能实时得知数据是否发生错误，以解决传统预测电路无法在特定时序延迟后察觉错误发生的情形；其中，上述的逻辑动作是以一异或门6接收主储存器11与栓锁器5的输出；再者，于本较佳实施例中，门控时钟器4包含有一可接收时钟脉冲输入S1的第二动态与门41、一接收脉冲宽度S4并输出至第二动态与门41的第二反向器42，以及一接收第二动态与门41输出并输出至栓锁器5的第三反向器43；请一并配合参阅图5所示，为本发明其二较佳实施例的错误预测与检测时序示意图，其电路工作原理为时钟脉冲在负缘时，若数据输入S2的转态时间过长，脉冲宽度产生单元22便会对数据输入S2的转态做相对应的脉冲宽度S4输出，再利用脉冲宽度S4经过第二反向器42处理和正缘时钟脉冲做动态与门的逻辑动作，便能完成门控时钟的行为，以此拉长栓锁器5的读取时间，进而获取正确的数据；接着，再将主储存器11的输出和栓锁器输出S6数据做异或门6的逻辑动作，拉起错误检测的信号线；反之，当数据输入S2的转态时间符合主从循序储存器1的读取限制，脉冲宽度S4则不影响门控时钟的行为，因此时第二动态与门41是执行充电的动作，产生的时钟脉冲和原时钟脉冲相同，若时钟脉冲在正缘时，不会有任何脉冲宽度S4产生，因此第二动态与门41在做放电的动作，产生的时钟脉冲也和原时钟脉冲相同。
由上述的具有能预测因制造工艺与环境变异所造成时序错误的嵌入式脉冲时序电路系统的实施说明可知，本发明实施例具有以下优点:
1.本发明实施例利用转态检测器检测主储存器的数据转态来产生脉冲宽度，并经由警告信号产生器产生一警告信号，以此预测静态制造工艺变异以及动态环境变异所造成的时序错误，与传统的预测正反器相较下，可具有较少的付出(overhead)，例如是面积、时钟脉冲负载、功率消耗和时钟脉冲到输出数据的时间。
2.本发明实施例在错误预测机制中(输出警告信号)加入具有动态错误检测(输出错误信号)的能力，使得时序信号即使超过判断时间宽度仍能实时得知数据是否发生错误，不仅加强错误预测的完整性，也同时解决传统预测电路无法在特定时序延迟后察觉错误的发生情形。
3.本发明实施例同时具有错误预测与检测的嵌入式脉冲时序电路系统不仅可适用于支持动态电压与频率调整机制(DVFS)的处理器上，作为动态电压与频率调整的判断机制，且因为具有预测与检测的机制，对于动态电压的调整上也具有较佳的弹性，以此协助IC设计厂商设计具有能够预测因制造工艺与环境变异所造成时序错误的电路系统，像是中央处理器以及微控制器等，使得系统能够操作在适当的电压与频率，并且达到具有最佳能源效益的目标。
综上所述，本发明的具有能预测因制造工艺与环境变异所造成时序错误的嵌入式脉冲时序电路系统，的确能通过上述所揭露的实施例，达到所预期的使用功效，且本发明也未曾公开于申请前，诚已完全符合专利法的规定与要求。
上述所揭示的附图及说明，仅为本发明的较佳实施例，非为限定本发明的保护范围；大凡熟悉的本领域相关技术人员，其所依本发明的权利要求书，所作的其它等效变化或修饰，皆应视为不脱离本发明的权利要求保护范围。
Claims (11)
1.一种嵌入式脉冲时序电路系统，其特征在于，所述嵌入式脉冲时序电路系统能预测因制造工艺与环境变异所造成的时序错误，所述嵌入式脉冲时序电路系统包括：
一主从循序储存器，包含有分别接收时钟脉冲输入的一主储存器及一从属储存器，所述主储存器具有一数据输入，所述从属储存器具有一数据输出，且所述主储存器与所述从属储存器的电连接上具有一节点；
一转态检测器，是电连接所述节点，接收所述主储存器的输出，通过延迟缓冲以形成一警告区域，并根据所述数据输入的转态产生一对应脉冲宽度输出；以及
一警告信号产生器，是电连接所述转态检测器，于所述数据输入抵达所述警告区域时，所述警告信号产生器经由所述脉冲宽度和所述时钟脉冲输入的逻辑动作产生一警告信号。
2.根据权利要求1所述的嵌入式脉冲时序电路系统，其特征在于，所述转态检测器包括有一电连接所述节点用以形成所述警告区域的延迟单元，以及一分别电连接所述节点与所述延迟单元的脉冲宽度产生单元，所述脉冲宽度产生单元分别接收所述警告区域的输出以及所述主储存器传输的数据以输出所述脉冲宽度。
3.根据权利要求2所述的嵌入式脉冲时序电路系统，其特征在于，所述延迟单元具有至少一个缓冲器。
4.根据权利要求3所述的嵌入式脉冲时序电路系统，其特征在于，所述延迟单元具有二个以上的缓冲器，所述缓冲器分别连接一多任务器，以使所述延迟单元能调整输出所述警告区域的宽度。
5.根据权利要求2所述的嵌入式脉冲时序电路系统，其特征在于，所述脉冲宽度产生单元是一异或门。
6.根据权利要求1所述的嵌入式脉冲时序电路系统，其特征在于，所述警告信号产生器包含有一第一动态与门以及一接收所述第一动态与门输出的第一反向器。
7.根据权利要求6所述的嵌入式脉冲时序电路系统，其特征在于，所述第一动态与门是一多米诺逻辑电路。
8.根据权利要求1所述的嵌入式脉冲时序电路系统，其特征在于，所述主从循序储存器是栓锁器或触发器。
9.根据权利要求1所述的嵌入式脉冲时序电路系统，其特征在于，所述嵌入式脉冲时序电路系统进一步设有一分别接收所述时钟脉冲输入与所述脉冲宽度的门控时钟器，以及一分别接收所述门控时钟器输出与所述数据输入的栓锁器，所述门控时钟器使用所述脉冲宽度对所述时钟脉冲输入进行门控时钟，以延长所述栓锁器的读取时间，并以逻辑动作比较所述主储存器与所述栓锁器的输出产生一错误信号。
10.根据权利要求9所述的嵌入式脉冲时序电路系统，其特征在于，所述门控时钟器包含有一接收所述时钟脉冲输入的第二动态与门、一接收所述脉冲宽度并输出至所述第二动态与门的第二反向器，以及一接收所述第二动态与门输出并输出至所述栓锁器的第三反向器。
11.根据权利要求9所述的嵌入式脉冲时序电路系统，其特征在于，所述逻辑动作是以一异或门接收所述主储存器与所述栓锁器的输出。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW101145426 | 2012-12-04 | ||
| TW101145426A TWI489245B (zh) | 2012-12-04 | 2012-12-04 | 具有能預測因製程與環境變異所造成時序錯誤的嵌入式脈衝時序電路系統 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103856192A true CN103856192A (zh) | 2014-06-11 |
| CN103856192B CN103856192B (zh) | 2017-03-01 |
Family
ID=50824833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310069622.5A Expired - Fee Related CN103856192B (zh) | 2012-12-04 | 2013-03-05 | 一种嵌入式脉冲时序电路系统 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9094002B2 (zh) |
| CN (1) | CN103856192B (zh) |
| TW (1) | TWI489245B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN103856192B (zh) | 2017-03-01 |
| US20140152344A1 (en) | 2014-06-05 |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
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| GR01 | Patent grant | ||
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| CF01 | Termination of patent right due to non-payment of annual fee |
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|
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